JPH02237147A - Ｃｍｏｓ型半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、接地電位よりも負の基板電位をＰ型半導体基
板に印加する手段を有するＣＭＯＳ型半導体装置に関す
る。

（従来の技術） 近年、動作速度の高速化のために、接地電位よりも負の
基板電位をＰ型半導体基板に印加するＣＭＯＳ型半導体
装置が増加している．ところで良く知られているように
ＣＭＯＳ型半導体装置は寄生サイリスタ楕造を有し、ラ
ッチアップ現象を起こして誤動作あるいは破壊に至るこ
とがある。ラッチアップ現象のトリガは外部リードに低
抵抗で接続される入力保護回路に入るサージであること
が多い。

第４図は従来の負の基板電位をＰ型半導体基板に印加す
る手段として基板電位発生回路を内蔵するＣＭＯＳ型半
導体装置の入力保護回路部のレイアウトを、第５図は第
４図の等価回路を示している。第４図および第５図にお
いて、１はゲートおよびソースを接地電位（ＧＮＤ）に
，ドレインを入力に接続したＮチャンネルＭＯＳ｝−ラ
ンジスタで形成した入力保護ダイオード，２は外部リー
ド（入力）が接続されるボンデイングパッド、４は基板
電位発生回路である。

入力保護ダイオード１とボンデイングバッド２からなる
入力保護回路部は周辺のＰチャンネルＭＯＳトランジス
タの形成領域と第６図は示すような寄生サイリスタ構造
をつくる。第６図において、５は周辺のＰチャンネルＭ
ＯＳトランジスタ形成領域のＰ型拡敗領域およびＮウエ
ルとＰ型半導体基板でできる寄生ＰＮＰバイポーラトラ
ンジスタ、６はＮウエルとＰ型半導体基板と入力保護回
路部のＮ型拡散領域でできる寄生ＮＰＮバイボーラトラ
ンジスタである。

（発明が解決しようとする課題） しかしながら，上記従来の入力保護回路部へ外部より正
のサージが入ると、このサージは部分的にはＮチャンネ
ルＭＯＳトランジンスタの降伏電流として接地に吸収さ
れるが，残りは人力低抵抗で接続されたＮ型拡散領域と
Ｐ型半導体基板とのＰＮ接合の降伏電流としてＰ型半導
体基板へ流れ込む。この電流によってＰ型半導体基板の
基板電位が浮き、寄生ＮＰＮバイポーラトランジスタ６
のベース電位が接地電位よりも高くなり、ベース・エミ
ッタ間電圧が順方向となって最終的に寄生ＮＰバイポー
ラトランジスタ６がオンしてラッチアップを生じる。接
地電位よりも負の基板電位をＰ型半導体基板に与えるＣ
ＭＯＳ半導体装置は、レイアウト上の制約から基板電位
を与える手段とＰ型半導体基板を低抵抗で接続すること
ば困雛であり、基板電位を与える手段として内蔵の基板
電位発生回路を用いる場合，この回路の能力も消費電力
の制約上大きくできないのでＰ型半導体基板の電位が浮
き易いという問題を有していた．本発明は上記従来の問
題を解決するものであり、外部より入力部にサージが入
った場合に，ラッチアップを起こしにくい接地電位より
も負の基板電位をＰ型半導体基板に与える手段を有する
ＣＭＯＳ型半導体装置を堤供することを目的とするもの
である。

（課題を解決するための手段） 本発明は上記目的を達成するために、接地電位よりも負
の基板電位をＰ型半導体基板に印加する手段を有するＣ
ＭＯＳ型半導体装置は、ドレインおよびゲートにそれぞ
れ基板電位を接続し、ソースに接地電位を接続したＮチ
ャンネルＭＯＳトランジスタで構成したダイオードをＰ
型半専体基板上に有するものである。

（作　用） したがって、本発明によれば、上記Ｐ型半導体基板上に
形成した基板から接地へのダイオードによって、外部よ
り入るサージによって基板電位が浮き上がると、寄生Ｎ
ＰＮバイポーラトランジスタが導通する前に基板から接
地へ電流が流れ、基板電位がダイオードを構成するＮチ
ャンネルＭＯＳトランジスタのしきい値電圧以上には上
昇せず、寄生ＮＰＮバイボーラトランジスタが導通しな
いことによって、寄生サイリスタがオンせず、したがっ
てラッチアップが引き起こされることがない。

（実施例） 第１図は本発明の一実施例における入力保護回路部のレ
イアウトを示している．また，第２図は第１図の等価回
路を、第３図は第１図の切断線Ａ一Ｂにおける断面構造
を模式的に示したものである。第１図ないし第３図にお
いて、１は入力保護ダイオード、２はボンディングパッ
ドであって、従来例（第４図）の同一番号と対応してい
る。３は基板電位をゲートおよびドレインに接続し，ソ
ースを接地に接続したＮチャンネルＭＯＳトランジスタ
で構成したダイオードである．このダイオードは入力保
護ダイオード１を取り囲むように形成している。

次に上記のように構成されたＣＭＯＳ型半導体装置の動
作について説明する。第３図において、外部リードへ低
抵抗で接続されたＮ型拡散領域ａへ外部より正のサージ
が入ると，入力保護ダイオード１により接地電位へ逆方
向の降伏電流が流れるとともにａとＰ型半導体基板ｂで
形成されているＰＮ接合の降伏電流としてｂへ電流が流
れ込む。

この電流によってｂの電位はａの近傍より浮き始める。

ｂとオーミックに接続されるＰ型拡散領域Ｃによって基
板電位と接続された基板から接地のダイオード３によっ
て、基板電位が接地電位を越え，基板から接地へのダイ
オード３のしきい値に達すると、該ダイオードがオンし
て基板から接地に電流が流れる。したがって、基板電位
の浮きが基板から接地へのダイオード３のしきい値以上
には上昇しない。このしきい値電圧を寄生サイリスタを
構成する寄生ＮＰＮバイボーラトランジスタの導通時の
ベース・エミッタ間電圧より低く設定することによって
寄生サイリスタがオンすることはない。

上記のように本実施例によれば、基板電位をドレインお
よびゲートに接続し接地電位をソースに接続した基板か
ら接地へのダイオード３を外部リードと低抵抗で接続さ
れる入力保護ダイオード１のＮ型拡散領域の近傍に形成
することにより、このＮ型拡散領域に正のサージが入っ
たときに引き起こされるラッチアップを防止することが
可能となる。

なお、本実施例では入力の保護回路について説明したが
、出力や電源の外部リードに低抵抗で接続されるＮ型拡
散領域の近傍に本発明を適用することにより、これらの
外部リードより入るサージによって引き起こされるラッ
チアップを防止する有効な手段となる。

（発明の効果） 本発明は上記実施例から明らかなように、基板から接地
へのダイオードを外部リードが低抵抗で接続されるＮ型
拡散領域の近傍に形成することにより，Ｎ型拡散領域よ
り流れ込む電流によって生じる基板電位の浮きを押える
ことができ、ラッチアップを防止することができる。こ
れにより、ラッチアップ耐性に優れた接地電位よりも負
の基板電位をＰ型半導体基板に与える手段を有するＣＭ
ＯＳ型半導体装置を実現できるという効果を有する．

【図面の簡単な説明】

第１図は本発明の一実施例における入力保護回路部のレ
イアウト図、第２図は第１図の等価回路，第３図は第１
図の切断線Ａ−Ｂの断面構造の概略図、第４図は従来の
入力保護回路部のレイアウト図，第５図は第４図の等価
回路、第６図は寄生サイリスタ構造を示す回路図である
。 １　・・・入力保護ダイオード、　２・・・ボンディン
グパッド、　３　・・・基板から接地へのダイオード、
　４　・・・基板電位発生回路、５　・・・寄生ＰＮＰ
バイポーラトランジスタ、　６　・・・寄生ＮＰＮバイ
ポーラトランジスタ。 第 図 八一日’ｔ２７彎襟 第２図 特許出願人　松下電子工業株式会社 第 図 タト合Ｐリートへ 第 図 第 図 第 図

Claims (3)

【特許請求の範囲】
1. （１）接地電位よりも負の基板電位をＰ型半導体基板に
   印加する手段と、基板電位をドレインおよびゲートに接
   続し、接地電位をソースに接続するＮチャンネルＭＯＳ
   トランジスタで構成したダイオードを前記Ｐ型半導体基
   板上に有することを特徴とするＣＭＯＳ型半導体装置。
2. （２）Ｐ型半導体基板上に形成した外部リード線に低抵
   抗で接続されるＮ型拡散領域の近傍に、前記Ｐ型半導体
   基板上に形成したＰ型拡散領域によって接続した基板電
   位をドレインおよびゲートに接続し、接地電位をソース
   に接続するＮチャンネルＭＯＳトランジスタで構成した
   ダイオードを形成することを特徴とするＣＭＯＳ型半導
   体装置。
3. （３）ＮチャンネルＭＯＳトランジスタのしきい値を、
   Ｐ型半導体基板上に形成されるすべての寄生ＮＰＮバイ
   ポーラトランジスタの導通時のベース・エミッタ電圧よ
   り低く設定することを特徴とする請求項（１）または（
   ２）記載のＣＭＯＳ型半導体装置。