JPH0532908B2 - - Google Patents
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- Publication number
- JPH0532908B2 JPH0532908B2 JP58034157A JP3415783A JPH0532908B2 JP H0532908 B2 JPH0532908 B2 JP H0532908B2 JP 58034157 A JP58034157 A JP 58034157A JP 3415783 A JP3415783 A JP 3415783A JP H0532908 B2 JPH0532908 B2 JP H0532908B2
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- JP
- Japan
- Prior art keywords
- voltage
- type
- channel mos
- breakdown voltage
- power supply
- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は相補形MOS集積回路装置（CMOS
IC）に関するものである。
IC）に関するものである。
CMOS ICは消費電力が少なく、動作電源電圧
範囲が広いなどの利点をもつているので、近年急
速に広く用いられるようになつた。第１図は
CMOS回路の最小単位を示す回路図で、第２図
はこの回路構成を実際に実現したCMOS ICの従
来例を示す断面図である。図において、Ａはｐチ
ヤネルMOSトランジスタ（ｐ−MOST）、Ｂは
ｎチヤネルMOSトランジスタ（ｎ−MOST）で
ある。第２図において、１はn-形半導体基板、
２はｎ−MOST Ｂを形成するためのp-形アイラ
ンド、３はｐ−MOST Ａのソース、４は同じく
ドレイン、５はｎ−MOST Ｂのソース、６は同
じくドレインで、７は電源端子VSSへの接続のた
めのp+ ンタクト層でガードリング層を兼ね
ている。８は電源端子VDDへの接続のためのn+形
コンタクト層である。通常、第１図に示すよう
に、ｐ−MOST Ａのソース３は電源端子VDDに、
ｎ−MOST Ｂのソース５は電源端子VSSに接続
され、両MOST Ａ，Ｂのゲートは共通に入力端
子INに接続され、両MOST Ａ，Ｂのドレイン
４，６は共通に出力端子OUTに接続される。
範囲が広いなどの利点をもつているので、近年急
速に広く用いられるようになつた。第１図は
CMOS回路の最小単位を示す回路図で、第２図
はこの回路構成を実際に実現したCMOS ICの従
来例を示す断面図である。図において、Ａはｐチ
ヤネルMOSトランジスタ（ｐ−MOST）、Ｂは
ｎチヤネルMOSトランジスタ（ｎ−MOST）で
ある。第２図において、１はn-形半導体基板、
２はｎ−MOST Ｂを形成するためのp-形アイラ
ンド、３はｐ−MOST Ａのソース、４は同じく
ドレイン、５はｎ−MOST Ｂのソース、６は同
じくドレインで、７は電源端子VSSへの接続のた
めのp+ ンタクト層でガードリング層を兼ね
ている。８は電源端子VDDへの接続のためのn+形
コンタクト層である。通常、第１図に示すよう
に、ｐ−MOST Ａのソース３は電源端子VDDに、
ｎ−MOST Ｂのソース５は電源端子VSSに接続
され、両MOST Ａ，Ｂのゲートは共通に入力端
子INに接続され、両MOST Ａ，Ｂのドレイン
４，６は共通に出力端子OUTに接続される。
さて、MOSTの耐圧はジヤンクシヨン耐圧と
ゲート電圧とによつて決まり、ゲート酸化膜の膜
厚は通常ｐ−MOSTとｎ−MOSTとで同一であ
るので、第１図の構成では、ジヤンクシヨン耐圧
の低いｎ−MOSTのソース・ドレイン間耐圧が
CMOS回路の耐圧となる。
ゲート電圧とによつて決まり、ゲート酸化膜の膜
厚は通常ｐ−MOSTとｎ−MOSTとで同一であ
るので、第１図の構成では、ジヤンクシヨン耐圧
の低いｎ−MOSTのソース・ドレイン間耐圧が
CMOS回路の耐圧となる。
第３図に、第１図の入力端子INの電位をVSSに
したときのVDD端子とVSS端子間の電圧・電流特
性の一例を示す。この条件ではｐ−MOST Ａは
完全にON状態にあり、ｎ−MOST Ｂのソー
ス・ドレイン間に電圧やかかつている。第３図の
Ｘ点がｎ−MOST Ｂのソース・ドレイン間耐圧
（BVDS）であり、この状態で電流を流すと図に示
すようにＹ点に振り込む。
したときのVDD端子とVSS端子間の電圧・電流特
性の一例を示す。この条件ではｐ−MOST Ａは
完全にON状態にあり、ｎ−MOST Ｂのソー
ス・ドレイン間に電圧やかかつている。第３図の
Ｘ点がｎ−MOST Ｂのソース・ドレイン間耐圧
（BVDS）であり、この状態で電流を流すと図に示
すようにＹ点に振り込む。
第２図において、ｎ−MOST Ｂには、１１で
示す寄生のラテラルnpnトランジスタが存在して
おり、そのベース・エミツタ間は抵抗１２で接続
されている。従つて、そのコレクタ・エミツタ間
の耐圧はBVCERとなり、ほぼ、n+・p-間の耐圧に
近い。従つて、電流値が低い領域では、前に述べ
たジヤンクシヨン耐圧にゲート電界が加わる表面
部分（MOS部分）での耐圧BVSDの方が低いの
で、それによつてソース・ドレイン間の耐圧がき
まる（Ｘ点）。しかしながら、Ｘ点でアバランシ
エが起こると、寄生npnトランジスタ１１のベー
ス領域にどんどん電子が注入されるので、寄生
npnトランジスタ１１の耐圧はBVCEOに低下する。
この点が第３図のＹ点である。
示す寄生のラテラルnpnトランジスタが存在して
おり、そのベース・エミツタ間は抵抗１２で接続
されている。従つて、そのコレクタ・エミツタ間
の耐圧はBVCERとなり、ほぼ、n+・p-間の耐圧に
近い。従つて、電流値が低い領域では、前に述べ
たジヤンクシヨン耐圧にゲート電界が加わる表面
部分（MOS部分）での耐圧BVSDの方が低いの
で、それによつてソース・ドレイン間の耐圧がき
まる（Ｘ点）。しかしながら、Ｘ点でアバランシ
エが起こると、寄生npnトランジスタ１１のベー
ス領域にどんどん電子が注入されるので、寄生
npnトランジスタ１１の耐圧はBVCEOに低下する。
この点が第３図のＹ点である。
以上説明したように、所定のCMOS回路の電
源耐圧は、振り込み現象があり、定常電源電圧と
して、第３図のＹ点に相当する電圧以上の電圧を
印加していると、サージなどによつて、第３図の
Ｘ点に相当する電圧を越えることがあると、振り
込み現象によつて、素子の電源耐圧がＹ点に相当
する電圧まで下り、素子が破壊するという問題が
あつた。また、ソース・ドレイン間がアバランシ
エ・ブレークダウンすると、ゲート中に電子や正
孔が注入され素子が劣化するという問題があつ
た。
源耐圧は、振り込み現象があり、定常電源電圧と
して、第３図のＹ点に相当する電圧以上の電圧を
印加していると、サージなどによつて、第３図の
Ｘ点に相当する電圧を越えることがあると、振り
込み現象によつて、素子の電源耐圧がＹ点に相当
する電圧まで下り、素子が破壊するという問題が
あつた。また、ソース・ドレイン間がアバランシ
エ・ブレークダウンすると、ゲート中に電子や正
孔が注入され素子が劣化するという問題があつ
た。
この発明は以上のような点に鑑みてなされたも
ので、n-（p-）形基板上に作るｐ(n)−MOSTのバ
ルクを高（低）電位に接続するためのn+（p+）形
拡散域とp-（n-）形アイランド上に作るｎ(p)−
MOSTのバルクを低（高）電位に接続するため
のp+（n+）形拡散域とを接触させてツエナーダイ
オードを形成させ、このツエナー電圧をｎ(p)−
MOSTのソース・ドレイン耐圧（低電流域にお
ける）より低くして、振り込み現象をなくして、
実質的に電源耐圧の大きいCMOS ICを提供する
ものである。
ので、n-（p-）形基板上に作るｐ(n)−MOSTのバ
ルクを高（低）電位に接続するためのn+（p+）形
拡散域とp-（n-）形アイランド上に作るｎ(p)−
MOSTのバルクを低（高）電位に接続するため
のp+（n+）形拡散域とを接触させてツエナーダイ
オードを形成させ、このツエナー電圧をｎ(p)−
MOSTのソース・ドレイン耐圧（低電流域にお
ける）より低くして、振り込み現象をなくして、
実質的に電源耐圧の大きいCMOS ICを提供する
ものである。
第４図はこの発明の一実施例の構造を示す断面
図で、第２図の従来例と同等部分は同一符号で示
し、その説明は省略する。
図で、第２図の従来例と同等部分は同一符号で示
し、その説明は省略する。
第４図において、８ａはｐ−MOST Ａのバル
クを高電位電源端子VDDに接続するための、従来
例における８に対応するn+コンタクト層である
が、この実施例では、このn+形コンタクト層８
ａは、ｎ−MOST Ｂのバルクを低電位電源端子
VSSに接続するためのp+形コンタクト層７と接す
るように形成されており、両者間に形成されるツ
エナーダイオード１３のツエナー電圧を、ｎ−
MOSTのソース・ドレイン間のアバランシエ耐
圧（第３図のＸ点）より低くしておくと、アバラ
ンシエ・ブレークダウンが発生しないので、従来
例で述べた寄生npnトランジスタ１１のBVCEOに
電源耐圧が振り込むことはなく、実質上の
CMOS回路の電源耐圧を上げることができる。
クを高電位電源端子VDDに接続するための、従来
例における８に対応するn+コンタクト層である
が、この実施例では、このn+形コンタクト層８
ａは、ｎ−MOST Ｂのバルクを低電位電源端子
VSSに接続するためのp+形コンタクト層７と接す
るように形成されており、両者間に形成されるツ
エナーダイオード１３のツエナー電圧を、ｎ−
MOSTのソース・ドレイン間のアバランシエ耐
圧（第３図のＸ点）より低くしておくと、アバラ
ンシエ・ブレークダウンが発生しないので、従来
例で述べた寄生npnトランジスタ１１のBVCEOに
電源耐圧が振り込むことはなく、実質上の
CMOS回路の電源耐圧を上げることができる。
上記実施例ではｎ形基板にp-形アイランドを
形成した場合を示したが、Ｐ形基板にn-形アイ
ランドを形成した場合についても、同様にこの発
明は適用できる。
形成した場合を示したが、Ｐ形基板にn-形アイ
ランドを形成した場合についても、同様にこの発
明は適用できる。
以上詳述したように、この発明になるCMOS
ICではｐ−MOSTのバルクを高電位点に接続す
るためのn+形領域と、ｎ−MOSTのバルクを低
電位点に接続するためのp+形領域とを接触させ、
そのツエナー電圧をMOSTのソース・ドレイン
耐圧より低くなるようにしたので、実質上の電源
耐圧を大きくすることができ、MOSTの劣化を
防止できる。
ICではｐ−MOSTのバルクを高電位点に接続す
るためのn+形領域と、ｎ−MOSTのバルクを低
電位点に接続するためのp+形領域とを接触させ、
そのツエナー電圧をMOSTのソース・ドレイン
耐圧より低くなるようにしたので、実質上の電源
耐圧を大きくすることができ、MOSTの劣化を
防止できる。
第１図はCMOS回路の最小単位を示す回路図、
第２図はこの回路構成を実際に実現したCMOS
ICの従来例を示す断面図、第３図はこの従来例
におけるVVDD−VSS間の電圧・電流特性を示す
図、第４図はこの発明の一実施例の構造を示す断
面図である。 図において、１はn-形基板、２はp-形アイラ
ンド、７はp+形領域、８ａはn+形領域、１３は
ツエナーダイオード、Ａはｐ−MOST、Ｂはｎ
−MOSTである。なお、図中同一符号は同一ま
たは相当部分を示す。
第２図はこの回路構成を実際に実現したCMOS
ICの従来例を示す断面図、第３図はこの従来例
におけるVVDD−VSS間の電圧・電流特性を示す
図、第４図はこの発明の一実施例の構造を示す断
面図である。 図において、１はn-形基板、２はp-形アイラ
ンド、７はp+形領域、８ａはn+形領域、１３は
ツエナーダイオード、Ａはｐ−MOST、Ｂはｎ
−MOSTである。なお、図中同一符号は同一ま
たは相当部分を示す。
Claims (1)
- １ n-（またはp-）形の半導体基板上に形成され
たｐ（またはｎ）チヤネルMOSトランジスタと、
上記半導体基板内のp-（またはn-）形アイランド
に形成されたｎ（またはｐ）チヤネルMOSトラン
ジスタとを直列に接続されてなるものにおいて、
上記ｐ（またはｎ）チヤネルMOSトランジスタの
バルクを高（または低）電位点に接続するための
n+（またはp+）形領域と、上記ｎ（またはｐ）チ
ヤネルMOSトランジスタのバルクを低（または
高）電位点に接続するためのp+（またはn+）形領
域とを互いに接するように形成してツエナーダイ
オードを構成せしめ、当該ツエナーダイオードの
ツエナー電圧を上記ｎ（またはｐ）チヤネルMOS
トランジスタのソース・ドレイン間耐圧より低く
なるようにしたことを特徴とする相補形MOS集
積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58034157A JPS59158546A (ja) | 1983-02-28 | 1983-02-28 | 相補形ｍｏｓ集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58034157A JPS59158546A (ja) | 1983-02-28 | 1983-02-28 | 相補形ｍｏｓ集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59158546A JPS59158546A (ja) | 1984-09-08 |
| JPH0532908B2 true JPH0532908B2 (ja) | 1993-05-18 |
Family
ID=12406364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58034157A Granted JPS59158546A (ja) | 1983-02-28 | 1983-02-28 | 相補形ｍｏｓ集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59158546A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01122153A (ja) * | 1987-11-05 | 1989-05-15 | Fuji Electric Co Ltd | Ｃｍｏｓ半導体回路装置 |
| JP2508826B2 (ja) * | 1987-11-24 | 1996-06-19 | 日本電気株式会社 | 半導体装置 |
| DE68910445T2 (de) * | 1988-09-01 | 1994-02-24 | Fujitsu Ltd | Integrierter Halbleiterschaltkreis. |
| JP2011176163A (ja) | 2010-02-25 | 2011-09-08 | Panasonic Corp | 不揮発性半導体記憶装置 |
-
1983
- 1983-02-28 JP JP58034157A patent/JPS59158546A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59158546A (ja) | 1984-09-08 |
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