JPH02237148A - 電力用相補型半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電力用相補型半導体装置、特に半導体装置内で
発生する損失により発生する温度上昇に起因する特性劣
化を抑制することが可能な電力用和補型半導体装置に関
する。

〔従来の技術〕

電力用相補型半導体装置の例として、富士時報第５９巻
１１号（１　９　８　６年）第１１頁から第１４頁、あ
るいはプロシーデイング・オブ・ザ・アイ・イー・イー
・イー・１９８７年カスタム・インテグレイテツド・サ
ーキツツ・コンファレンス・第２６３頁から第２６６頁
（Ｐｒｏｃｅｅｄｉｎｇ　ｏｆｔｈｅＩＥＥＥ　１　９
　８　７　ＣＵＳＴＯＭ　ＩＮＴＩＥＧＲＡＴＥＤ．　
ＣＩＲＣＵＩＴＳＣＯＮＦＥＲＩＥＮＣ［　Ｐ　Ｐ　２
　６　３　−　２　６　６）に記載されているものがあ
る。

ここでは電力用相補型半導体装置として、Ｐチャネル型
パワーＭＯＳＦＥＴ　（以下パワーＰＭＯＳとする）と
Ｎチャネル型パワーＭＯＳＦＥＴ　（以下パワーＮＭＯ
Ｓとする）を用いており、パワーＰＭＯＳにはオフセッ
ト・トレイン層を有する、いオ〕ゆる「よこ型」構造を
用いており、パワーＮ　ＭＯ　Ｓには２重拡散型のいわ
ゆる「たて型』構造を用いている。

〔発明が解決しようとする課題〕

上記従来技術は、以下のような問題点があった。

一般にＭＯＳＦＩＥＴは，多数キャリアを電流担体とし
て用いる為、ＮＭＯＳとＰＭＯＳのコンダクタンスの差
は、それぞれの電流担体である電子、正孔の移動度に比
例する。従ってＮＭＯＳのほうがＰＭＯＳの約３倍のコ
ンダクタンスを有する為、単位面積当りのコンダクタン
スはＮＭＯＳのほうがＰＭＯＳの約３倍になるといえる
。

また，たて型パワーＭＯＳＦＥＴはよこ型パワーＭＯＳ
ＦＥＴに比べて、単位面積当りの有チャネル幅を多く確
保出来ることから、単位面積当りのコンダクタンスは、
たて型構造のほうがよこ型構造より大きくなるといえる
． 一方，電力用相補型半導体装置は通常、電源に接続する
電源端子と外部負荷に接続する出力端子の間にＰ型半導
体装置を接続し、出力端子と接地端子の間にＮ型半導体
装置を接続する構成（トーテムポール出力）をとる。こ
の場合、外負荷に対して、Ｐ型半導体装置から電流を供
給し、Ｎ型半導体装置を用いて、電流を引き抜くという
動作をする。このとき外部負荷への供給電流（即ち供給
電力）をバランスさせる必要からＮ型Ｐ型両装置のオン
抵抗は等しくしなければならない。

これに、パワーＰＭＯＳによこ型，パワーＮＭＯＳにた
て型構造を採用すると、オン抵抗即ちコンダクタンスを
等しくする為にはパワーＰＭＯＳの面積をパワーＮＭＯ
Ｓに比べて、大きくしなければならない。

この素子を動作させた場合、パワーＮＭＯＳ，パワーＰ
ＭＯＳ共に同一の電流が流れ、同一損失が発生する。こ
の時、パワーＮＭＯＳは、パワーＰＭＯＳに比べ面積が
小さいので、同一損失による発熱が、小さな面積で発生
する事になる。いい換えると、パワーＮＭＯＳのほうが
単位面積当りの発熱量が大きくなる。

パワーＮＭＯ　Ｓ　，パワーＰＭＯＳ共に深さ（厚さ）
は同じであるから、パワーＮＭＯＳのほうが単位体積当
りの発熱量が大きくなる。パワーＮＭＯＳ　，パワーＰ
ＭＯＳを構成している材料は同一であるので、熱抵抗も
パワーＮＭＯＳとパワーＰＭＯＳでは等しく、その結果
パワーＮＭＯＳのほうが温度上昇が大きくなる。その為
、オン抵抗の増大やしきい値電圧の低下等がパワーＮＭ
ＯＳ側でより大きく表われ、電力用相補型半導体装置の
動作バランスがくずれる。

本発明の目的は熱的動作の安定した電力用相補型半導体
装置を得ることにある。

（課題を解決するための手段〕 上記目的を達成するためにパワーＰＭＯＳにはたて型構
造を、パワーＮＭＯＳにはよこ型構造を採用したもので
ある。

〔作用〕

即ち、単位面積当りのコンダクタンスが小さいパワーＰ
ＭＯＳには、単位面積当りのチャネル幅を大きくとれる
たて型構造を採用し、単位面積当りのコンダクタンスが
大きいパワーＮＭＯＳには単位面積当りのチャネル幅の
小さいよこ型構造を採用する。

こうする事により、パワーＰＭＯＳ，パワーＮＭＯＳの
単位面積当りのコンダクタンスの差を小さくする。

これにより、実際に動作させた場合，、パワーＰＭＯＳ
，パワーＮＭＯＳに発生する単位面積当りの損失（発熱
）の差を小さ《する事が出来、両素子の温度上昇の差を
小さくする事が出来，＠作を安定させることが出来る。

〔実施例〕

以下，本発明の実施例を説明する。

〔実施例１〕 第１図は実施例１の断面図である。実施例１は誘電体分
Ｍ基板を用いた例である。

まずたて型ＰチャネルパワーＭＯＳＦＥＴ　（たて型パ
ワーＰＭＯＳ）の構成を説明する。第１図においで４は
Ｐ型単結晶シリコンからなる゛ト導体領域であり、３は
Ｐ型半導体領域４内に形成したＰ十型半導体領域である
。Ｐ型半導体領域４及び３はたて型パワーＰＭＯＳのド
レイン領域を構成している。２はこのＰ十型半導体領域
を酸化して形成した素子分離用酸化シリコン膜である。

１は酸化シリコン膜２の下層に形成した多結晶シリコン
膜からなる支持基板である。

５はＰ型領域４内に形成したＮ型半導体領域であり、た
て型・パワーＰＭＯＳのウェルを構成する。６はＮ型領
域Ｓ内に形成したＰ十型半導体領域でありたて型パワー
ＰＭＯＳのソース領域を形成する．１９はＰ型領域４と
Ｎ型領域５の表面を酸化して形成した酸化シリコン膜で
ある。１２は例えば多結晶シリコンからなるゲート電極
である。

酸化シリコン膜１９とゲート電極１２でたて型パワーＰ
ＭＯＳのゲート部分を構成して、いる。ゲート電極″ｌ
２はＮ型領域５のチャネル領域上のみならず、Ｐ型ドレ
イン領域となるＰ型領域４の上に設けられている。Ｐ十
型ソース領域６のゲート電極側端部はゲート電極１２で
規定されており、かつゲート電極１２の下部にも廻り込
んでいる。

Ｐ十型ソース領域６のゲート電極側以外の周辺部は例え
ばレジスト膜からなるマスクによって規定したものであ
る。７はＰ＋型領域３の表面部分に形成したＰ十型半導
体領域であり、たて型パワーＰＭＯＳのドレイン・コン
タクト領域を構成している。

１０はＰ型領域４の表面を選択的に酸化して形成したフ
ィールド酸化シリコン膜である。

Ｐ十型ソース領域６とＮ型ウェル領域５に例えばアルミ
ニウム合金層からなる導電層１４が、酸化シリコン瞑１
９及び絶縁膜１１を選択的に除去してなる接続孔を通し
て接続している。同様にＰ十型ドレイン・コンタクト領
域７にも，例えばアルミニウム合金層からなる導電層１
５が酸化シリコン膜１９及び絶縁膜１１を選択的に除去
してなる接続孔を通して接続している。

次によこ型ＮチャネルパワーＭＯＳＦＥＴ　（よこ型パ
ワーＮＭＯＳ）の構成を説明する。

Ｐ型半導体領域３及び４はよこ型パワーＮＭＯＳのウェ
ル領域を構成している． ８はＰ型領域４内に形成したＮ十型領域であり、よこ型
パワーＮＭＯＳのソース及びドレイン領域を構成してい
る．９はＰ型領域４内に形成したソース，ドレイン領域
より低不純物濃度のＮ一型領域であり、よこ型パワーＮ
ＭＯＳのオフセット・ドレイン領域を構成している。Ｐ
型半導体領域４の表面を酸化して形成した酸化シリコン
膜１９と例えば多結晶シリコンからなるゲート電極１３
で、よこ型パワーＮＭＯＳのゲート部分を構成している
。

Ｎ十型領域８のうちソース領域は例えばアルミニウム合
金層からなる導電Ｍ１７に、そしてドレイン領域は導電
層１６に、共に酸化シリコン膜１９及び絶縁膜１１を選
択的に除去してなる接続孔を通して接続している。同様
にＰ十型ウェル・コンタクト領域７にも例えばアルミニ
ウム合金層からなる導電層１８が酸化シリコン膜１９及
び絶縁膜１１を選択的゛に除去してなる接続孔を通して
接続している。

このような構成のたて型ＰＭＯＳとよこ型ＮＭＯＳを以
下のようにして接続して電力用相補型半導体装駈を構成
する。即ち、導電層１４は電源側に接続し、導電層１７
及び１８は接地側に接続し、導電層１５及び１６は同一
出力端子に接続する。たて型パワーＰＭＯＳのゲート・
電極１２及びよこ型パワーＮ　Ｍ　Ｏ　Ｓ　Ｆ　Ｅ　’
ｒのゲート電極１３は別々、あるいは同一の入力端子に
接続する。

次に本実施例の動作を説明する。

たて型パワーＰＭＯＳのゲート電極１２及びよこ型パワ
ーＮＭＯＳのゲート電極１３に、ｒＬｏｗＪレベルの入
力信号が加わると、たで型パワーＰＭＯＳは導通状態と
なり、一方パワーＮＭＯＳは阻止状態となる。この時、
電源からたて型パワーＰＭＯＳを通り、出力端子を経て
外部負荷に電流が流れる。

一方ゲート電極１２及び１３にｒ　Ｈｉｇｈ　Ｊレベル
の入力信号が加わると、今度はたて型パワーＰＭＯＳが
阻止状態、よこ型パワーＮＭＯＳは導通状態となる。こ
の時は、外部負荷から出力端子を通り、よこ型パワーＮ
ＭＯＳを経て、接地端子に電流が流れる。

以上本実施例の動作をパワーＰＭＯＳ、パワーＮＭＯＳ
Ｉ組の動作について説明したが、この実施例はパワーＰ
ＭＯＳとパワーＮＭＯＳを２組用いたｒＨＪ型ブリッジ
についてもあてはまる。

また、パワーＰＭＯＳＦＥＴ及びパワーＮＭＯＳと並列
にフリー・ホイール・ダイオードを接続し上記いずれか
の素子が阻止状態にあるとき阻止状態にある素子と並列
接続されているフリー・ホイール・ダイオードを通して
電流を還流させる方式も本実施例に含まれるものである
。

本実施例によれば、誘電体分離基板を用いている為、絶
縁分離の為の給電を不要とする効果がある。

〔実施例２〕 第２図は実施例２の断面図である。実施例２はＰＮ接合
分離基板を用いた例である。

第２図中において第１図と同一符号で示した部分は同一
物か又は相当物である事を示している。

２０はＮ型半導体基板である。２１はＮ型基板２０内に
形成したＰ十形半導体領域であり、たて型パワーＰＭＯ
Ｓのドレイン埋込層及び、よこ型パワーＮＭＯＳのウェ
ル埋込層を構成している。

２２はＮ型基板２０上にエビタキシャル成長により形成
したＰ型半導体領域であり、たで型パワーＰＭＯＳのド
レイン領域及びよこ型パワーＮＭＯＳのウェル領域を構
成している．２５はＰ型領域２２内に形成したＮ型半導
体領域であり、素子を分離している。２３はＰ型領域２
２内に形成したＰ÷型半導体領域である。２４はＰ十型
領域２３の表而部分に形成したＰ十型半導体領域である
。Ｐ＋型領域２３及び２４はたて型パワーＰＭＯＳでは
ドレイン・コンタクト領域を構成し、よこ型パワーＮＭ
ＯＳではウェル・コンタクト領域を、構成している。２
５はたて型パワーＰＭＯＳとよこ型パワーＮＭＯＳを分
離するＮ型半導体からなる素子分離領域である。２６は
素子分離領域２５に供電する為に設けたＮ十型半導体か
らなる基板コンタクト領域である。２７は例えばアルミ
ニウム合金からなる導電層であり、酸化シリコン膜１９
及び絶縁膜１１を選択的に除去してなる接続孔を通して
，基板コンタクト領域２７に接続し、Ｎ型基仮に電源電
圧を印加している。

この他は実施例１と同じ構成となっている。

実施例２におけるたて型パワーＰＭＯＳとよこ型パワー
ＮＭＯＳを実施例１と同様に接続し電力用相補型半導体
装置を構成する。

実施例２も実施例１と同様に動作する。

〔発明の効果〕

本発明によればパワーＮＭＯＳとパワーＰＭＯＳの単位
面積当りの発熱量の差を小さく出来るので、パワーＮＭ
ＯＳとパワーＰＭＯＳの温度上昇の差を小さく出来る。

その為、素子温度上昇に伴なう特性劣化、例えばしきい
値電圧の低下、オン抵抗の増大等の不均一を避けること
が出来、安定した動作をさせる事が出来るという効果が
ある。

【図面の簡単な説明】

第１図は本発明の第１の実施例の断面図、第２図は本発
明の第２の実施例の断面図である。 １・・・多結晶シリコン支持板、２・・・酸化シリコン
膜、３・・・Ｐ型高濃度埋込層、４・・・Ｐ型単結晶シ
リコン領域、５・・・Ｎ型ウェル領域、６・・・Ｐ型ソ
ース領域、８・・・Ｎ型ソース・ドレイン領域、９・・
・Ｎ型オフセツ１〜・トレイン領域、．Ｌ２，１３・・
・ゲート電極、１４，１５．１６，１７．１８・・・導
電層．率２区

Claims (1)

1. 【特許請求の範囲】 １、Ｐチャネル型半導体装置とＮチャネル型半導体装置
   との組合せを少なくとも１組有する半導体装置において
   、Ｐチャネル型半導体装置は、第１のＰ型半導体領域の
   表面部に設けられたＮ型のウェル領域を有し、該Ｎ型ウ
   ェル領域内の表面部に設けられたＰ型ソース領域を有し
   、該第１のＰ型半導体領域の表面の一部または全部及び
   該Ｎ型ウェル領域の一部または全部に薄い絶縁膜を介し
   て設けられた第１のゲート電極を有し、該第１のＰ型半
   導体領域内の深い部分に設けられた上記第１のＰ型半導
   体領域より高不純物濃度の第２のＰ型半導体領域を有し
   、第２のＰ型領域を表面に引き出す為に、前記第１のＰ
   型領域内に形成した、上記第１のＰ型領域より高不純物
   濃度の第３のＰ型半導体領域を有する半導体装置であり
   、Ｎチャネル型半導体装置は、前記第１Ｐ型半導体領域
   をＰ型ウェル領域とし、該第１のＰ型半導体領域の表面
   部に互いに離れて設けられたＮ型のソース領域とドレイ
   ン領域とを有し、該ソース領域と該ドレイン領域間の上
   記第１のＰ型半導体領域上に絶縁膜を介して設けられた
   第２のゲート電極を有し、上記ドレイン領域が上記ゲー
   ト電極下から離れて設けられ、上記ドレイン領域と上記
   ゲート電極とに狭まれた上記Ｐ型半導体領域の表面部に
   上記ドレイン領域から上記ゲート電極側に順次に延びる
   Ｎ型で上記ドレイン領域より低不純物濃度の高比抵抗領
   域が設けられている半導体装置である事を特徴とする電
   力用相補型絶縁ゲート電界効果半導体装置。 ２、特許請求範囲第１項において、Ｐチャネル型半導体
   装置とＮチャネル型半導体装置は誘電体分離方式で絶縁
   分離されている事を特徴とする電力用相補型半導体装置
   。 ３、特許請求範囲第１項において、Ｐチャネル型半導体
   装置とＮチャネル型半導体装置はＰＮ接合分離方式で絶
   縁分離されている事を特徴とする電力用相補型半導体装
   置。