JPH11220124A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 負荷ＭＯＳや遅延素子などのようにチャネル
長の長いトランジスタにおいて、逆短チャネル効果によ
って生じる、リーク電流を防止する。 【解決手段】 本発明は、チャネル長の長いトランジス
タを単一のトランジスタで構成せず、チャネルの途中に
拡散層１１を挿入して、ゲート電極６を複数に分割し、
実効的に長いチャネル長を得る半導体装置である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に関す
るものであり、さらに詳しく言えば、負荷素子や、遅延
回路の遅延素子として用いる高抵抗なMOSトランジスタ
素子に関するものである。

【０００２】

【従来の技術】近年の半導体集積回路構造の微細化の進
展に伴い、最近では0.25μmデザインルールが実用化さ
れている。ここで言うデザインルールとは、半導体集積
回路において加工できる最小の線幅を指し、一般的に、
トランジスタのチャネル長（Gate Length）をその尺度
としている。従って、0.25μmデザインルールとは、半
導体集積回路におけるトランジスタの最小チャネル長が
0.25μmであることを意味する。MOSトランジスタのチャ
ネル長を短くすることによって、回路のサイズを縮小で
きることはもとより、チャネルの抵抗の低減化を通じて
素子の高速化が図れ、また、電源電圧の低減が可能とな
る。

【０００３】しかしながら、半導体集積回路には、種々
の素子が組み込まれ、その中には、回路内の電圧降下を
調整するための負荷素子や、回路全体の動作タイミング
を調整するための遅延回路等が含まれている場合があ
る。負荷素子は、抵抗値が高いことが必要であり、半導
体集積回路においてはチャネル長の長いMOSトランジス
タを用いることが一般的である。これは、ゲート電極に
電圧が印加されチャネルが導通した状態でのチャネルの
電気抵抗が、周囲の不純物拡散領域に比較して大きいこ
とを利用したものであり、この様なMOSトランジスタを
特に負荷MOSと呼ぶ。負荷MOSはチャネル長を調節するこ
とによって抵抗値を調節でき、チャネル長が長いほどよ
り高い抵抗を有する。負荷MOSはMOSトランジスタである
ので、半導体集積回路を製造する際に容易にかつ他の半
導体装置と同時に形成することができ、また、ゲート電
極のON・OFFによって抵抗の使用、不使用を制御できる
等の特徴を持つ。また、遅延回路はチャネル長の長いMO
Sトランジスタと、コンデンサを組み合わせて構成す
る。負荷MOS同様、チャネル長を長くすることでMOSトラ
ンジスタの抵抗値を高くできるので、遅延時間の調整が
でき、また、ゲート電極のON・OFFによって使用、不使
用を制御できる等の特徴を持つ。従来のチャネル長の長
いMOSトランジスタを図６に示す。

【０００４】

【発明が解決しようとする課題】従来より、チャネル長
GLを短くするとMOSトランジスタのゲートの閾値電圧（V
t）は低下する、いわゆる短チャネル効果と呼ばれる現
象が知られている。しかしながら、基板に添加する不純
物の濃度が高くなったときや、図６に示す従来のMOSト
ランジスタのように不純物濃度の高いパンチスルースト
ッパ５５を形成したときは、逆にチャネル長を長くする
とVtが低下する、いわゆる逆短チャネル効果が起こるこ
とが明らかになってきた。

【０００５】逆短チャネル効果が生じている場合のチャ
ネル長に対するVtの変化を図４に示す。MOSトランジス
タに流れる電流Idsはトランジスタの幅GW、チャネル長G
L、ゲートとソース間の電圧Vgs、閾値電圧Vt、及びソー
スドレイン間の電圧Vdsの関数であり、 Ids∝GW・(Vgs - Vt ) /GL の関係にある。従って、MOSトランジスタを高抵抗化す
る、換言すればIdsを小さくするためにはGLを大きくす
ればよいことが判る。しかし、逆短チャネル効果が生じ
るために、GLを大きくするとVtが小さくなってしまい、
効果が相殺されてしまう。

【０００６】ところで、一般にMOSトランジスタは、ゲ
ート電極の電圧がVtよりも低い場合であっても、ゲート
直下の基盤が弱く反転しているゲート電圧領域が存在
し、ソース、ドレイン間に電圧を印加することにより、
いわゆる弱反転電流が生じる。この様な弱反転領域にお
けるゲート電圧Vgsとドレイン、ソース間に流れる電流I
dsとの関係を図５に示す。図から判るとおり、チャネル
長が大きくなり、閾値電圧が低下すると、Vgsが0Vであ
っても電流値が0Aにならず、いわゆるリーク電流が流れ
るようになる。

【０００７】前述の負荷MOSや遅延素子は一つのチップ
の中に多数組み込まれることは少なく、チップ内のほと
んどのMOSトランジスタのチャネル長は短く、閾値電圧
の設定はそれらチャネル長の短い素子を標準として設定
される。この時、前述した理由から、チャネル長の長い
トランジスタのVtが低下し、リーク電流が無視できな
い。

【０００８】今後回路の微細化がさらに進展すると、上
記の問題点はさらに顕在化することが予想され、解決手
段が必要とされていた。

【０００９】

【課題を解決するための手段】本発明は上記の問題点に
鑑みて成されたものであり、チャネル長の長いトランジ
スタを単一のトランジスタで構成せず、チャネルの途中
に拡散層を挿入して、ゲート電極を複数に分割し、実効
的に長いチャネル長を得る半導体装置である。拡散層で
仕切られた各チャネルは逆短チャネル効果的にはチャネ
ル長の短い１個のトランジスタとして振る舞い、各チャ
ネルを形成する各ゲート電極は集積回路内の他のチャネ
ル長の短いトランジスタと同じであるので、ゲートの閾
値電圧も集積回路内の他のトランジスタと等しい。

【００１０】請求項１に記載の発明は、第１の導電型の
半導体基板と、前記半導体基板上に帯状に形成されたゲ
ート絶縁膜と、前記ゲート絶縁膜の周囲の前記半導体基
板上に形成された素子分離膜と、前記ゲート絶縁膜上
に、電気的に接続され、かつ前記ゲート絶縁膜に沿って
相互に離間されて配置された、複数のゲート電極と、前
記複数のゲート電極のうち両端に配置されたゲート電極
の外側の前記半導体基板表面に形成された第２の導電型
のソース領域及びドレイン領域と、前記複数のゲート電
極の間の前記半導体基板表面に形成された第２の導電型
の拡散領域とを備えた半導体装置である。

【００１１】請求項２に記載の発明は、請求項１に記載
の半導体装置において、前記複数のゲート電極の電気的
な接続は、前記複数のゲート電極に一体となって設けら
れた接続部を介してなされることを特徴とした半導体装
置である。請求項３に記載の発明は、請求項２に記載の
半導体装置において、前記接続部は、前記素子分離膜上
に前記ゲート絶縁膜の少なくとも一部に沿って形成され
ていることを特徴とした半導体装置である。

【００１２】 〔発明の詳細な説明〕

【００１３】

【発明の実施の形態】以下に本発明の第１の実施形態に
ついて説明する。図１（a）は本実施形態の半導体装置
の平面図であり、図１（b）は図１（a）のAA線における
断面図である。p型半導体基板１上に矩形状のゲート絶
縁膜４が形成されており、ゲート絶縁膜４上に複数のゲ
ート電極６a、６b、６cが形成されている。両端のゲー
ト電極６a、６cの外側の半導体基板１上にはn型のソー
ス領域９及びドレイン領域１０が形成されており、それ
ぞれの領域からソース電極、ドレイン電極が取り出され
ている。個々のゲート電極の間の半導体基板１上にはn
型の拡散領域１１が形成されている。ソース領域９とド
レイン領域１０の端部及び、拡散領域１１の両端部には
短チャネル効果を防止するためのパンチスルーストッパ
７が形成されている。ゲート絶縁膜４の外側はLOCOS酸
化膜による素子分離膜３が形成されている。個々のゲー
ト電極は素子分離膜３上に各ゲート電極６a、６b、６c
と一体的に形成された接続部６dを介して、電気的に接
続されている。

【００１４】以下において、各ゲート電極６a、６b、６
c及び接続部６dは一体となって形成されており、これを
総じて、ゲート電極６と略称する。また、接続部６dを
含めない各ゲート電極６a、６b、６cを、各ゲート電極
６と略称する。本実施形態では例示として、各ゲート電
極６を３つとして図示したが、必要なチャネル長に応
じ、２つ以上のいくつのゲート電極を形成してもよい。
この場合、各ゲート電極６間それぞれに拡散領域１１が
形成される。

【００１５】次に本実施形態の動作を説明する。ゲート
電極６にVtよりも大きいゲート電圧Vgを印加すると各ゲ
ート電極６直下の半導体基板１表面に反転層が発生し、
チャネル領域が形成され、導通となる。各ゲート電極６
の間は拡散領域１１が形成されているため導通であるの
で、ゲート電圧Vgの印加により、ソース領域９とドレイ
ン領域１０は導通となる。即ち、本実施形態の基本的な
動作は従来のMOSトランジスタとほぼ同様であると言え
る。ここで、各チャネル長が等しいとき（この時のチャ
ネル長は回路内のその他の素子のチャネル長に等しいこ
とが多い）、各チャネルの抵抗は等しく、これをrとす
ると、本実施形態の半導体装置全体の抵抗値Rは、拡散
領域の抵抗はチャネル抵抗に比べて十分高く無視できる
ので、 R = n・r と表される。nは、ゲート電極の個数であり、図１にお
いてはn=3である。従って、ゲート電極の個数nを増加さ
せることによって、素子の抵抗値を、rを単位にして増
加させることができる。また、遅延回路においては、ゲ
ート電極の個数を増やすことによって、遅延時間を長く
することもできる。

【００１６】一方、ゲート電極の個数を増やしてチャネ
ル長を長くしても、チャネル領域一つ一つの長さは個々
のゲート電極によって決まるので、その閾値電圧Vtはゲ
ート電極をいくつ形成しても一定であり、回路内に多数
存在するその他のMOSトランジスタと等しい。即ち、言
い換えれば、本発明の半導体素子は、回路内における動
作の観点からは、実質的にチャネル長の長いMOSトラン
ジスタとして振る舞い、そのチャネル長はゲート電極の
個数によって調整することができ、閾値電圧の観点から
は個々のトランジスタとして振る舞う、と言える。

【００１７】以下に本実施形態の製造方法について、例
えば0.5μmデザインルールに基づいて図２を用いて説明
する。 工程１：図２（a）に示すように、p型半導体基板１上に
熱酸化法を用いてパッド酸化膜２を厚さ250Åに形成す
る。パッド酸化膜２は半導体基板１を保護する目的で形
成するシリコン酸化膜である。次に図示しない耐酸化膜
としてのシリコン窒化膜を形成し、素子を形成する領域
に開口部を形成する。次にLOCOS（Local Oxidation Of
Silicon）法を用いて前記シリコン窒化膜をマスクとし
て半導体基板１を酸化して素子分離膜３を厚さ3000Åに
形成し、シリコン窒化膜を除去する。 工程２：図２（b）に示すように、パッド酸化膜２を除
去し、熱酸化法もしくはCVD（Chemical Vapor Depositi
on）法を用いてゲート絶縁膜４を100Åに形成する。次
に、CVD法を用いてポリシリコン膜を厚さ2000Åに形成
し、全面に例えばP等のp型不純物をイオン注入して導電
膜５を形成する。 工程３：図２（c）に示したように、導電膜５を所定領
域エッチングしてゲート電極６を形成する。この時、個
々のゲート電極６のチャネル長GLは0.5μmである。ま
た、拡散領域１１とするための領域は0.5μmである。次
に、ゲート電極６をマスクとしてp型不純物を高エネル
ギーで注入して、パンチスルーストッパ７を形成する。 工程４：図２（d）に示すように、CVD法により全面にSi
O2よりなる絶縁膜を形成し、全面エッチバックすること
でサイドウォール８を形成する。 工程５：図１（b）に示すように、ゲート電極６及びサ
イドウォール８をマスクとしてn型不純物をイオン注入
してソース領域９、ドレイン領域１０、拡散領域１１を
形成する。次にアニール処理を行い、各層に注入した不
純物を活性化する。次に全面を図示しない層間絶縁膜に
よって覆い、所定領域を開口してコンタクト孔を形成
し、ソース、ドレイン電極を形成する。以上のようにし
て本実施形態の半導体装置が形成される。本発明の半導
体装置は半導体集積回路を形成する上で必要に応じて組
み込まれ、上記のように形成することによって、回路内
の他の多くの素子を形成する際に同時に形成できる。

【００１８】以下に本発明の第２の実施形態について説
明する。図３（a）は第２の実施形態の半導体素子の平
面図であり、本実施形態のＡ−Ａ線における断面図は図
１（b）と同様である。本実施形態においては、ゲート
電極６の各ゲート電極は素子分離膜３上に設けられた２
つの接続部６dによって接続されている点で第１の実施
形態と異なっている。本実施形態のゲート電極６の形状
は、矩形のゲート電極のゲート絶縁膜４上の一部に開口
部を設けてあると表現することもできる。本実施形態の
動作、製造方法は第１の実施形態とほぼ同様である。

【００１９】以下に本発明の第３の実施形態について説
明する。図３（b）は第３の実施形態の半導体装置の平
面図である。本実施形態は、ゲート長が長い、即ちゲー
ト電極の個数が多くなった場合の本発明の応用例であっ
て、例えば回路のレイアウトの都合等によって、ゲート
絶縁膜４を屈曲して形成している。屈曲したゲート絶縁
膜４に併せて、ゲート電極６の連結部６dは、ゲート絶
縁膜４の長手方向に実質平行に形成されており、コ字状
に屈曲したゲート絶縁膜４の中央に位置している。各ゲ
ート電極６は連結部６dからゲート絶縁膜４上に延在し
ており、各ゲート電極６の間の半導体基板１上は拡散領
域１１が形成されている。本実施形態の動作、製造方法
は第１の実施形態とほぼ同様である。

【００２０】ゲート電極６の形状は、図３（c）に示す
ように、接続部６dをゲート絶縁膜４の外側に設けても
よい。また、接続部６dを２つ以上設けてもよい。この
様なゲート電極６の形状によって本実施形態の半導体装
置の動作、製造方法が大きく変わることはない。また、
ゲート絶縁膜４の屈曲はコ字状に限定されるものではな
く、L字状、Ｓ字状、その他回路レイアウトの都合によ
り任意に形成することができる。

【００２１】以上に示した実施形態は本発明の実施形態
の例示にすぎず、複数のゲート電極が電気的に接続され
ていればどのような形状でもよく、例えば、図３（d）
に示したように、接続部６dを各ゲート電極の上に設け
てもよく、また、例えば、個々に形成したゲート電極に
対し、コンタクトを介しもしくは直接、金属配線などに
よって接続する等してもよい。ただし、これらの場合
は、製造工程数の増加につながる。

【００２２】以上に説明した製造工程において、各膜の
材質、膜厚等は、既存の技術を用いて例示したものであ
り、もちろんこれに捕らわれるものではない。即ち、材
質は例えばポリシリコンに変えてアモルファスシリコン
としてもよく、p型半導体基板に変えてn型に、もしくは
ウエルにする等してもよい。また、各膜厚は0.5μmデザ
インルールを例示して説明したが、もちろんこれに捕ら
われるものではなく、任意に設定することができる。

【００２３】以上に説明した実施形態において、各ゲー
ト電極のチャネル長は、集積回路内の他のトランジスタ
と等しいとしたが、ゲート電圧の閾値の変動が無視でき
る範囲で大きく形成してもよい。一つ一つのゲート電極
を極力大きくとることによって、ゲート電極の個数を低
減できるので、装置の微細化ができる。また、各ゲート
電極の間隔は、狭い方が素子の微細化の観点から好適で
あるが、一般的にチャネル長が加工できる最小サイズで
あるために、チャネル長と等しいとしたが、もちろん、
より狭い方がよい。

【００２４】

【発明の効果】請求項１に記載の発明は、第１の導電型
の半導体基板と、前記半導体基板上に形成されたゲート
絶縁膜上に、電気的に接続され、かつ相互に離間されて
配置された、複数のゲート電極と、前記複数のゲート電
極のうち両端に配置されたゲート電極の外側の前記半導
体基板表面に形成された第２の導電型のソース領域及び
ドレイン領域と、前記複数のゲート電極の間の前記半導
体基板表面に形成された第２の導電型の拡散領域とを備
えた半導体装置であるので、半導体集積回路内において
はチャネル長の長い一つのトランジスタとして振る舞
い、一方で、チャネル長そのものは半導体集積回路内の
その他の素子と同じチャネル長を有するので、逆短チャ
ネル効果による閾値電圧Vtの他の素子との差異が生じな
い。従って、Vtが周囲のその他の素子と等しく、リーク
電流の少ない負荷素子や、遅延素子を得ることができ
る。また、図２（d）に示したように、ゲート電極６を
マスクとしてイオン注入を行うので、拡散領域１１を自
己整合的に形成することができる。

【００２５】請求項２に記載の発明は、請求項１に記載
の半導体装置において、前記複数のゲート電極の電気的
な接続は、前記複数のゲート電極に一体となって設けら
れた接続部を介してなされることを特徴とした半導体装
置であるので、請求項１に記載の発明と同様の効果を得
ることができると共に、より少ない工程数で製造するこ
とができ、集積回路内のその他の素子と同時に製造する
ことができる。

【００２６】請求項３に記載の発明は、請求項２に記載
の半導体装置において、前記接続部は、前記素子分離膜
上に前記ゲート絶縁膜の少なくとも一部に沿って形成さ
れていることを特徴とした半導体装置であり、ゲート電
極の個数が増えて、素子領域が長くなった場合でも、素
子領域を屈曲して形成し、ゲート電極の接続部を屈曲し
た素子領域の一部に沿って形成することによって、最小
の面積で本発明の半導体装置を形成することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態を示す図である。

【図２】本発明の第１の実施形態の製造工程を説明する
ための断面図である。

【図３】本発明の実施形態を示す図である。

【図４】逆短チャネル効果が生じている場合のチャネル
長と閾値電圧の関係を示す図である。

【図５】ゲート電極、ソース領域間の電圧に対するソー
ス領域、ドレイン領域間の電流の関係を示す図である。

【図６】従来のチャネル長の長いMOSトランジスタを示
す図である。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 第１の導電型の半導体基板と、前記半導
   体基板上に帯状に形成されたゲート絶縁膜と、前記ゲー
   ト絶縁膜の周囲の前記半導体基板上に形成された素子分
   離膜と、前記ゲート絶縁膜上に、電気的に接続され、か
   つ前記ゲート絶縁膜に沿って相互に離間されて配置され
   た、複数のゲート電極と、前記複数のゲート電極のうち
   両端に配置されたゲート電極の外側の前記半導体基板表
   面に形成された第２の導電型のソース領域及びドレイン
   領域と、前記複数のゲート電極の間の前記半導体基板表
   面に形成された第２の導電型の拡散領域とを備えた半導
   体装置。
2. 【請求項２】 請求項１に記載の半導体装置において、
   前記複数のゲート電極の電気的な接続は、前記複数のゲ
   ート電極に一体となって設けられた接続部を介してなさ
   れることを特徴とした半導体装置。
3. 【請求項３】 請求項２に記載の半導体装置において、
   前記接続部は、前記素子分離膜上に前記ゲート絶縁膜の
   少なくとも一部に沿って形成されていることを特徴とし
   た半導体装置。