JPH02237163A - 半導体不揮発性メモリ及びその書き込み方法 - Google Patents
半導体不揮発性メモリ及びその書き込み方法Info
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- JPH02237163A JPH02237163A JP1058173A JP5817389A JPH02237163A JP H02237163 A JPH02237163 A JP H02237163A JP 1058173 A JP1058173 A JP 1058173A JP 5817389 A JP5817389 A JP 5817389A JP H02237163 A JPH02237163 A JP H02237163A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電源を切っても情報を保持し得る半導体不揮
発性メモリとその書き込み方法に関する．〔発明の概要
〕 この発明は、情報の書き込み読み出しが随時可能で、か
・つ必要に応じて情報を不揮発的に記憶する電荷蓄積機
構を有するメモリセルを集積した半導体不揮発性メモリ
と、その書込み方法に関する．′Ｎ＠を不揮発的に保持
し得る電荷蓄積機構への情報の書込みを、揮発的な板書
込み情報から一括して不揮発的に書込むための書込み方
法であり、多数とソト（多数メモリセル）への情報書込
みを短時間で不揮発的に書込みができる。
発性メモリとその書き込み方法に関する．〔発明の概要
〕 この発明は、情報の書き込み読み出しが随時可能で、か
・つ必要に応じて情報を不揮発的に記憶する電荷蓄積機
構を有するメモリセルを集積した半導体不揮発性メモリ
と、その書込み方法に関する．′Ｎ＠を不揮発的に保持
し得る電荷蓄積機構への情報の書込みを、揮発的な板書
込み情報から一括して不揮発的に書込むための書込み方
法であり、多数とソト（多数メモリセル）への情報書込
みを短時間で不揮発的に書込みができる。
従来からも半導体不揮発性メモリ素子（セル）自体とし
ては、ＭＡＯＳ型、ＦＡＭＯＳ型、ＭｌＯＳ型を始め、
各種各様の構成が提案されてきた．それらを構造上の観
点から個々に対比した場合は当然、相違があり、例えば
電荷に化体した論理情報を不揮発的に蓄積するための電
荷蓄積機＋＋１とＬ２て、絶縁膜中に埋設された導電性
物質（いわゆるフローティング・ゲート）を使うものが
ある一方、絶縁性の多層膜を使うものや強誘電体′３膜
を使うもの等があり、また当該電荷蓄積機構の荷電状態
を変化させるために、当ｊ亥電荷Ｍ１責機｛薄への選択
的な電荷注入又は電荷π積機構からの引出し方法にも、
雪崩注入やトンネル注入によるものの外、チャネル注入
によるもの、トンネル引き出しにより電荷蓄積ａ構の荷
電状態を引き出す電荷の符号とは逆符号方向に変化させ
るもの等もある。
ては、ＭＡＯＳ型、ＦＡＭＯＳ型、ＭｌＯＳ型を始め、
各種各様の構成が提案されてきた．それらを構造上の観
点から個々に対比した場合は当然、相違があり、例えば
電荷に化体した論理情報を不揮発的に蓄積するための電
荷蓄積機＋＋１とＬ２て、絶縁膜中に埋設された導電性
物質（いわゆるフローティング・ゲート）を使うものが
ある一方、絶縁性の多層膜を使うものや強誘電体′３膜
を使うもの等があり、また当該電荷蓄積機構の荷電状態
を変化させるために、当ｊ亥電荷Ｍ１責機｛薄への選択
的な電荷注入又は電荷π積機構からの引出し方法にも、
雪崩注入やトンネル注入によるものの外、チャネル注入
によるもの、トンネル引き出しにより電荷蓄積ａ構の荷
電状態を引き出す電荷の符号とは逆符号方向に変化させ
るもの等もある。
これらの荷電状態は紫外線、Ｘ線等の照射により一括に
消去できるが、さらに、こうした電荷注入法と引き出し
法とを適当に組合わせる等により、ある電荷を蓄積して
いる電荷蓄積ａ横に対し、異種電荷を蓄積し直したり引
き出したりすることにより、電気的に記憶内容の消去あ
るいは書き換えを可能としたもの、即ち、ＥＡＲＯＭと
かＥ” ＰＲＯＭ等と呼ばれるものもある． この電荷蓄積機構へ注入する電荷を供給したり、引き出
す電荷を受けとる役割を演ずる部分として電荷蓄積機構
に対向して設けられた半導体領域、あるいは電荷蓄積機
構と電気的に結合した絶縁ゲート等が川いられる。
消去できるが、さらに、こうした電荷注入法と引き出し
法とを適当に組合わせる等により、ある電荷を蓄積して
いる電荷蓄積ａ横に対し、異種電荷を蓄積し直したり引
き出したりすることにより、電気的に記憶内容の消去あ
るいは書き換えを可能としたもの、即ち、ＥＡＲＯＭと
かＥ” ＰＲＯＭ等と呼ばれるものもある． この電荷蓄積機構へ注入する電荷を供給したり、引き出
す電荷を受けとる役割を演ずる部分として電荷蓄積機構
に対向して設けられた半導体領域、あるいは電荷蓄積機
構と電気的に結合した絶縁ゲート等が川いられる。
しかし、こうした各種の不揮発性メモリ素子（セル）も
いわゆるＲＡＭ（ｌｌｉ！ｉ時書き込み、読み出し型メ
毫１月としての８１能を持たせるときは、スタティック
ＲＡＭセルと組合わせることが実用のＩＣでは行われて
いた．ごく最近、特開昭６２４６３５号公報において、
前記半導体領域の裏面電位の変化を随時書き込みあるい
は不揮発性書き込みのための板書き込みの手段として用
いることが提案されている． （発明が解決しよ・）とする課題〕 ここの随時書き込み方式は従来の不揮発性メモリセルに
も通用可能である点は優れているが、不揮発性書き込み
を行わずに随時読み出しを行うと、情報が消えてしまう
だけでな《、セル寸法が小さくなるに従って続出し信号
が小さくなるという欠点があった。更に、この従来の方
法は電ｒ：ＩＮ積機横の１ｔｒ＃捕獲確率が小さい素子
では不揮発性記惚の内容を区別するための信号（の差）
は小さく実用し難かった。
いわゆるＲＡＭ（ｌｌｉ！ｉ時書き込み、読み出し型メ
毫１月としての８１能を持たせるときは、スタティック
ＲＡＭセルと組合わせることが実用のＩＣでは行われて
いた．ごく最近、特開昭６２４６３５号公報において、
前記半導体領域の裏面電位の変化を随時書き込みあるい
は不揮発性書き込みのための板書き込みの手段として用
いることが提案されている． （発明が解決しよ・）とする課題〕 ここの随時書き込み方式は従来の不揮発性メモリセルに
も通用可能である点は優れているが、不揮発性書き込み
を行わずに随時読み出しを行うと、情報が消えてしまう
だけでな《、セル寸法が小さくなるに従って続出し信号
が小さくなるという欠点があった。更に、この従来の方
法は電ｒ：ＩＮ積機横の１ｔｒ＃捕獲確率が小さい素子
では不揮発性記惚の内容を区別するための信号（の差）
は小さく実用し難かった。
本発明は揮発性メモリとしても、また不揮発性メモリと
しても使用でき、かつ随時読み出しを行った渣も情報が
消えないメモリとその３込方法を提供する。
しても使用でき、かつ随時読み出しを行った渣も情報が
消えないメモリとその３込方法を提供する。
上記の課題を実現するために、本発明の半導体不揮発性
メモリは、第１の表面を有する第１の寥導体領域と、前
記第１の半導体領域第１の表面上に設けられた電荷蓄４
Ｆ４機構と、前記電荷浩積機構に電気的に結合して設け
られた第１のゲートと、前記第１の半導体領域の一端と
電気的に接続された第２の表面を有する第２の半導体領
域と、前記第２の表面を制御する第２のゲートと、前記
第２の半導体領域の他端と電気的に接続された第３の領
域と、 前記第２のゲートに接続して設けられた随時電位設定手
段とから成，るメモリセルをアレイ状に集積している。
メモリは、第１の表面を有する第１の寥導体領域と、前
記第１の半導体領域第１の表面上に設けられた電荷蓄４
Ｆ４機構と、前記電荷浩積機構に電気的に結合して設け
られた第１のゲートと、前記第１の半導体領域の一端と
電気的に接続された第２の表面を有する第２の半導体領
域と、前記第２の表面を制御する第２のゲートと、前記
第２の半導体領域の他端と電気的に接続された第３の領
域と、 前記第２のゲートに接続して設けられた随時電位設定手
段とから成，るメモリセルをアレイ状に集積している。
更に本発明では、メモリセルをアレイ状に接続した半導
体不揮発性メモリにおいて、次の不揮発性書き込み方法
を適用することにより、多数ビットをより短時間で不揮
発性に書き込むことが可能となる。すなわち、この半導
体不揮発性メモリの書き込み方法は、各メモリセルの第
１ゲートに電圧を印加して不揮発性の占き込みを行うに
先立ち、各メモリセルの第２のゲートに所定電位を前記
随時電位設定手段により、揮発的に板書き込みをした後
、不揮発性書き込み指令によって書き込むべき全ての各
々のメモリセルの第１のゲートに一度に不揮発性書き込
み電圧を印加して、前記板書き込みした情報を各々のメ
モリセルの電荷蓄積機構に不揮発的に書き込むことによ
って行われる。
体不揮発性メモリにおいて、次の不揮発性書き込み方法
を適用することにより、多数ビットをより短時間で不揮
発性に書き込むことが可能となる。すなわち、この半導
体不揮発性メモリの書き込み方法は、各メモリセルの第
１ゲートに電圧を印加して不揮発性の占き込みを行うに
先立ち、各メモリセルの第２のゲートに所定電位を前記
随時電位設定手段により、揮発的に板書き込みをした後
、不揮発性書き込み指令によって書き込むべき全ての各
々のメモリセルの第１のゲートに一度に不揮発性書き込
み電圧を印加して、前記板書き込みした情報を各々のメ
モリセルの電荷蓄積機構に不揮発的に書き込むことによ
って行われる。
ここで、各メモリセルにおいて第１の半導体領域と、第
２の半導体領域とは、直接接してもよいし、第４の領域
又は第４のチャネルを介して電気的に連絡のある状態で
もよい．本発明ではこれらを総合して、第１の半導体領
域と第２の半導体領域とが電気的に接続されたと定義す
る。同様に第２の半導体領域と、第３の領域とは、電気
的に接続していれば、本発明の目的は達成される。
２の半導体領域とは、直接接してもよいし、第４の領域
又は第４のチャネルを介して電気的に連絡のある状態で
もよい．本発明ではこれらを総合して、第１の半導体領
域と第２の半導体領域とが電気的に接続されたと定義す
る。同様に第２の半導体領域と、第３の領域とは、電気
的に接続していれば、本発明の目的は達成される。
電荷Ｔｉ積機構は、多層絶縁膜で構成される構造、絶縁
膜中に導電性の物質が埋め込まれている構造、あるいは
、強誘電体ＩＪ９．を用いる構造等で形成されている．
前記導電性物質が、第１の半導体の第１の表面とは別の
部分まで連続して設けられている場合は、第１の絶縁ゲ
ートは必ずしも第１の半導体領域表面の真上に設けられ
る必要はなく、絶縁膜を介して前記導電性物質と容量結
合していれば良い。又、多層絶縁膜、あるいは強誘電体
薄膜で電荷蓄積機構が構成されている場合は、第１のゲ
ート電極は、第１の半導体の第１の表面上に、絶縁膜あ
るいは電荷蓄積機構そのものを介して設けられ、第１の
ゲート電極に与えられる電位により、第１の半導体領域
の半導体表面の電位ないしは電荷蓄積機構またはそれに
接する絶縁膜の電界を制御して、電荷蓄積機構にＮ荷の
注入を行うか、あるいは引き出す。即ち、電荷蓄積機構
の状態を変化させることができる． ここで、本発明における「電気的に結合した」とは、」
一述したように、第１のゲートとｉｌＫ荷蓄積機構が容
量結合している、又は第１のゲートが電荷蓄積機構に電
界を与えることができる構成を意味している。また、「
電気的に接続された第２の半導体領域」とは、第ｌの半
導体領域が埋込みチャネルであれば、第１の半導体領域
とオーム性接触を有する領域であり、第１の半導体領域
の表面にチャネルが形成される場合は、その反転チャネ
ルとキャリアの授受が可能な領域を意味する．勿論、第
１の半導体領域と第２の半導体領域の間に第４の領域が
介在していても良い．更に、第３の領域と第２の領域と
は、やはり、電気的に接続された領域であり、第３の領
域は、多くの場合半導体領域であるが、金属又はシリサ
イドで構成された領域でも機能する． また、随時電位設定手段とは、第２ゲートへ接続された
ダイオード、トランジスタ等のスイソチング素子に相当
し、第２ゲートの電位を書き込む情報に応じて設定し、
その後、随時必要時間だけその電位を保持する機能を有
する．この電位の設定に要する時間は、不揮発性書き込
みに要する時間に比べると非常に短い．従って、不揮発
性書き込みを行う直前に各セルの多数ビットに１ｎ報の
設定を短時間で行うことができ．る．不揮発性に書き込
む場合は、直前に各セルの多数ビットに設定された情報
を、同時に各セルの電荷蓄積機構に不揮発性情輯として
書き込むことができる。即ち、本発明によれば各セルの
多数ビットを短時間で不揮発性書き込みができる。
膜中に導電性の物質が埋め込まれている構造、あるいは
、強誘電体ＩＪ９．を用いる構造等で形成されている．
前記導電性物質が、第１の半導体の第１の表面とは別の
部分まで連続して設けられている場合は、第１の絶縁ゲ
ートは必ずしも第１の半導体領域表面の真上に設けられ
る必要はなく、絶縁膜を介して前記導電性物質と容量結
合していれば良い。又、多層絶縁膜、あるいは強誘電体
薄膜で電荷蓄積機構が構成されている場合は、第１のゲ
ート電極は、第１の半導体の第１の表面上に、絶縁膜あ
るいは電荷蓄積機構そのものを介して設けられ、第１の
ゲート電極に与えられる電位により、第１の半導体領域
の半導体表面の電位ないしは電荷蓄積機構またはそれに
接する絶縁膜の電界を制御して、電荷蓄積機構にＮ荷の
注入を行うか、あるいは引き出す。即ち、電荷蓄積機構
の状態を変化させることができる． ここで、本発明における「電気的に結合した」とは、」
一述したように、第１のゲートとｉｌＫ荷蓄積機構が容
量結合している、又は第１のゲートが電荷蓄積機構に電
界を与えることができる構成を意味している。また、「
電気的に接続された第２の半導体領域」とは、第ｌの半
導体領域が埋込みチャネルであれば、第１の半導体領域
とオーム性接触を有する領域であり、第１の半導体領域
の表面にチャネルが形成される場合は、その反転チャネ
ルとキャリアの授受が可能な領域を意味する．勿論、第
１の半導体領域と第２の半導体領域の間に第４の領域が
介在していても良い．更に、第３の領域と第２の領域と
は、やはり、電気的に接続された領域であり、第３の領
域は、多くの場合半導体領域であるが、金属又はシリサ
イドで構成された領域でも機能する． また、随時電位設定手段とは、第２ゲートへ接続された
ダイオード、トランジスタ等のスイソチング素子に相当
し、第２ゲートの電位を書き込む情報に応じて設定し、
その後、随時必要時間だけその電位を保持する機能を有
する．この電位の設定に要する時間は、不揮発性書き込
みに要する時間に比べると非常に短い．従って、不揮発
性書き込みを行う直前に各セルの多数ビットに１ｎ報の
設定を短時間で行うことができ．る．不揮発性に書き込
む場合は、直前に各セルの多数ビットに設定された情報
を、同時に各セルの電荷蓄積機構に不揮発性情輯として
書き込むことができる。即ち、本発明によれば各セルの
多数ビットを短時間で不揮発性書き込みができる。
以上説明したように、第１の半導体領域と、第１の半導
体領域上に設けたｔ荷蓄ｌ！機構と、電荷蓄積機構に電
気的に結合して設けられた第１のゲートと、第１の半導
体領域に電気的に接続された第２の半導体領域と、前記
第２の半導体領域の表面を制御する第２のゲートと、第
２のゲートに接続して設けられたスイッチング素子を用
いた随時電位設定手段とから成る半導体不揮発性メモリ
であり、随時電位設定・手段により第２のゲートに揮発
性情報を書き込むとともに、さらに第１のゲートに高電
圧を印加することにより、第２のゲートに書き込まれた
揮発性情報を第１及び第２の半導体領域のインピーダン
スに対応して、電荷蓄積機椹に不揮発性情籾を書き込む
ことができる。
体領域上に設けたｔ荷蓄ｌ！機構と、電荷蓄積機構に電
気的に結合して設けられた第１のゲートと、第１の半導
体領域に電気的に接続された第２の半導体領域と、前記
第２の半導体領域の表面を制御する第２のゲートと、第
２のゲートに接続して設けられたスイッチング素子を用
いた随時電位設定手段とから成る半導体不揮発性メモリ
であり、随時電位設定・手段により第２のゲートに揮発
性情報を書き込むとともに、さらに第１のゲートに高電
圧を印加することにより、第２のゲートに書き込まれた
揮発性情報を第１及び第２の半導体領域のインピーダン
スに対応して、電荷蓄積機椹に不揮発性情籾を書き込む
ことができる。
以下に、この発明の不揮発性メモリと不揮発性メモリへ
の害き込み方法を不揮発性メモリを構成するメモリセル
の実施例の図面に基づいて説明する。第１図は、本発明
の第１の実施例の半導体不揮発性メモリセルの断面図で
ある．ｌ００は半導体基板、１０１は第１導電型（例え
ばＰ型）の半導体領域（第ｌの半導体領域），１０４は
多結晶シリコン等で作られた浮遊ゲート又は窒化シリコ
ン等で横成される電荷蓄積機構である．この電荷蓄積機
横は、第１図の場合には、電子がトンネル可能な程度に
薄い絶縁膜１０３を介して、第１の半導体領域１０１の
表面に設けられている．この電荷蓄積機構１０４に絶縁
１１＊１０５を介して第１のゲート１０６が設けられて
いる．第１の半導体頌域１０１は、逆導電型の領域！２
３を介して第１導電型の第２の半導体頗域１２１と電気
的に接続されている。第３Ｍ城はこの第１の実施例では
、逆導電型の半導体？ｉｌ′ｉ城１２２で構成され、第
２の半導体領域１２１と接している。第２の半導体領域
の表面に絶縁１１！９１２５を介して第２のゲート１２
６が設けられている。第２のゲート１２Ｇは、第２の半
導体領域１２１０表面の逆導電型のチャネルを制御する
。随時電位設定手段として、ドレイン頭域１３２，ソー
ス領域１３３，チャネル形成頭域１３１，ゲー目３６，
ゲート絶縁膜１３５から構成される電界効果トランジス
タが用いられる。この随時電位設定手段のソース／ドレ
イン１３３は、第・２のゲー日２６と接続されており、
ゲート１３６に正電位ＶＣ （Ｎチャネルの場合）を与
えると共に、領域１３２にＯｖから任意の正電位ＶＳを
与えれば、ＶＧ − ＶＴＩＩ＞ Ｖｓの時（ＶＴＲは
、チャネル形成領域１３１の閾値電圧），第２のゲート
１２６はＶｓに設定され、ゲート１３６の電位をＯＶと
した後も領域１３３と１３１との間の接合リーク電流に
より放電させる時間内で、第２のゲート１２６の電位は
Ｖ３近傍に設定される．又、領域１３２の電圧を最初か
らＯｖに設定した場合は長期間第２のゲートはＯｖに設
定される．従って、Ｖｓが第２のゲー目２６のゲート闇
値電圧以上の場合には、半導体領域１２１の表面のチャ
ネルは低インピーダンス状態となり、領域１２２の電位
を固定すると、領域１２３の電位が固定される。Ｖ３が
第２のゲート１２６のゲート閾＋ａ電圧以下の場合には
、半導体領域１０１の表面チャネルは高インピーダンス
状態となり、領域１２３の電位は固定されない。即ち、
第１図のメモリセルにおいて、随時電位設定手段により
、第２のゲーＨ２６に揮発情報が書き込まれると、その
情報に応じて領域１２３のインピーダンスが変化する．
即ち、揮発情報がインピーダンスの変化として書き込ま
れる．この状態で、ゲー目０６に高電圧を印加すると、
半導体領域１２１表面のチャネルが低インピーダンスの
場合には、半導体領域１０１から電子が薄い絶縁膜１０
３を介して電荷蓄積機横１０４へと注入される．この時
、低インピーダンスの状態は、電荷蓄積機構１０４への
注人にかかわらず、同じ状態を維持するから注入される
電子は、領域１２２よりプログラム時間の間供給される
．逆に、半導体領域１２１の表面のチャネルが高インピ
ーダンスの場合には、碩域１２３の電位は固定されてい
ないために、半導体領域１０１は空乏化して、絶縁膜１
０３に大きな電界が印加されず、従って、電荷蓄禎機横
１０４へ電子があまり注入されない。それ故、ゲー｝
１０ ６への印加電圧を大きくすれば、板書き込みの゛
′１゛′と１″０゛′の差以上のレベルで不揮発書き込
みができる。即ち、随時電位設定手段により、第２ゲー
ト１２６に仮書き込みされた揮発情報を電荷蓄積機構１
０４へ不揮発情報として揮発情報以上の論理振幅で書き
込むことができる．この不揮発性情報を読み出すには、
一定電圧をゲート１０６へ印加した状態で半導体領域１
０１の可能充電電荷量をモニタすることによって行うこ
とができる．即ち、電倚蓄積機横１０４に電子があまり
注入されていない場合には、多くの電子を半導体領域１
０１に充電でき、逆に、電荷蓄積機構１０４に多数の電
子が注入されている場合は、少数の電子しか半導体領域
１０１に充電できない．この充電蟹は、第２ゲート１２
６を有する電界効果トランジスタを介して領域１２２よ
り検出ずるごとができる。本発明の場合、不揮発性書き
込みに、半導体領域１０１のインピーダンスの差を利用
しているために、不揮発性情作の論理差を電源電圧以上
することも可能である。
の害き込み方法を不揮発性メモリを構成するメモリセル
の実施例の図面に基づいて説明する。第１図は、本発明
の第１の実施例の半導体不揮発性メモリセルの断面図で
ある．ｌ００は半導体基板、１０１は第１導電型（例え
ばＰ型）の半導体領域（第ｌの半導体領域），１０４は
多結晶シリコン等で作られた浮遊ゲート又は窒化シリコ
ン等で横成される電荷蓄積機構である．この電荷蓄積機
横は、第１図の場合には、電子がトンネル可能な程度に
薄い絶縁膜１０３を介して、第１の半導体領域１０１の
表面に設けられている．この電荷蓄積機構１０４に絶縁
１１＊１０５を介して第１のゲート１０６が設けられて
いる．第１の半導体頌域１０１は、逆導電型の領域！２
３を介して第１導電型の第２の半導体頗域１２１と電気
的に接続されている。第３Ｍ城はこの第１の実施例では
、逆導電型の半導体？ｉｌ′ｉ城１２２で構成され、第
２の半導体領域１２１と接している。第２の半導体領域
の表面に絶縁１１！９１２５を介して第２のゲート１２
６が設けられている。第２のゲート１２Ｇは、第２の半
導体領域１２１０表面の逆導電型のチャネルを制御する
。随時電位設定手段として、ドレイン頭域１３２，ソー
ス領域１３３，チャネル形成頭域１３１，ゲー目３６，
ゲート絶縁膜１３５から構成される電界効果トランジス
タが用いられる。この随時電位設定手段のソース／ドレ
イン１３３は、第・２のゲー日２６と接続されており、
ゲート１３６に正電位ＶＣ （Ｎチャネルの場合）を与
えると共に、領域１３２にＯｖから任意の正電位ＶＳを
与えれば、ＶＧ − ＶＴＩＩ＞ Ｖｓの時（ＶＴＲは
、チャネル形成領域１３１の閾値電圧），第２のゲート
１２６はＶｓに設定され、ゲート１３６の電位をＯＶと
した後も領域１３３と１３１との間の接合リーク電流に
より放電させる時間内で、第２のゲート１２６の電位は
Ｖ３近傍に設定される．又、領域１３２の電圧を最初か
らＯｖに設定した場合は長期間第２のゲートはＯｖに設
定される．従って、Ｖｓが第２のゲー目２６のゲート闇
値電圧以上の場合には、半導体領域１２１の表面のチャ
ネルは低インピーダンス状態となり、領域１２２の電位
を固定すると、領域１２３の電位が固定される。Ｖ３が
第２のゲート１２６のゲート閾＋ａ電圧以下の場合には
、半導体領域１０１の表面チャネルは高インピーダンス
状態となり、領域１２３の電位は固定されない。即ち、
第１図のメモリセルにおいて、随時電位設定手段により
、第２のゲーＨ２６に揮発情報が書き込まれると、その
情報に応じて領域１２３のインピーダンスが変化する．
即ち、揮発情報がインピーダンスの変化として書き込ま
れる．この状態で、ゲー目０６に高電圧を印加すると、
半導体領域１２１表面のチャネルが低インピーダンスの
場合には、半導体領域１０１から電子が薄い絶縁膜１０
３を介して電荷蓄積機横１０４へと注入される．この時
、低インピーダンスの状態は、電荷蓄積機構１０４への
注人にかかわらず、同じ状態を維持するから注入される
電子は、領域１２２よりプログラム時間の間供給される
．逆に、半導体領域１２１の表面のチャネルが高インピ
ーダンスの場合には、碩域１２３の電位は固定されてい
ないために、半導体領域１０１は空乏化して、絶縁膜１
０３に大きな電界が印加されず、従って、電荷蓄禎機横
１０４へ電子があまり注入されない。それ故、ゲー｝
１０ ６への印加電圧を大きくすれば、板書き込みの゛
′１゛′と１″０゛′の差以上のレベルで不揮発書き込
みができる。即ち、随時電位設定手段により、第２ゲー
ト１２６に仮書き込みされた揮発情報を電荷蓄積機構１
０４へ不揮発情報として揮発情報以上の論理振幅で書き
込むことができる．この不揮発性情報を読み出すには、
一定電圧をゲート１０６へ印加した状態で半導体領域１
０１の可能充電電荷量をモニタすることによって行うこ
とができる．即ち、電倚蓄積機横１０４に電子があまり
注入されていない場合には、多くの電子を半導体領域１
０１に充電でき、逆に、電荷蓄積機構１０４に多数の電
子が注入されている場合は、少数の電子しか半導体領域
１０１に充電できない．この充電蟹は、第２ゲート１２
６を有する電界効果トランジスタを介して領域１２２よ
り検出ずるごとができる。本発明の場合、不揮発性書き
込みに、半導体領域１０１のインピーダンスの差を利用
しているために、不揮発性情作の論理差を電源電圧以上
することも可能である。
第２図は、本発明の第２の実施例の半導体不揮発性メモ
リセルの断面図である。第２図のメモリセルは、第１図
のメモリセルと書き込み方法は同しであるが、読み出し
をスタティックにできるようにしたものである．ただし
、領域１２３を介さずに、第１の半導体領域と第２の半
導体領域を直接電気的に接続し、さらに、ゲート１２６
に関して領域１２２と反対側に領域１２４を設けた．第
２図においても、ゲート電Ｊｉｌ３６とドレイン１３２
とに電圧を印加することにより、ゲートｌ２６に０■あ
るいは、正電位Ｖｓの情報を揮発情報として板書き込み
することができる。正電位Ｖｓを第２の半導体領域１２
１ａの闇値電圧以上に設定すれば、領域１２２の電位を
固定した時、第２の半導体領域１２１ａの表面チャネル
は、ゲートｌ２６の板書き込みされた情往により低イン
ピーダンスと高インピーダンスの状態のどちらかに設定
される。即ち、ゲート１２６に正電位Ｖｓが板書き込み
されている場合には、第２の半導体頭城１２１ａの表面
チャネルは低インピーダンス状態となり、ゲート１２６
に０■が板書き込みされている場合には、第２の半導体
領域１２１ａの表面チャネルは高インピーダンス状態と
なる．従って、ゲート１３６及びドレイン１３２から成
る随時電位設定手段により、第２のゲート１２６に揮発
情報が書き込まれると共に、領域１２１ａにも表面チャ
ネルのインピーダンスの大きさとして揮発情報が書き込
まれる。この状態で、ゲーＨＯ６に高電圧を印加すると
、領域１２１ａの表面チャネルが低インピーダンスの場
合には、第１の領域１０１も低インピーダンスとなるか
ら、領域１２２の中の電子が第２の半導体領域１２１ａ
の表面チャネルと第１の半導体領域１０１０表面チャネ
ルとを通り、さらに、薄い絶縁膜１０３を通過して電荷
蓄積機構１０４へと注入される．注入される電子は、領
域１２２から書き込み時間の間供給される．何故なら、
領域１２１ａの表面チャネルの低インピーダンスの状態
は、電荷蓄積機構１０４への注入にかかわらず同じ状態
と維持することができるからである．逆に、第２の半導
体領域１２１ａが高インピーダンスである場合は、ゲー
目０６に高電圧を印加した状態にしても、第１の半導体
１０１が高インピーダンスであるために、領域１２２か
ら電荷蓄積機構１０４へ電子を供給することはできない
．本発明では、以後、半導体領域の表面にチャネルが形
成されて、半導体領域が低インピーダンスあるいは、高
インピーダンスとなることを「半導体領域が低（高）イ
ンピーダンスになる」と記載する． 第１の半導体領域１０１から電荷蓄積機横１０４への電
子注入方法は、上述のようなトンネル注入だけでなく、
チャネル注入でも可能であることは言うまでもない．即
ち、第２図において、領域１２４を第１の半導体頭域１
０１と接続した（領＠１２１．ｂを除いた構造）構成の
実施例において、領域１２４に高電圧を印加すれば、第
１の半導体頚域ｌＯｌ及び第２の半導体領域１２１ａが
低インピーダンスの場合には、チャネルホットエレクト
ロンが第１の半導体領域１０１の表面に発生して、その
一部が電＠蓄積機構１０４に注入される．また、第２の
半導体頷［１２１ａが高インピーダンスの場合には、チ
ャネルホットエレクトロンが半導体頚域１０１の表面で
発生しないので、電荷蓄積機横１０４へ電子が注入され
ない．従って、チャネル注入によっても，第２の半導体
領域１２１ａに書き込まれた揮発情報を電荷蓄積機構に
注入することによって、不揮発性情報にプログラムする
ことができる。第２図の実施例において、不暉発性にプ
ログラムされた情報は、Ｍ域１２２と領域１２４との間
の次に述べるインピーダンスの変化により検出すること
ができる．即ち、ゲート１０６及びゲート１２６に正電
圧を印加した状態にすると、第２の半導体領域１２１ａ
及び１２ｌｂは低インピーダンスとなるから、第１の半
導体領域ｌＯ１は、電荷蓄積機構１０４の中の電子量に
よりインピーダンスの大きさが変化することが理解され
る．電子が多数入っている場合には、第１の半導体領域
１０１は高インピーダンスになるために、領域１２２と
領域１２４との間の基板表面は、高インピーダンスにな
る。逆に、ＴＬ荷蓄積機構１０４に電子があまり入って
いない場合には、第１の半導体領域１０１は低インピー
ダンスになるために、領域１２２と領域１２４との間の
インピーダンスは低くなる。
リセルの断面図である。第２図のメモリセルは、第１図
のメモリセルと書き込み方法は同しであるが、読み出し
をスタティックにできるようにしたものである．ただし
、領域１２３を介さずに、第１の半導体領域と第２の半
導体領域を直接電気的に接続し、さらに、ゲート１２６
に関して領域１２２と反対側に領域１２４を設けた．第
２図においても、ゲート電Ｊｉｌ３６とドレイン１３２
とに電圧を印加することにより、ゲートｌ２６に０■あ
るいは、正電位Ｖｓの情報を揮発情報として板書き込み
することができる。正電位Ｖｓを第２の半導体領域１２
１ａの闇値電圧以上に設定すれば、領域１２２の電位を
固定した時、第２の半導体領域１２１ａの表面チャネル
は、ゲートｌ２６の板書き込みされた情往により低イン
ピーダンスと高インピーダンスの状態のどちらかに設定
される。即ち、ゲート１２６に正電位Ｖｓが板書き込み
されている場合には、第２の半導体頭城１２１ａの表面
チャネルは低インピーダンス状態となり、ゲート１２６
に０■が板書き込みされている場合には、第２の半導体
領域１２１ａの表面チャネルは高インピーダンス状態と
なる．従って、ゲート１３６及びドレイン１３２から成
る随時電位設定手段により、第２のゲート１２６に揮発
情報が書き込まれると共に、領域１２１ａにも表面チャ
ネルのインピーダンスの大きさとして揮発情報が書き込
まれる。この状態で、ゲーＨＯ６に高電圧を印加すると
、領域１２１ａの表面チャネルが低インピーダンスの場
合には、第１の領域１０１も低インピーダンスとなるか
ら、領域１２２の中の電子が第２の半導体領域１２１ａ
の表面チャネルと第１の半導体領域１０１０表面チャネ
ルとを通り、さらに、薄い絶縁膜１０３を通過して電荷
蓄積機構１０４へと注入される．注入される電子は、領
域１２２から書き込み時間の間供給される．何故なら、
領域１２１ａの表面チャネルの低インピーダンスの状態
は、電荷蓄積機構１０４への注入にかかわらず同じ状態
と維持することができるからである．逆に、第２の半導
体領域１２１ａが高インピーダンスである場合は、ゲー
目０６に高電圧を印加した状態にしても、第１の半導体
１０１が高インピーダンスであるために、領域１２２か
ら電荷蓄積機構１０４へ電子を供給することはできない
．本発明では、以後、半導体領域の表面にチャネルが形
成されて、半導体領域が低インピーダンスあるいは、高
インピーダンスとなることを「半導体領域が低（高）イ
ンピーダンスになる」と記載する． 第１の半導体領域１０１から電荷蓄積機横１０４への電
子注入方法は、上述のようなトンネル注入だけでなく、
チャネル注入でも可能であることは言うまでもない．即
ち、第２図において、領域１２４を第１の半導体頭域１
０１と接続した（領＠１２１．ｂを除いた構造）構成の
実施例において、領域１２４に高電圧を印加すれば、第
１の半導体頚域ｌＯｌ及び第２の半導体領域１２１ａが
低インピーダンスの場合には、チャネルホットエレクト
ロンが第１の半導体領域１０１の表面に発生して、その
一部が電＠蓄積機構１０４に注入される．また、第２の
半導体頷［１２１ａが高インピーダンスの場合には、チ
ャネルホットエレクトロンが半導体頚域１０１の表面で
発生しないので、電荷蓄積機横１０４へ電子が注入され
ない．従って、チャネル注入によっても，第２の半導体
領域１２１ａに書き込まれた揮発情報を電荷蓄積機構に
注入することによって、不揮発性情報にプログラムする
ことができる。第２図の実施例において、不暉発性にプ
ログラムされた情報は、Ｍ域１２２と領域１２４との間
の次に述べるインピーダンスの変化により検出すること
ができる．即ち、ゲート１０６及びゲート１２６に正電
圧を印加した状態にすると、第２の半導体領域１２１ａ
及び１２ｌｂは低インピーダンスとなるから、第１の半
導体領域ｌＯ１は、電荷蓄積機構１０４の中の電子量に
よりインピーダンスの大きさが変化することが理解され
る．電子が多数入っている場合には、第１の半導体領域
１０１は高インピーダンスになるために、領域１２２と
領域１２４との間の基板表面は、高インピーダンスにな
る。逆に、ＴＬ荷蓄積機構１０４に電子があまり入って
いない場合には、第１の半導体領域１０１は低インピー
ダンスになるために、領域１２２と領域１２４との間の
インピーダンスは低くなる。
第３図は、本発明の第３実施例の半導体不揮発性メモリ
の断面図である。
の断面図である。
第３図においで、随時電位設定手段として動作する揮発
情報入力トランジスタ１３０Ｔが基板１００上に設けら
れたｗＡ８！膜の上に形成されており、具体的にはこの
揮発情報入力トランジスタは、第４図のような断面図で
構成されている．多結晶ないし単結晶シリコン膜を用い
て、ソース・ドレイン領域１２６Ｇ及び１２６Ｊを形成
する．ゲート１２７に印加する電位によって領域１２６
ｉのコンダクタンスを制御して１２６Ｊの電位を転送し
て１２６Ｇの電位とすることができる．第３図のメモリ
セルも、第１図と同様に動作することができる．又、後
で説明される第６図で、ダイオードＤｐ，Ｄｎを第３図
の揮発情？■入カトランジスタ１０３’ｒと入れ換えた
メモリも、第２図と同様に動作することができる。
情報入力トランジスタ１３０Ｔが基板１００上に設けら
れたｗＡ８！膜の上に形成されており、具体的にはこの
揮発情報入力トランジスタは、第４図のような断面図で
構成されている．多結晶ないし単結晶シリコン膜を用い
て、ソース・ドレイン領域１２６Ｇ及び１２６Ｊを形成
する．ゲート１２７に印加する電位によって領域１２６
ｉのコンダクタンスを制御して１２６Ｊの電位を転送し
て１２６Ｇの電位とすることができる．第３図のメモリ
セルも、第１図と同様に動作することができる．又、後
で説明される第６図で、ダイオードＤｐ，Ｄｎを第３図
の揮発情？■入カトランジスタ１０３’ｒと入れ換えた
メモリも、第２図と同様に動作することができる。
第５図及び第６図は、それぞれ随時電位設定手段として
動作するダイオードを設けた本発明の第４及び第５実施
例の半導体不揮発性メモリを構成するメモリセルの断面
図である．第２のゲート１２６にダイオードＤｎ．Ｄρ
が接続されている。
動作するダイオードを設けた本発明の第４及び第５実施
例の半導体不揮発性メモリを構成するメモリセルの断面
図である．第２のゲート１２６にダイオードＤｎ．Ｄρ
が接続されている。
ダイオードＤｎ，Ｄρの整流作用により、第２のゲー目
２６の電位を０■から（電源電圧−ダイオードの順方向
電圧），まで揮発性に設定できる。
２６の電位を０■から（電源電圧−ダイオードの順方向
電圧），まで揮発性に設定できる。
この設定された渾発情報は、第１図あるいは第２図のメ
モリと同じ方法で電荷蓄積機横１０４に不揮発性情報と
して書き込み、・更に、その情報を半導体領域１０１の
インピーダンスに検出により、読み出すことができる。
モリと同じ方法で電荷蓄積機横１０４に不揮発性情報と
して書き込み、・更に、その情報を半導体領域１０１の
インピーダンスに検出により、読み出すことができる。
第７図は、電位設定手段として動作する第５図あるいは
第６図に示したダイオード領域Ｄ ｎ ＋ Ｄ Ｐの周
辺部分のみを示した具体的な構造の断面図である。基板
１００上に．設けられた多結晶シリコン薄膜でＰＮ接合
を形成してダイオードとする．即ち、Ｎ゛型多結晶薄膜
１２６ｃとＮ型又はＰ型多結晶薄膜１２６ｂとＰ゛型多
結晶ＦＪ膜１２６ｄとによりダイオードＤｎを形成し、
Ｎ１型多結晶薄膜１２６ＧとＮ型又はＰ型多結晶薄膜１
２６ｂとＰ型多結晶薄膜１２６ａとによりダイオードＤ
ｐを形成する。前述した第３〜７図の実施例において、
情輯入カトランジスタとダイオートは多結晶又は単結晶
シリコン薄膜とから構成され、これらの多結晶又は単結
晶シリコン薄膜は、第２のゲートを構成する多結晶又は
単結晶シリコン薄膜と連続又は共通して作ることができ
る。これにより両者を接続するための配線が省略され、
１修位セルの面積が小さく設計できる。
第６図に示したダイオード領域Ｄ ｎ ＋ Ｄ Ｐの周
辺部分のみを示した具体的な構造の断面図である。基板
１００上に．設けられた多結晶シリコン薄膜でＰＮ接合
を形成してダイオードとする．即ち、Ｎ゛型多結晶薄膜
１２６ｃとＮ型又はＰ型多結晶薄膜１２６ｂとＰ゛型多
結晶ＦＪ膜１２６ｄとによりダイオードＤｎを形成し、
Ｎ１型多結晶薄膜１２６ＧとＮ型又はＰ型多結晶薄膜１
２６ｂとＰ型多結晶薄膜１２６ａとによりダイオードＤ
ｐを形成する。前述した第３〜７図の実施例において、
情輯入カトランジスタとダイオートは多結晶又は単結晶
シリコン薄膜とから構成され、これらの多結晶又は単結
晶シリコン薄膜は、第２のゲートを構成する多結晶又は
単結晶シリコン薄膜と連続又は共通して作ることができ
る。これにより両者を接続するための配線が省略され、
１修位セルの面積が小さく設計できる。
上述した本発明の実施例は、第１の半導体領域をチャネ
ル領域とした場合であったが、チャネル領域に限定する
必要はない．このことについて第８図で説明する。第８
図は、第ｌの半導体領域としてＮ゛型不純物領域を用い
た場合の、本発明の半導体不揮発性メモリを構成するメ
モリセルの実施例の断面図である。Ｐ型シリコン基板１
００の表面部分にＮ０型の第１の半導体領域１０１Ａを
設け、その上に一部薄いトンネル絶縁膜１０３を含む絶
縁膜を介して電荷蓄積機構１０４が設けられていると共
に、さらに、その上に絶縁膜１０５を介して第１のゲー
ト１０６が設けられている．電荷蓄積機構１０４はＮ１
型不純物層１２４Ｂと第１の半導体領域１０１Ａとの間
の半導体基板１００の表面部分のチャネルのコンダクタ
ンスを制御する機能を有する。さらに、第１の半導体領
域１０１ＡとＮ゛型不純物領域１２２は第２の半導体領
域１２１と電気的に接続している９更に第２の半導体領
域１２１は第３の領域１２２と電気的に接続している。
ル領域とした場合であったが、チャネル領域に限定する
必要はない．このことについて第８図で説明する。第８
図は、第ｌの半導体領域としてＮ゛型不純物領域を用い
た場合の、本発明の半導体不揮発性メモリを構成するメ
モリセルの実施例の断面図である。Ｐ型シリコン基板１
００の表面部分にＮ０型の第１の半導体領域１０１Ａを
設け、その上に一部薄いトンネル絶縁膜１０３を含む絶
縁膜を介して電荷蓄積機構１０４が設けられていると共
に、さらに、その上に絶縁膜１０５を介して第１のゲー
ト１０６が設けられている．電荷蓄積機構１０４はＮ１
型不純物層１２４Ｂと第１の半導体領域１０１Ａとの間
の半導体基板１００の表面部分のチャネルのコンダクタ
ンスを制御する機能を有する。さらに、第１の半導体領
域１０１ＡとＮ゛型不純物領域１２２は第２の半導体領
域１２１と電気的に接続している９更に第２の半導体領
域１２１は第３の領域１２２と電気的に接続している。
第２の半導体領域１２１の上には、ゲート．Ｍ化膜１２
５を介して第２のゲート１２６が設けれており、さらに
、第２のゲートには、随時電位設定手段として動作する
ソース領域１３３ドレイン領域１３２．チャネル領域ｌ
３１，ゲート電極１３６．ゲート絶縁膜１３５とから成
るトランジスタが接続されている。第８図におい′ζも
、今までの第１〜７図の実施例と同様に動作することが
できる。即ち、随時電位設定手段によって、第２のゲ−
［２６に、第２の半導体領域１２１のコンダクタンスが
高くなるような電位が設定される場合には、第ｌの半導
体領域１０１Ａの電位は、Ｎ型不純物領域１２２の電位
に固定される。従って、例えば領域１２２の電位を０■
にすれば、第１の半導体領域１０１Ａの電位もＯｖにな
るから、もし第１のゲート１０６に正の高電位が印加さ
れていれば、薄いトンネル絶縁膜１０３にトンネル電流
が流れ゛ζ、電荷蓄積機構１０４に電子が第１の半導体
領域１０１Ａより注入される。また、随時電位設定手段
によって、第２のゲー１１２６に、第２の半導体領域１
２１のコンダクタンスが低くなるような電位が設定され
ている場合には、第１の半導体領域１０１Ａの電位はフ
ローティングになってしまうために、第１のゲート１０
６に高電圧が印加されていても、電荷は半導体領域１０
１屓こ注入されない．従って、随時電位設定手段によっ
て、第２ゲート１２６に揮発情報をプログラムしておけ
ば（書き込んでおけば）その揮発情轢を−・括し２て不
揮発情報として、［荷蓄積機構にプログラムすることが
できる． また、プログラムされた不揮発情報の読み出しは、一定
電圧を第１ゲート１０６に印加した状態で、Ｎ゛型不純
物１２４Ｂと第１の半導体領域１０１Ａとの間のチャネ
ルコンダクタンスの値を検出することにより行うことが
できる。
５を介して第２のゲート１２６が設けれており、さらに
、第２のゲートには、随時電位設定手段として動作する
ソース領域１３３ドレイン領域１３２．チャネル領域ｌ
３１，ゲート電極１３６．ゲート絶縁膜１３５とから成
るトランジスタが接続されている。第８図におい′ζも
、今までの第１〜７図の実施例と同様に動作することが
できる。即ち、随時電位設定手段によって、第２のゲ−
［２６に、第２の半導体領域１２１のコンダクタンスが
高くなるような電位が設定される場合には、第ｌの半導
体領域１０１Ａの電位は、Ｎ型不純物領域１２２の電位
に固定される。従って、例えば領域１２２の電位を０■
にすれば、第１の半導体領域１０１Ａの電位もＯｖにな
るから、もし第１のゲート１０６に正の高電位が印加さ
れていれば、薄いトンネル絶縁膜１０３にトンネル電流
が流れ゛ζ、電荷蓄積機構１０４に電子が第１の半導体
領域１０１Ａより注入される。また、随時電位設定手段
によって、第２のゲー１１２６に、第２の半導体領域１
２１のコンダクタンスが低くなるような電位が設定され
ている場合には、第１の半導体領域１０１Ａの電位はフ
ローティングになってしまうために、第１のゲート１０
６に高電圧が印加されていても、電荷は半導体領域１０
１屓こ注入されない．従って、随時電位設定手段によっ
て、第２ゲート１２６に揮発情報をプログラムしておけ
ば（書き込んでおけば）その揮発情轢を−・括し２て不
揮発情報として、［荷蓄積機構にプログラムすることが
できる． また、プログラムされた不揮発情報の読み出しは、一定
電圧を第１ゲート１０６に印加した状態で、Ｎ゛型不純
物１２４Ｂと第１の半導体領域１０１Ａとの間のチャネ
ルコンダクタンスの値を検出することにより行うことが
できる。
また、不揮発情報を消去する方法は、紫外線だけでなく
、電気的にも行うことができる。即ち、Ｎ型不純物領域
１２２及び第２ゲー！−１２６に高電圧を印加して、第
１のゲートにＯＶ印加ずれば、第１の半導体領域１０１
Ａ上のトンネル絶縁膜１０３に高電界が加わり、電荷蓄
積機構１０４の中の電子が第１の半導体領域１０１Ａへ
と抜き取られて、不揮発性情報が消去される．また、第
８図において、Ｎ゜型不純物領域１２４Ａを設けてある
が、領域１２４八と、領域１２４Ａと領域１２４Ｂとの
間に設けられている第２ゲート１２６とを省略した構造
とすれば、さらに、メモリセルの面積を小さくできる。
、電気的にも行うことができる。即ち、Ｎ型不純物領域
１２２及び第２ゲー！−１２６に高電圧を印加して、第
１のゲートにＯＶ印加ずれば、第１の半導体領域１０１
Ａ上のトンネル絶縁膜１０３に高電界が加わり、電荷蓄
積機構１０４の中の電子が第１の半導体領域１０１Ａへ
と抜き取られて、不揮発性情報が消去される．また、第
８図において、Ｎ゜型不純物領域１２４Ａを設けてある
が、領域１２４八と、領域１２４Ａと領域１２４Ｂとの
間に設けられている第２ゲート１２６とを省略した構造
とすれば、さらに、メモリセルの面積を小さくできる。
以上説明した実施例において、第１及び第２の半導体領
域は、半導体基板の表面部分をそのまま用いてもよいし
、基板内に設けられた逆導電型の半導体領域でもよいし
、また、絶縁孜上に設けられた半導体薄膜でもよいこと
は言うまでもない．電荷蓄積機構への電荷の注入は、上
述の実施例では第１の半導体領域の表面からであったが
、第１のゲートからも注大ずることができる。また、電
荷蓄積機構の電荷を第１のゲート又は第１の半導体領域
へ抜き取ることもできる。
域は、半導体基板の表面部分をそのまま用いてもよいし
、基板内に設けられた逆導電型の半導体領域でもよいし
、また、絶縁孜上に設けられた半導体薄膜でもよいこと
は言うまでもない．電荷蓄積機構への電荷の注入は、上
述の実施例では第１の半導体領域の表面からであったが
、第１のゲートからも注大ずることができる。また、電
荷蓄積機構の電荷を第１のゲート又は第１の半導体領域
へ抜き取ることもできる。
また、メモリセルをマトリソクス状のアレイにする場合
は、従来のメモリと同様に随時電位設定手段であるトラ
ンジスタのゲートをワード線、ドレインをビノト線と配
線することにより、揮発情ｆ侵を選択的に書き込むこと
ができる。不揮発情報の読み出しにおいては、第１ゲー
１・をワード線、第３の領域をビット線に配線すること
により行うことができる。アレイ構成法によっては、随
時電位設定手段のトランジスタのドレインと第３の領域
とは共通にすることができる。
は、従来のメモリと同様に随時電位設定手段であるトラ
ンジスタのゲートをワード線、ドレインをビノト線と配
線することにより、揮発情ｆ侵を選択的に書き込むこと
ができる。不揮発情報の読み出しにおいては、第１ゲー
１・をワード線、第３の領域をビット線に配線すること
により行うことができる。アレイ構成法によっては、随
時電位設定手段のトランジスタのドレインと第３の領域
とは共通にすることができる。
この発明は、以上説明したようにダイオードあるいはト
ランジスタによる随時電位設定手段と、随時電位設定手
段により書き込まれた揮発性悄叩を電荷蓄積機構に不揮
発性情報として書き込む方法と、そのためのメモリとか
ら成っており、構成が簡単であるために高ビソト化が容
易であるから、揮発性情報を高速で書き込む上に、さら
に、その揮発性情報を一括して不揮発性情報にプログラ
ムできる構成となっているので、情報を短時間で不揮発
性情報としてプログラムできる。たま、揮発性情報をイ
ンピーダンスの変化として書き込んでいるために、不揮
発性書き込みレヘル差を揮発性書き込みレベル差以上に
することができるから、安定して不渾発性情報のプログ
ラム及び読み出しができる効果がある。
ランジスタによる随時電位設定手段と、随時電位設定手
段により書き込まれた揮発性悄叩を電荷蓄積機構に不揮
発性情報として書き込む方法と、そのためのメモリとか
ら成っており、構成が簡単であるために高ビソト化が容
易であるから、揮発性情報を高速で書き込む上に、さら
に、その揮発性情報を一括して不揮発性情報にプログラ
ムできる構成となっているので、情報を短時間で不揮発
性情報としてプログラムできる。たま、揮発性情報をイ
ンピーダンスの変化として書き込んでいるために、不揮
発性書き込みレヘル差を揮発性書き込みレベル差以上に
することができるから、安定して不渾発性情報のプログ
ラム及び読み出しができる効果がある。
第１図はこの発明にかかる第１実施例の半導体不揮発性
メモリセルの断面図であり、第２図，第３図及び第４図
はそれぞれ本発明の他の実施例の不揮発性メモリセルの
断面図、第５図，第６図及び第７図はそれぞれ揮発情報
設定手段としてダイオードを用いた場合の本発明の半導
体不揮発性メモリセルの断面図である．第８図は本発明
の他の実施例の不揮発性メモリセルの断面図である。 １０１八・・・第１の半導体領域 ・・・トンネル酸化膜 ・・・電荷蓄積機構 ・・・制御ゲート（第１のゲート） ・・・第２の半導体領域 ・・・第２のゲート 以 上 出 願 人 指定代理人 代 理 人 工業技術院長 セイコー電子工業株式会社 工業技術院電子技術総合研究所長 杉浦 賢
メモリセルの断面図であり、第２図，第３図及び第４図
はそれぞれ本発明の他の実施例の不揮発性メモリセルの
断面図、第５図，第６図及び第７図はそれぞれ揮発情報
設定手段としてダイオードを用いた場合の本発明の半導
体不揮発性メモリセルの断面図である．第８図は本発明
の他の実施例の不揮発性メモリセルの断面図である。 １０１八・・・第１の半導体領域 ・・・トンネル酸化膜 ・・・電荷蓄積機構 ・・・制御ゲート（第１のゲート） ・・・第２の半導体領域 ・・・第２のゲート 以 上 出 願 人 指定代理人 代 理 人 工業技術院長 セイコー電子工業株式会社 工業技術院電子技術総合研究所長 杉浦 賢
Claims (2)
- （１）第１の表面を有する第１の半導体領域と、前記第
１の半導体領域の第１の表面上に設けられた電荷蓄積機
構と、前記電荷蓄積機構に電気的に結合して設けられた
第１のゲートと、 前記第１の半導体領域の一端と電気的に接続された第２
の表面を有する第２の半導体領域と、前記第２の表面を
制御する第２のゲートと、 前記第２の半導体領域の他端と電気的に接続された第３
の領域と、 前記第２のゲートに接続して設けられた随時電位設定手
段とから成るメモリセルを集積した半導体不揮発性メモ
リ。 - （２）第１の表面を有する第１の半導体領域と、前記第
１の半導体領域の第１の表面上に設けられた電荷蓄積機
構と、前記電荷蓄積機構に電気的に結合して設けられた
第１のゲートと、 前記第１の半導体領域の一端と電気的に接続された第２
の表面を有する第２の半導体領域と、前記第２の表面を
制御する第２のゲートと、 前記第２の半導体領域の他端と電気的に接続された第３
の領域と、 前記第２のゲートに接続して設けられた随時電位設定手
段とから成るメモリセルを集積した半導体不揮発性メモ
リの書き込み方法であって、前記第１のゲートに電圧を
印加して不揮発性の書き込みを前記メモリセルに行うに
先立ち、前記第２のゲートに所定電位を前記随時電位設
定手段により揮発的に板書き込みをした後、不揮発性書
き込み指令によって書き込むべき全ての各々のメモリセ
ルの第１のゲートに一度に不揮発性書き込み電圧を印加
して、前記板書き込みした情報を前記各メモリセルの前
記電荷蓄積機構に不揮発的に書き込むことを特徴とする
半導体不揮発性メモリの書き込み方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5817389A JP2645585B2 (ja) | 1989-03-10 | 1989-03-10 | 半導体不揮発性メモリ及びその書き込み方法 |
| KR1019900003186A KR900015335A (ko) | 1989-03-10 | 1990-03-10 | 반도체 비휘발성 메모리 및 이것의 기록방법 |
| EP19900302588 EP0387101A3 (en) | 1989-03-10 | 1990-03-12 | Semi-conductor non-volatile memory and method of writing the same |
| US08/025,822 US5825064A (en) | 1919-03-10 | 1993-03-03 | Semiconductor volatile/nonvolatile memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5817389A JP2645585B2 (ja) | 1989-03-10 | 1989-03-10 | 半導体不揮発性メモリ及びその書き込み方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02237163A true JPH02237163A (ja) | 1990-09-19 |
| JP2645585B2 JP2645585B2 (ja) | 1997-08-25 |
Family
ID=13076611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5817389A Expired - Lifetime JP2645585B2 (ja) | 1919-03-10 | 1989-03-10 | 半導体不揮発性メモリ及びその書き込み方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5825064A (ja) |
| EP (1) | EP0387101A3 (ja) |
| JP (1) | JP2645585B2 (ja) |
| KR (1) | KR900015335A (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2504599B2 (ja) * | 1990-02-23 | 1996-06-05 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US5541870A (en) * | 1994-10-28 | 1996-07-30 | Symetrix Corporation | Ferroelectric memory and non-volatile memory cell for same |
| DE69528971D1 (de) * | 1995-06-30 | 2003-01-09 | St Microelectronics Srl | Herstellungsverfahren eines Schaltkreises, der nichtflüchtige Speicherzellen und Randtransistoren von mindestens zwei unterschiedlichen Typen enthält, und entsprechender IC |
| US7221586B2 (en) | 2002-07-08 | 2007-05-22 | Micron Technology, Inc. | Memory utilizing oxide nanolaminates |
| US6903969B2 (en) * | 2002-08-30 | 2005-06-07 | Micron Technology Inc. | One-device non-volatile random access memory cell |
| US6768156B1 (en) * | 2003-02-10 | 2004-07-27 | Micron Technology, Inc. | Non-volatile random access memory cells associated with thin film constructions |
| US6980471B1 (en) * | 2004-12-23 | 2005-12-27 | Sandisk Corporation | Substrate electron injection techniques for programming non-volatile charge storage memory cells |
| US20060237778A1 (en) * | 2005-04-22 | 2006-10-26 | Mu-Yi Liu | Non-volatile semiconductor memory cell and method of manufacturing the same |
| CN1862819B (zh) * | 2005-05-11 | 2011-03-02 | 旺宏电子股份有限公司 | 非挥发性半导体存储单元的制造方法 |
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Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2300391A1 (fr) * | 1976-02-06 | 1976-09-03 | Honeywell Inc | Memoire remanente a acces selectif |
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| US4924278A (en) * | 1987-06-19 | 1990-05-08 | Advanced Micro Devices, Inc. | EEPROM using a merged source and control gate |
-
1989
- 1989-03-10 JP JP5817389A patent/JP2645585B2/ja not_active Expired - Lifetime
-
1990
- 1990-03-10 KR KR1019900003186A patent/KR900015335A/ko not_active Abandoned
- 1990-03-12 EP EP19900302588 patent/EP0387101A3/en not_active Withdrawn
-
1993
- 1993-03-03 US US08/025,822 patent/US5825064A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5984398A (ja) * | 1982-11-08 | 1984-05-16 | Hitachi Ltd | Ｅｅｐｒｏｍ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2645585B2 (ja) | 1997-08-25 |
| US5825064A (en) | 1998-10-20 |
| EP0387101A3 (en) | 1992-07-22 |
| KR900015335A (ko) | 1990-10-26 |
| EP0387101A2 (en) | 1990-09-12 |
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