JPH0799622B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0799622B2 JPH0799622B2 JP2851188A JP2851188A JPH0799622B2 JP H0799622 B2 JPH0799622 B2 JP H0799622B2 JP 2851188 A JP2851188 A JP 2851188A JP 2851188 A JP2851188 A JP 2851188A JP H0799622 B2 JPH0799622 B2 JP H0799622B2
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- JP
- Japan
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- mos transistor
- gate
- semiconductor memory
- floating gate
- memory device
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- Semiconductor Memories (AREA)
- Dram (AREA)
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、揮発性半導体記憶装置と不揮発性半導体記憶
装置とを組合せた半導体記憶装置に関するものである。
装置とを組合せた半導体記憶装置に関するものである。
（従来の技術） 一般に、電源をオフにしても記憶内容が保持されている
記憶装置（以下「メモリ」という）は、不揮発性メモリ
と呼ばれ、電源をオフにすると記憶内容が消失するメモ
リは揮発性メモリと呼ばれる。これらのメモリは半導体
によって構成することができ、電気的にデータの書き換
え可能なものの中には、不揮発性メモリであるEEPROM
や、揮発性メモリであるRAMがある。
記憶装置（以下「メモリ」という）は、不揮発性メモリ
と呼ばれ、電源をオフにすると記憶内容が消失するメモ
リは揮発性メモリと呼ばれる。これらのメモリは半導体
によって構成することができ、電気的にデータの書き換
え可能なものの中には、不揮発性メモリであるEEPROM
や、揮発性メモリであるRAMがある。
（発明が解決しようとする課題） EEPROMは、電源をオフにしても、記憶されたデータを長
期間保持できるが、データの書き換え回数に制限があ
り、また一回の書き換えに数msecの時間を必要とし、常
時データを書き換える用途には適していない。
期間保持できるが、データの書き換え回数に制限があ
り、また一回の書き換えに数msecの時間を必要とし、常
時データを書き換える用途には適していない。
他方、RAMは、データの書き換えに要する時間は、100n
sec程度と短かく、書き換え回数に制限はないが、電源
がオフにされると、記憶されたデータが消失される。
sec程度と短かく、書き換え回数に制限はないが、電源
がオフにされると、記憶されたデータが消失される。
（課題を解決するための手段） 本発明においては、前記の問題を解決するため、揮発性
半導体メモリと不揮発性半導体メモリとを組合せ、不揮
発性半導体メモリは記憶内容の保持の必要性に応じて動
作を切換えられるようにし、揮発性半導体メモリの記憶
データを不揮発性半導体メモリに転送するための転送手
段を設けた。
半導体メモリと不揮発性半導体メモリとを組合せ、不揮
発性半導体メモリは記憶内容の保持の必要性に応じて動
作を切換えられるようにし、揮発性半導体メモリの記憶
データを不揮発性半導体メモリに転送するための転送手
段を設けた。
（作用） データを長期間保存する必要のない場合は、揮発性半導
体メモリとして動作し、100nsec程度でデータの書き換
えができる。一方、データを長期間保存する必要のある
ときは、不揮発性半導体メモリとして動作するようにモ
ードを切換え、揮発性半導体メモリに記憶されているデ
ータを不揮発性半導体メモリに転送するための電圧を印
加することにより、データ量に無関係で数msecの期間に
データを転送し、長期間データを保存できる。
体メモリとして動作し、100nsec程度でデータの書き換
えができる。一方、データを長期間保存する必要のある
ときは、不揮発性半導体メモリとして動作するようにモ
ードを切換え、揮発性半導体メモリに記憶されているデ
ータを不揮発性半導体メモリに転送するための電圧を印
加することにより、データ量に無関係で数msecの期間に
データを転送し、長期間データを保存できる。
（実施例） 不揮発性半導体メモリとしてEEPROMを用い、揮発性半導
体メモリの一例としてDRAMを用いた一実施例の回路図を
第１図に示す。EEPROM及びDRAMは共にMOS技術によって
製作されるので製造が容易であり、DRAMは一つのメモリ
セルに要する素子数が最も少ない利点がある。
体メモリの一例としてDRAMを用いた一実施例の回路図を
第１図に示す。EEPROM及びDRAMは共にMOS技術によって
製作されるので製造が容易であり、DRAMは一つのメモリ
セルに要する素子数が最も少ない利点がある。
第１図において、３個のMOSトランジスタMT1，MT2，及
びMT3が半導体基板の上に直列に形成されている。実際
のメモリは、この組合せが多数配列されるのであるが、
便宜上１個の単位として動作する部分を取出した。MOS
トランジスタMT1とMOSトランジスタMT2の中間点４に
は、容量素子Ｃが接続され、端子５から所定の電圧が印
加される。MOSトランジスタMT1の端子１は、通常半導体
基板のｎ層となり、メモリの列線に接続され、そのゲー
トG1の端子３は、メモリの行線に接続される。MOSトラ
ンジスタMT2は、通常の制御ゲートG2の下方にフローテ
ィングゲート６を設けEEPROMを構成する。MOSトランジ
スタMT3は、このメモリがEEPROMとして動作するか、DRA
Mとして動作するか、のモード切換え用トランジスタで
あって、そのゲートG3と、MOSトランジスタMT2の制御ゲ
ートG2には、端子７から電圧が印加されるようになって
いる。MOSトランジスタMT3の端子２は半導体基板のｎ層
となる。端子１及び端子２は、一方がドレイン側となり
他方がソース側となる。容量素子Ｃは半導体基板のソー
スまたはドレイン領域を一方の電極とし、酸化膜を介し
て設けられたポリシリコンを他方の電極とすることがで
きる。
びMT3が半導体基板の上に直列に形成されている。実際
のメモリは、この組合せが多数配列されるのであるが、
便宜上１個の単位として動作する部分を取出した。MOS
トランジスタMT1とMOSトランジスタMT2の中間点４に
は、容量素子Ｃが接続され、端子５から所定の電圧が印
加される。MOSトランジスタMT1の端子１は、通常半導体
基板のｎ層となり、メモリの列線に接続され、そのゲー
トG1の端子３は、メモリの行線に接続される。MOSトラ
ンジスタMT2は、通常の制御ゲートG2の下方にフローテ
ィングゲート６を設けEEPROMを構成する。MOSトランジ
スタMT3は、このメモリがEEPROMとして動作するか、DRA
Mとして動作するか、のモード切換え用トランジスタで
あって、そのゲートG3と、MOSトランジスタMT2の制御ゲ
ートG2には、端子７から電圧が印加されるようになって
いる。MOSトランジスタMT3の端子２は半導体基板のｎ層
となる。端子１及び端子２は、一方がドレイン側となり
他方がソース側となる。容量素子Ｃは半導体基板のソー
スまたはドレイン領域を一方の電極とし、酸化膜を介し
て設けられたポリシリコンを他方の電極とすることがで
きる。
このような装置は、次のように動作する。
（１）初期設定 動作を開始する前に、端子７に正電圧を印加し、MOSト
ランジスタMT2のフローティングゲート６に電荷を蓄積
する（このときの電荷をQFとする）。
ランジスタMT2のフローティングゲート６に電荷を蓄積
する（このときの電荷をQFとする）。
（２）DRAM動作時 通常のDRAMとして動作させるときは、端子５及び端子７
を接地して、MOSトランジスタMT3をオフ状態にする。こ
の状態の等価回路は、第２図のようになり、１個の容量
素子と１個のMOSトランジスタよりなるDRAMを構成す
る。MOSトランジスタMT1のドレイン部の端子１に電圧V
CCを印加した状態で、このトランジスタをオン状態にす
ると、容量素子Ｃ（容量をCCとする）に蓄積される電荷
QCは、 QC＝CCVCC となる。
を接地して、MOSトランジスタMT3をオフ状態にする。こ
の状態の等価回路は、第２図のようになり、１個の容量
素子と１個のMOSトランジスタよりなるDRAMを構成す
る。MOSトランジスタMT1のドレイン部の端子１に電圧V
CCを印加した状態で、このトランジスタをオン状態にす
ると、容量素子Ｃ（容量をCCとする）に蓄積される電荷
QCは、 QC＝CCVCC となる。
（３）DRAMからEEPROMへのデータ転送前述のDRAMに蓄積
されたデータをEEPROMに転送するときの等価回路を第３
図に示す。
されたデータをEEPROMに転送するときの等価回路を第３
図に示す。
容量素子Ｃに電荷QC、フロティングゲート６に電荷QFが
蓄積されている状態で、端子５に電圧V5を印加すると、 CL（VF−V4）＋CHVF＝QF …（１） CC（V4−V5）＋CL（V4−VF）＝ QC …（２） ここで、CC：容量素子Ｃの容量 CL：フローティングゲート６と基板間の容量 CH：フローティングゲート６と制御ゲートG2間の容量 V4：端子４の電位 V5：端子５の電圧 VF：フローティングゲート６の電位 QC：容量素子Ｃに蓄積された電荷 QF：フローティングゲート６に蓄積されている電荷 （１），（２）式より、フローティングゲート６と、容
量素子の一方の電極を構成する拡散層との間に印加され
る電圧Ｖは、下式で表わされる。
蓄積されている状態で、端子５に電圧V5を印加すると、 CL（VF−V4）＋CHVF＝QF …（１） CC（V4−V5）＋CL（V4−VF）＝ QC …（２） ここで、CC：容量素子Ｃの容量 CL：フローティングゲート６と基板間の容量 CH：フローティングゲート６と制御ゲートG2間の容量 V4：端子４の電位 V5：端子５の電圧 VF：フローティングゲート６の電位 QC：容量素子Ｃに蓄積された電荷 QF：フローティングゲート６に蓄積されている電荷 （１），（２）式より、フローティングゲート６と、容
量素子の一方の電極を構成する拡散層との間に印加され
る電圧Ｖは、下式で表わされる。
ところで、上記初期設定において、 QF＝−CH・ΔVTH …（４） の電荷が蓄積されている。
ΔVTH：初期設定にてフローティングゲート６に蓄積さ
れた電荷によりMOSトランジスタMT2のしきい値のシフト
値 又、容量素子ＣにVCCを印加することにより QC＝CCVCC …（５） 電荷が蓄積される。
れた電荷によりMOSトランジスタMT2のしきい値のシフト
値 又、容量素子ＣにVCCを印加することにより QC＝CCVCC …（５） 電荷が蓄積される。
（３），（４），及び（５）式から フローティングゲート６に注入される電流密度JFは、フ
ローティングゲート６と半導体基板の拡散領域間に印加
された電界EOXで決まり、 JF＝AEOX 2exp（−B/EOX） …（７） となる。A,Bは定数である。
ローティングゲート６と半導体基板の拡散領域間に印加
された電界EOXで決まり、 JF＝AEOX 2exp（−B/EOX） …（７） となる。A,Bは定数である。
で表わされる。ここでtoxはフローティングゲート６と
拡散領域間の薄い酸化膜の厚さである。
拡散領域間の薄い酸化膜の厚さである。
容量素子Ｃに電荷QC＝CCVCCが蓄積されている状態及び
蓄積されていない状態（QC＝０）のEOXをそれぞれ、E
OX1，EOX0とすると、 で表わされる。
蓄積されていない状態（QC＝０）のEOXをそれぞれ、E
OX1，EOX0とすると、 で表わされる。
第４図は、第３図に示される等価回路の容量素子ＣとMO
SトランジスタMT2の一部分の実際の素子の略断面図であ
る。容量素子Ｃの電極８の端子５に電圧V5を印加するこ
とにより、フローティングゲート６に正孔を注入する場
合、容量素子Ｃに電荷QC＝CCVCCが蓄積されているとき
は、蓄積されていない状態よりも、（９）式に示すΔE
OXだけ強い電界で、正孔が注入されることになる。第４
図において、半導体基板９の表面には酸化膜が設けら
れ、制御ゲートG2，フローティングゲート6,電極８等は
酸化膜で覆われている。フローティングゲート６の下部
及び電極８の下部の半導体基板９表面には、例えばｎ型
の拡散層10が設けられている。ｎ型の半導体層10は第２
のMOSトランジスタMT2のドレインまたはソースとなる。
制御ゲートG2，フローティングゲート６は、酸化膜を介
して第２のMOSトランジスタMT2のチャネル領域に対向す
るようにされる。制御ゲートG2は、第３のMOSトランジ
スタMT3のゲートG3と一体となり、酸化膜を介して第３
のMOSトランジスタMT3のチャネル領域に対向することに
なる。
SトランジスタMT2の一部分の実際の素子の略断面図であ
る。容量素子Ｃの電極８の端子５に電圧V5を印加するこ
とにより、フローティングゲート６に正孔を注入する場
合、容量素子Ｃに電荷QC＝CCVCCが蓄積されているとき
は、蓄積されていない状態よりも、（９）式に示すΔE
OXだけ強い電界で、正孔が注入されることになる。第４
図において、半導体基板９の表面には酸化膜が設けら
れ、制御ゲートG2，フローティングゲート6,電極８等は
酸化膜で覆われている。フローティングゲート６の下部
及び電極８の下部の半導体基板９表面には、例えばｎ型
の拡散層10が設けられている。ｎ型の半導体層10は第２
のMOSトランジスタMT2のドレインまたはソースとなる。
制御ゲートG2，フローティングゲート６は、酸化膜を介
して第２のMOSトランジスタMT2のチャネル領域に対向す
るようにされる。制御ゲートG2は、第３のMOSトランジ
スタMT3のゲートG3と一体となり、酸化膜を介して第３
のMOSトランジスタMT3のチャネル領域に対向することに
なる。
フローティングゲート６と拡散層10との間の前記の正孔
注入の為の薄い酸化膜の厚さをtOXとするとき、実施例
において tOX＝80Å CC＝50fF CH＝15.8fF CL＝9.2fF VCC＝5V であるとする。
注入の為の薄い酸化膜の厚さをtOXとするとき、実施例
において tOX＝80Å CC＝50fF CH＝15.8fF CL＝9.2fF VCC＝5V であるとする。
このとき、（９）式にそれぞれの数値を入れ、ΔEOXを
求めると、 ΔEOX＝3.54（MV/cm） であり、フローティングゲート６と拡散層10との間に印
加される電界がEOX1及びEOX0のときに、フローティング
ゲート６に流れる電流密度をJF1，JF0とすれば、 JF1／JF0≒107 程度となり、容量素子Ｃに電荷が蓄積されている（QC＝
CCVCC）状態では、電荷が蓄積されていない（QC＝０）
状態に比較し、フローティングゲート６に多量の正電荷
が蓄積されることが判る。
求めると、 ΔEOX＝3.54（MV/cm） であり、フローティングゲート６と拡散層10との間に印
加される電界がEOX1及びEOX0のときに、フローティング
ゲート６に流れる電流密度をJF1，JF0とすれば、 JF1／JF0≒107 程度となり、容量素子Ｃに電荷が蓄積されている（QC＝
CCVCC）状態では、電荷が蓄積されていない（QC＝０）
状態に比較し、フローティングゲート６に多量の正電荷
が蓄積されることが判る。
本実施例では、MOSトランジスタMT2の制御ゲートG2を接
地し、容量素子Ｃの一方の電極に電圧V5を印加したが、
容量素子Ｃの一方の電極を接地し、端子７に電圧を印加
しても、同様なことができる。
地し、容量素子Ｃの一方の電極に電圧V5を印加したが、
容量素子Ｃの一方の電極を接地し、端子７に電圧を印加
しても、同様なことができる。
以上のようにして、容量素子Ｃに蓄積されているデータ
を、端子５又は端子７に電圧を印加することにより、フ
ローティングゲート６に蓄積されるデータとして転送す
ることができる。前記の構成の記憶素子が多数接続され
ている場合でも、共通の端子５又は端子７に電圧を印加
することにより、DRAMとして蓄積された大容量のデータ
を、すべて一括してEEPROMへ高速で転送することができ
る。MOSトランジスタMT2のチャネルの電流の大小、又は
制御ゲートG2から見たゲートしきい値電圧の変化によっ
て、EEPROMのデータが判別される。
を、端子５又は端子７に電圧を印加することにより、フ
ローティングゲート６に蓄積されるデータとして転送す
ることができる。前記の構成の記憶素子が多数接続され
ている場合でも、共通の端子５又は端子７に電圧を印加
することにより、DRAMとして蓄積された大容量のデータ
を、すべて一括してEEPROMへ高速で転送することができ
る。MOSトランジスタMT2のチャネルの電流の大小、又は
制御ゲートG2から見たゲートしきい値電圧の変化によっ
て、EEPROMのデータが判別される。
（発明の効果） 本発明によれば、揮発性半導体記憶装置と不揮発性半導
体記憶装置とを組合わせ、必要に応じ記憶の書換え又は
保存ができる。DRAMとEEPROMを組み合わせた不揮発性RA
Mは高集積化に適している。
体記憶装置とを組合わせ、必要に応じ記憶の書換え又は
保存ができる。DRAMとEEPROMを組み合わせた不揮発性RA
Mは高集積化に適している。
第１図は本発明の一実施例の回路図、第２図はDRAMとし
て動作する場合の等価回路、第３図はDRAMからEEPROMへ
データを転送するときの等価回路、第４図は本発明を実
施したICの要部断面略図である。 MT1，MT2，MT3…MOSトランジスタ G1，G3…ゲート G2…制御ゲート Ｃ…容量素子、６…フローティングゲート
て動作する場合の等価回路、第３図はDRAMからEEPROMへ
データを転送するときの等価回路、第４図は本発明を実
施したICの要部断面略図である。 MT1，MT2，MT3…MOSトランジスタ G1，G3…ゲート G2…制御ゲート Ｃ…容量素子、６…フローティングゲート
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 17/00 ３０７ Ｃ
Claims (2)
- 【請求項１】揮発性半導体記憶装置を構成する、ゲート
およびドレインまたはソースの一方にそれぞれ電圧印加
手段を有する第１のMOSトランジスタと、 不揮発性半導体記憶装置を構成する、ゲート電圧印加手
段を有し、フローティングゲートを備え、EEPROMとして
作用する第２のMOSトランジスタと、 ドレインまたはソースの他方の端子に電圧印加手段を有
する第２のMOSトランジスタのモード切換用の第３のMOS
トランジスタとが、直列に接続され、 第２のMOSトランジスタの制御ゲートと第３のMOSトラン
ジスタのゲートとの電圧印加手段が共通に接続され、一
端に電圧印加手段を有する容量素子の他端が上記第１の
MOSトランジスタと第２のMOSトランジスタとの間に接続
されていることを特徴とする半導体記憶装置。 - 【請求項２】少なくとも容量素子と第２および第３のMO
Sトランジスタは同一の半導体基板の上に形成されてお
り、容量素子の上部電極が絶縁膜を介して、容量素子の
下部電極を構成する半導体基板の表面の第２のMOSトラ
ンジスタのドレインまたはソース領域となる拡散領域と
対向しており、第２のMOSトランジスタのフローティン
グゲートは絶縁膜を介して第２のMOSトランジスタのチ
ャネル領域と対向しており、第２のMOSトランジスタの
制御ゲートは絶縁膜を介して第２のMOSトランジスタの
フローティングゲートの上方に配置されており、第２の
MOSトランジスタの制御ゲートと第３のMOSトランジスタ
のゲートとは一体に形成されていることを特徴とする請
求項１記載の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2851188A JPH0799622B2 (ja) | 1988-02-09 | 1988-02-09 | 半導体記憶装置 |
| US07/308,854 US5075888A (en) | 1988-01-09 | 1989-02-09 | Semiconductor memory device having a volatile memory device and a non-volatile memory device |
| US07/490,042 US5043946A (en) | 1988-02-09 | 1990-03-07 | Semiconductor memory device |
| US07/687,243 US5140552A (en) | 1988-02-09 | 1991-04-18 | Semiconductor memory device having a volatile memory device and a non-volatile memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2851188A JPH0799622B2 (ja) | 1988-02-09 | 1988-02-09 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01204295A JPH01204295A (ja) | 1989-08-16 |
| JPH0799622B2 true JPH0799622B2 (ja) | 1995-10-25 |
Family
ID=12250702
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2851188A Expired - Lifetime JPH0799622B2 (ja) | 1988-01-09 | 1988-02-09 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0799622B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5262986A (en) * | 1989-01-31 | 1993-11-16 | Sharp Kabushiki Kaisha | Semiconductor memory device with volatile memory and non-volatile memory in latched arrangement |
| JP2609332B2 (ja) * | 1989-10-19 | 1997-05-14 | シャープ株式会社 | 半導体記憶装置 |
| US5140551A (en) * | 1990-03-22 | 1992-08-18 | Chiu Te Long | Non-volatile dynamic random access memory array and the method of fabricating thereof |
| DE10361718A1 (de) * | 2003-08-22 | 2005-03-17 | Hynix Semiconductor Inc., Ichon | Vorrichtung und Verfahren zum Steuern von nicht flüchtigem DRAM |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60185299A (ja) * | 1984-03-02 | 1985-09-20 | Fujitsu Ltd | 不揮発性ランダムアクセスメモリ装置 |
-
1988
- 1988-02-09 JP JP2851188A patent/JPH0799622B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01204295A (ja) | 1989-08-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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