JPH02237167A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02237167A JPH02237167A JP5852689A JP5852689A JPH02237167A JP H02237167 A JPH02237167 A JP H02237167A JP 5852689 A JP5852689 A JP 5852689A JP 5852689 A JP5852689 A JP 5852689A JP H02237167 A JPH02237167 A JP H02237167A
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- type
- semiconductor layer
- conductivity type
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、半導体装置に関し、さらに詳しくは、バイ
ボーラ集積回路において、逆方向電圧の印加により降伏
させて用いるツェナーダイオード構造の改良に係るもの
である。
ボーラ集積回路において、逆方向電圧の印加により降伏
させて用いるツェナーダイオード構造の改良に係るもの
である。
（従来の技術〕
従来例によるこの種のツェナーダイオードとして、こＳ
では、バイボーラ集積回路における縦型ＮＰＮトランジ
スタのエミッタとベースとを利用して形成さわるツェナ
ーダイオード（エミッタ・ペースツェナー）の模式的に
表わした断面構成を第２図に示す。
では、バイボーラ集積回路における縦型ＮＰＮトランジ
スタのエミッタとベースとを利用して形成さわるツェナ
ーダイオード（エミッタ・ペースツェナー）の模式的に
表わした断面構成を第２図に示す。
この第２図の従来例構成において、 ｐ型シリコン基板
ｌ上には、エビタキシャル成長法によってｎ型エビタキ
シャル層２（以下，ｎ型エピ層と呼ぶ）を堆積させ、か
つこのｎ型エビ層２内にボロンＢなどを選択的に注入し
かつ熱拡散させてｐ型分離層３を形成してある。こへで
、このｐ型分離層３は、 ｎ型エビ層２内にそれぞれに
形成される半導体素子間の分離をなす。
ｌ上には、エビタキシャル成長法によってｎ型エビタキ
シャル層２（以下，ｎ型エピ層と呼ぶ）を堆積させ、か
つこのｎ型エビ層２内にボロンＢなどを選択的に注入し
かつ熱拡散させてｐ型分離層３を形成してある。こへで
、このｐ型分離層３は、 ｎ型エビ層２内にそれぞれに
形成される半導体素子間の分離をなす。
また、前記ｐ型分離層３間でのｎ型エビ層２内の上層部
には、その中央部分にボロンイオンＢ４などを広く選択
的に注入しかつ拡散させてｐ型べ−ス層４を形成し、か
つこのｐ型ベース層４の一部分にあっても、ボロンＢな
どを選択的に注入しかつ拡散させてｐ＋型拡散層５を形
成してある。こ）で、このｐ１型拡散層５は、 ｐ型ベ
ース層４と後述する金属配線とのコンタクト抵抗を低下
させるために設けられる。
には、その中央部分にボロンイオンＢ４などを広く選択
的に注入しかつ拡散させてｐ型べ−ス層４を形成し、か
つこのｐ型ベース層４の一部分にあっても、ボロンＢな
どを選択的に注入しかつ拡散させてｐ＋型拡散層５を形
成してある。こ）で、このｐ１型拡散層５は、 ｐ型ベ
ース層４と後述する金属配線とのコンタクト抵抗を低下
させるために設けられる。
そして、前記ｐ型ベース層４の他の部分の上層部には、
同様に砒素イオンＡｓ”などを選択的に注入しかつ拡散
させてｎ１型エミッタ層６を形成してある。こＳで、こ
のｎ＋型エミッタ層６は、その底面側および側面側にお
いてｐ型ベース層４との間にｐｎ接合を形成する。
同様に砒素イオンＡｓ”などを選択的に注入しかつ拡散
させてｎ１型エミッタ層６を形成してある。こＳで、こ
のｎ＋型エミッタ層６は、その底面側および側面側にお
いてｐ型ベース層４との間にｐｎ接合を形成する。
さらに，前記ｐ“型拡散層５およびｎ＋型エミッタ層６
を含むｐ型ベース層４と前記ｎ型エビ層２との各上面に
は、一連のシリコン酸化膜１０を被覆させると共に、こ
のシリコン酸化膜１０に開穿させた各開孔１０ａを通し
て、これらのｐ＋型拡散層５とｎゝ型エミッタ層６との
それぞれに、各別の金属配線９を電気的に接続させ、か
つまた、これらの各金属配線９およびシリコン酸化膜Ｉ
Ｏの全面を、例えば、プラズマＣＶＤ法により ２５０
〜４００℃程度の温度下で堆積させる耐湿性の高いプラ
ズマ窒化膜１１によって保護被覆したものである。
を含むｐ型ベース層４と前記ｎ型エビ層２との各上面に
は、一連のシリコン酸化膜１０を被覆させると共に、こ
のシリコン酸化膜１０に開穿させた各開孔１０ａを通し
て、これらのｐ＋型拡散層５とｎゝ型エミッタ層６との
それぞれに、各別の金属配線９を電気的に接続させ、か
つまた、これらの各金属配線９およびシリコン酸化膜Ｉ
Ｏの全面を、例えば、プラズマＣＶＤ法により ２５０
〜４００℃程度の温度下で堆積させる耐湿性の高いプラ
ズマ窒化膜１１によって保護被覆したものである。
なお、同図中．符号１２は逆降伏を発生する領域である
。
。
すなわち２以上の装置構成において、 ｐ型ベース層４
とｎ＋型エミッタ層６とのｐｎ接合により、所期通りの
ツェナーダイオード構造を得るのである。
とｎ＋型エミッタ層６とのｐｎ接合により、所期通りの
ツェナーダイオード構造を得るのである。
またこｙで、第３図には、前記ツェナーダイオード構造
でのｐ型ベース層４とｎ１型エミッタ層６との深さ方向
における不純物プロファイルを示してあって、同図中，
ＮＤは口９型エミッタ層６におけるドナー濃度、ＮＡは
ｐ型ベース層４におけるアクセブタ濃度であり、第４図
には、同上ツェナーダイオードの電流■一電圧Ｖ特性を
示し、第５図には、同上ツエナーダイオードでの逆方向
電圧印加時間に対する降伏電圧ｖ２の経時変化を示して
あって、ツェナーダイオードを逆方向降伏状態で使用？
続けた場合，逆方向降伏電圧が上昇してゆく状態を表わ
している。
でのｐ型ベース層４とｎ１型エミッタ層６との深さ方向
における不純物プロファイルを示してあって、同図中，
ＮＤは口９型エミッタ層６におけるドナー濃度、ＮＡは
ｐ型ベース層４におけるアクセブタ濃度であり、第４図
には、同上ツェナーダイオードの電流■一電圧Ｖ特性を
示し、第５図には、同上ツエナーダイオードでの逆方向
電圧印加時間に対する降伏電圧ｖ２の経時変化を示して
あって、ツェナーダイオードを逆方向降伏状態で使用？
続けた場合，逆方向降伏電圧が上昇してゆく状態を表わ
している。
一般的に、この種のバイボーラ集積回路内に設けらわる
ツェナーダイオードでは、通常の場合，縦型ＮＰＮトラ
ンジスタでのベースをアノード（ｐ型ベース層４に対応
）とし、そのエミッタをカソード（ｎ＋型エミッタ層６
に対応）として、これらのアノードとカソード間に逆方
向電圧（カソードの電位をアノードの電位より高くとる
）を印加させたときの降伏電圧特性（第５図）を利用す
ることにより、これを定電圧回路とかサージ保護回路な
どに用いるのである。
ツェナーダイオードでは、通常の場合，縦型ＮＰＮトラ
ンジスタでのベースをアノード（ｐ型ベース層４に対応
）とし、そのエミッタをカソード（ｎ＋型エミッタ層６
に対応）として、これらのアノードとカソード間に逆方
向電圧（カソードの電位をアノードの電位より高くとる
）を印加させたときの降伏電圧特性（第５図）を利用す
ることにより、これを定電圧回路とかサージ保護回路な
どに用いるのである。
そして、前記構成による従来のツエナーダイオードは、
第３図に示すような不純物プロファイルを有しており、
その降伏電圧■２がベース濃度の高い領域でほＸ決めら
れるために、この従来例構成の場合には，第２図に示し
た基板側のシリコンとシリコン酸化膜ｌＯとの間，つま
り．Ｓｉ−ＳｊＯ■の界面付近の蒙域部分ｌ２において
、この場合での降伏現象を生ずることになる。
第３図に示すような不純物プロファイルを有しており、
その降伏電圧■２がベース濃度の高い領域でほＸ決めら
れるために、この従来例構成の場合には，第２図に示し
た基板側のシリコンとシリコン酸化膜ｌＯとの間，つま
り．Ｓｉ−ＳｊＯ■の界面付近の蒙域部分ｌ２において
、この場合での降伏現象を生ずることになる。
しかしながら、前記した構成による従来のツェナーダイ
オードでは、先にも述べたように、Ｓｉ −ＳｉＯ２の
界面付近の領域部分１２において降伏現象を生じさせて
いるために、このＳｉ−ＳｉＯ２界面に対してあるダメ
ージを与えた状態で、第５図に示されているように、電
圧を印加し続けた場合，その影響によって降伏電圧ｖ２
が徐々にＪ：昇すると云う問題点がある。
オードでは、先にも述べたように、Ｓｉ −ＳｉＯ２の
界面付近の領域部分１２において降伏現象を生じさせて
いるために、このＳｉ−ＳｉＯ２界面に対してあるダメ
ージを与えた状態で、第５図に示されているように、電
圧を印加し続けた場合，その影響によって降伏電圧ｖ２
が徐々にＪ：昇すると云う問題点がある。
こへで、第５図は、前記ツェナーダイオードに直流電圧
８■を印加し、電流密度１００μＡ／μｍ２の電流を継
続して流したときの降伏電圧ｖ２の経時変化を示してお
り、この場合のプラズマ窒化膜ｊｌ中の水素濃度は、約
５ｘ １０”ｃｍ−３程度であるものと推定される。
８■を印加し、電流密度１００μＡ／μｍ２の電流を継
続して流したときの降伏電圧ｖ２の経時変化を示してお
り、この場合のプラズマ窒化膜ｊｌ中の水素濃度は、約
５ｘ １０”ｃｍ−３程度であるものと推定される。
ところで、この第５図に示されている降伏電圧ｖ２の経
時変化についてのメカニズムは、未だ解明されるに至っ
ていないが、これが印加電圧，電流密度，ベースの表面
濃度，およびプラズマ窒化膜中での水素濃度などに依存
することが判明しており、これらの各点からして、次の
ようなモデルが考えらねる。
時変化についてのメカニズムは、未だ解明されるに至っ
ていないが、これが印加電圧，電流密度，ベースの表面
濃度，およびプラズマ窒化膜中での水素濃度などに依存
することが判明しており、これらの各点からして、次の
ようなモデルが考えらねる。
つまり、この従来例構成によるツェナーダイオードにお
いては、エミッタ（ｎ＋型エミッタ層６に対応）・ベー
ス（ｐ型ベース層４に対応）接合に対して、逆方向に印
加さわる高電界により、電子および正孔が移動し、この
高エネルギーを得た電子および正孔（以下．ホットキャ
リアと呼ぶ）がシリコン酸化膜ＩＯに注入される。また
こぎで、プラズマ窒化膜１ｌは、素子構成に対する保護
効果が大きいことから、集積回路の最終バシベーション
膜として欠かせない絶縁膜であるが、一方で、その膜中
に多量の水素を含んでいるために、膜形成後，比較的低
温による熱処理のみで、膜中に含まれている水素がシリ
コン酸化膜ＩＯの領域にまで拡散されることになり、こ
のシリコン酸化膜１０中に拡散された水素と、前記のよ
うにして同シリコン酸化膜１０中に注入されるホットキ
ャリアとの間に次式の反応を生ずることになる。
いては、エミッタ（ｎ＋型エミッタ層６に対応）・ベー
ス（ｐ型ベース層４に対応）接合に対して、逆方向に印
加さわる高電界により、電子および正孔が移動し、この
高エネルギーを得た電子および正孔（以下．ホットキャ
リアと呼ぶ）がシリコン酸化膜ＩＯに注入される。また
こぎで、プラズマ窒化膜１ｌは、素子構成に対する保護
効果が大きいことから、集積回路の最終バシベーション
膜として欠かせない絶縁膜であるが、一方で、その膜中
に多量の水素を含んでいるために、膜形成後，比較的低
温による熱処理のみで、膜中に含まれている水素がシリ
コン酸化膜ＩＯの領域にまで拡散されることになり、こ
のシリコン酸化膜１０中に拡散された水素と、前記のよ
うにして同シリコン酸化膜１０中に注入されるホットキ
ャリアとの間に次式の反応を生ずることになる。
ｅ−＋ ｈ”＋ ８２ −＋ ２８
そして、この注入さわる電子と正孔との結合エネルギー
が、同式のようにＨ２分子の結合（ト１｛の結合エネル
ギーは、約４．５ｅＶである）を切る働きをなし、かつ
このようにして解離されたＨ原子が、Ｓｉ−Ｓｉｎ．の
界面で、 Ｓｉ｝１＋＋＋→Ｓｉ’＋｝＋２ なる反応によって、界面準位となる５５” （ ３僅の
Ｓｉ）を発生する。
が、同式のようにＨ２分子の結合（ト１｛の結合エネル
ギーは、約４．５ｅＶである）を切る働きをなし、かつ
このようにして解離されたＨ原子が、Ｓｉ−Ｓｉｎ．の
界面で、 Ｓｉ｝１＋＋＋→Ｓｉ’＋｝＋２ なる反応によって、界面準位となる５５” （ ３僅の
Ｓｉ）を発生する。
すなわち，このようにホットキャリアの注入によってア
クセブタ型の界面準位が発生すると、エミッタ（ｎ＋型
エミッタ層６に対応》 ・ベース（ｐ型ベース層４に対
応）接合でのＳｉ− Ｓｉｎ２の界面付近の電界が緩和
され、第５図に見られるように、その降伏電圧■２が高
くなるのである。
クセブタ型の界面準位が発生すると、エミッタ（ｎ＋型
エミッタ層６に対応》 ・ベース（ｐ型ベース層４に対
応）接合でのＳｉ− Ｓｉｎ２の界面付近の電界が緩和
され、第５図に見られるように、その降伏電圧■２が高
くなるのである。
この発明は、従来のこのような問題点を解消するために
なされたもので、その目的とするところは、ｐｎ接合上
に形成されるシリコン酸化膜とかプラズマ窒化膜などの
層構成によって特性上の影響を受けることなく、安定な
定電圧を得られるようにした，この種の半導体装置，こ
Ｓでは、ツエナーダイオー・ドを提供することである。
なされたもので、その目的とするところは、ｐｎ接合上
に形成されるシリコン酸化膜とかプラズマ窒化膜などの
層構成によって特性上の影響を受けることなく、安定な
定電圧を得られるようにした，この種の半導体装置，こ
Ｓでは、ツエナーダイオー・ドを提供することである。
前記目的を達成するために、この発明に係る半導体装置
は、ダイオードを構成するｐ型ベース層，およびその内
部のｎ＋型エミッタ層によるｐｎ接合部にあって、ｎ＋
型エミッタ層の側面上郎にｎ一型拡散層，およびその外
側にｐ型ベース層よりも高不純物濃度のｐ型拡散層をそ
れぞれに形成させたものである。
は、ダイオードを構成するｐ型ベース層，およびその内
部のｎ＋型エミッタ層によるｐｎ接合部にあって、ｎ＋
型エミッタ層の側面上郎にｎ一型拡散層，およびその外
側にｐ型ベース層よりも高不純物濃度のｐ型拡散層をそ
れぞれに形成させたものである。
すなわち，この発明は、第１導電型の第１の半導体層と
、この第１の半導体層内に選択的に形成された第２導電
型の第２の高濃度半導体層との接合によるダイオードを
有し、こわらの第１．第２の各半導体層上を酸化膜で絶
縁させ、かつこの酸化股上をプラズマ窒化膜で保護被覆
させた構成において、前記第２導電型の第２の高濃度半
導体層の側面上部に、この第２の高濃度半導体層よりも
不純物濃度を充分に低くした第２導電型の第３の低濃度
半導体層，およびその外側に、前記第１導電型の第１の
半導体層よりも不純物濃瓜を高く？た第１導電型の第４
の高濃度半導体層をそわぞれに形成させたことを特徴と
する半導体装置である。
、この第１の半導体層内に選択的に形成された第２導電
型の第２の高濃度半導体層との接合によるダイオードを
有し、こわらの第１．第２の各半導体層上を酸化膜で絶
縁させ、かつこの酸化股上をプラズマ窒化膜で保護被覆
させた構成において、前記第２導電型の第２の高濃度半
導体層の側面上部に、この第２の高濃度半導体層よりも
不純物濃度を充分に低くした第２導電型の第３の低濃度
半導体層，およびその外側に、前記第１導電型の第１の
半導体層よりも不純物濃瓜を高く？た第１導電型の第４
の高濃度半導体層をそわぞれに形成させたことを特徴と
する半導体装置である。
すなわち，この発明においては、第１導電型の第１の半
導体層，および第２導電型の第２の高濃度半導体層によ
るダイオード接合が酸化膜に接する部分にあって、第２
の高濃度半導体層の側面上部に、この第２の高濃度半導
体層よりも不純物濃度を充分に低くした第２導電型の第
３の低濃度半導体層と、その外側に、第１の半導体層よ
りも不純物濃度を高くした第１導電型の第４の高濃度半
導体層とをそれぞれに形成させたので、降伏時における
ダイオード接合の酸化膜に接する界面，っまりＳｉ−Ｓ
ｉｎ，＋の界面付近の電界が緩和され、その降伏がこの
Ｓｉ−ＳｉＯ■界面よりもＳｉ側のバルク内で生ずるよ
うになり、帰伏電圧の上昇，ひいては、装置特性の劣化
を格段に低減させ得る。
導体層，および第２導電型の第２の高濃度半導体層によ
るダイオード接合が酸化膜に接する部分にあって、第２
の高濃度半導体層の側面上部に、この第２の高濃度半導
体層よりも不純物濃度を充分に低くした第２導電型の第
３の低濃度半導体層と、その外側に、第１の半導体層よ
りも不純物濃度を高くした第１導電型の第４の高濃度半
導体層とをそれぞれに形成させたので、降伏時における
ダイオード接合の酸化膜に接する界面，っまりＳｉ−Ｓ
ｉｎ，＋の界面付近の電界が緩和され、その降伏がこの
Ｓｉ−ＳｉＯ■界面よりもＳｉ側のバルク内で生ずるよ
うになり、帰伏電圧の上昇，ひいては、装置特性の劣化
を格段に低減させ得る。
以下、この発明に係る半導体装置の−実施例につき、第
１図を参照して詳細に説明する。
１図を参照して詳細に説明する。
第１図はこの実施例によるツェナーダイオードを通用し
た半導体装置の概要構成を模式的に示す断面図であり、
この第１図実施例構成において、前記した第２図従来例
構成と同一符号は同一または相当部分を示している。
た半導体装置の概要構成を模式的に示す断面図であり、
この第１図実施例構成において、前記した第２図従来例
構成と同一符号は同一または相当部分を示している。
すなわち，この第１図に示す実施例構成においても、
ｐ型シリコン基板１上には、エビタキシャル成長法によ
り ｎ型エピ層２を堆積させ、かつこのｎ型エビ層２内
にボロンＢなどを選択的に注入しかつ拡散させて半導体
素子間の分贋ななすためのｐ型分離層３を形成してある
。
ｐ型シリコン基板１上には、エビタキシャル成長法によ
り ｎ型エピ層２を堆積させ、かつこのｎ型エビ層２内
にボロンＢなどを選択的に注入しかつ拡散させて半導体
素子間の分贋ななすためのｐ型分離層３を形成してある
。
そして、前記ｐ型分離層３間でのｎ型エビ層２の上層中
央部分には、こ１でも、ボロンイオンＢ＋などを広く選
択的に注入しかつ拡散させてｐ型べ一ス層４を形成する
と共に、このｐ型ベース層４の一部分に、ボロンＢなど
を選択的に注入しかつ拡散させてコンタクト抵抗を低下
させるためのρ１型拡散層５を形成し、さらに、他の部
分の上層部に、砒素イオンＡｓ”″などを選択的に注入
し拡散させてρ型ベース層４との間にｐｎ接合をもつｎ
４型エミッタ層６を形成してある。
央部分には、こ１でも、ボロンイオンＢ＋などを広く選
択的に注入しかつ拡散させてｐ型べ一ス層４を形成する
と共に、このｐ型ベース層４の一部分に、ボロンＢなど
を選択的に注入しかつ拡散させてコンタクト抵抗を低下
させるためのρ１型拡散層５を形成し、さらに、他の部
分の上層部に、砒素イオンＡｓ”″などを選択的に注入
し拡散させてρ型ベース層４との間にｐｎ接合をもつｎ
４型エミッタ層６を形成してある。
また、前記ｎ＋型エミッタ層６での側面の」二部にあっ
て、このｎ１型エミッタ層６よりもドナー濃度ＮＤを充
分に低くしたロー型拡散層７，およびこのｎ′″型拡散
層７の外側に，前記ｐ型ベース層４よりもアクセブタ濃
度らを高くしたｐ型拡散層８をそれぞれに形成させ、こ
れらのｐ型ベース層４と、ロー型拡散層７，およびｐ型
拡散層８を含むｎ′″型エミッタ層６とのｐｎ接合によ
ってツエナーダイオードを構成させる。
て、このｎ１型エミッタ層６よりもドナー濃度ＮＤを充
分に低くしたロー型拡散層７，およびこのｎ′″型拡散
層７の外側に，前記ｐ型ベース層４よりもアクセブタ濃
度らを高くしたｐ型拡散層８をそれぞれに形成させ、こ
れらのｐ型ベース層４と、ロー型拡散層７，およびｐ型
拡散層８を含むｎ′″型エミッタ層６とのｐｎ接合によ
ってツエナーダイオードを構成させる。
こＳで、前記ｎ一型拡散層７，およびｐ型拡牧層８につ
いては、まず、 ｎ型不純物を多量に含んで選択的に設
けられるポリシリコンからの拡散によって前記ｎ＋型エ
ミッタ層６を形成させた上で、続いて、このポリシリコ
ンをマスクに用い、例えば、このｎ＋型エミッタ層６の
周囲にあって、高濃度のρ型不純物と低濃度のｎ型不純
物とをそれぞ打選択的に拡散させることにより、これら
を容易に形成し得る。
いては、まず、 ｎ型不純物を多量に含んで選択的に設
けられるポリシリコンからの拡散によって前記ｎ＋型エ
ミッタ層６を形成させた上で、続いて、このポリシリコ
ンをマスクに用い、例えば、このｎ＋型エミッタ層６の
周囲にあって、高濃度のρ型不純物と低濃度のｎ型不純
物とをそれぞ打選択的に拡散させることにより、これら
を容易に形成し得る。
そしてまた、前記ｐ型ベースＮ ４ ， ｐ ”型拡散
層５およびｎ０型エミッタ層６の各上面には、これら各
層４，５でのｐｎ接合のｎ一型拡散層７，およびｐ型拡
散層８を含んで一連のシリコン酸化膜１０を被覆させる
と共に、このシリコン酸化膜１０に開穿させた各開孔１
０ａを通して、前記ｐ０型拡散層５とｎ＋型エミッタ層
６とのそれぞれに、各別の金属配線９を電気的に接続さ
せ、さらに、これらの各金属配線９およびシリコン酸化
膜ＩＯの全面を、例えば、プラズマＣＶＤ法により ２
５０〜４００℃程度の温度下で堆積させる耐湿性の高い
プラズマ窒化膜１１によって保護被覆したものである。
層５およびｎ０型エミッタ層６の各上面には、これら各
層４，５でのｐｎ接合のｎ一型拡散層７，およびｐ型拡
散層８を含んで一連のシリコン酸化膜１０を被覆させる
と共に、このシリコン酸化膜１０に開穿させた各開孔１
０ａを通して、前記ｐ０型拡散層５とｎ＋型エミッタ層
６とのそれぞれに、各別の金属配線９を電気的に接続さ
せ、さらに、これらの各金属配線９およびシリコン酸化
膜ＩＯの全面を、例えば、プラズマＣＶＤ法により ２
５０〜４００℃程度の温度下で堆積させる耐湿性の高い
プラズマ窒化膜１１によって保護被覆したものである。
従って、前記のようにして構成されるツェナーダイオー
ド構造においては、 ｐ型ベース層４との間にｐｎ接合
を形成するｎ３型エミッタ層６の側面上部に、このロ“
型エミッタ層６よりも充分に不純物濃度を低くしたｎ一
型拡散層７を、また、このロー型拡散層７の外側に、
ρ型ベース層４よりも不純物濃度を高くしたｐ型拡散層
８をそれぞれに形成させたので、降伏時におけるｐｎ接
合のシリコン酸化膜によるＳｉ−Ｓｉｎ２の界面付近の
電界が緩和され、その降伏がこのＳｉ−Ｓｉｎ２界面よ
りもＳｉ側のバルク内で生ずるようになって、シリコン
酸化膜中ヘのキャリアの注入を著るしく低減させ得るも
のであり、この結果，界面準位などの発生を効果的に抑
制して、この界面準位などの影響によるベース層表面の
空乏化，ひいては，ツェナー降伏電圧の経時変化を防止
でき、装置の信頼性を格段に向上し得るのである。
ド構造においては、 ｐ型ベース層４との間にｐｎ接合
を形成するｎ３型エミッタ層６の側面上部に、このロ“
型エミッタ層６よりも充分に不純物濃度を低くしたｎ一
型拡散層７を、また、このロー型拡散層７の外側に、
ρ型ベース層４よりも不純物濃度を高くしたｐ型拡散層
８をそれぞれに形成させたので、降伏時におけるｐｎ接
合のシリコン酸化膜によるＳｉ−Ｓｉｎ２の界面付近の
電界が緩和され、その降伏がこのＳｉ−Ｓｉｎ２界面よ
りもＳｉ側のバルク内で生ずるようになって、シリコン
酸化膜中ヘのキャリアの注入を著るしく低減させ得るも
のであり、この結果，界面準位などの発生を効果的に抑
制して、この界面準位などの影響によるベース層表面の
空乏化，ひいては，ツェナー降伏電圧の経時変化を防止
でき、装置の信頼性を格段に向上し得るのである。
なお、前記実施例構成においては、ベース・エミッタツ
ェナーダイオードの場合について述べたが、ｐ＋型拡散
層５・エミッタの組み合せであってもよく、また、この
実施例構成では、ｎ ４− ｐ接合の場合であるが、ｐ
４− ｎ接合であってもよいことは勿論である。
ェナーダイオードの場合について述べたが、ｐ＋型拡散
層５・エミッタの組み合せであってもよく、また、この
実施例構成では、ｎ ４− ｐ接合の場合であるが、ｐ
４− ｎ接合であってもよいことは勿論である。
以ト詳述したように、この発明によれば、第１導電型の
第１の半導体層と、この第１の半導体層内に選択的に形
成された第２導電型の第２の高濃度半導体層との接合に
よるダイオードを有し、こ？らの第１，第２の各半導体
層上を酸化膜で絶縁させ、かつこの酸化膜上をプラズマ
窒化膜で保護被覆させた半導体装置の構成において、こ
れらの第１の半導体層と第２の高濃度半導体層とのダイ
才一ド接合が酸化膜に接する部分で、第２の高濃度半導
体層の側面上部に、これよりも不純物濃度を充分に低く
した第２導電型の第３の低濃度半導体層，およびその外
側に、第１の半導体層よりも不純物濃度を高くした第１
導電型の第，４の高濃度半導体層をそれぞれに形成させ
たから、降伏時でのダイオード接合の酸化膜に接する界
面付近，つまり、Ｓｉ−ＳｉＯ■の界面付近の電界が緩
和されて、このＳｉ−Ｓｉ０２界面よりもＳｉ側のバル
ク内で降伏を生じさせ、これにより酸化膜中ヘのキャリ
アの注入を良好に低減して、界面準位などの発生を効果
的に抑制でき、結果的にツェナー降伏電圧の経時変化を
有効に防止して、装置の信頼性を向上し得るものであり
、また、構造自体も比較的簡単で容易かつ安価に提供で
きるなどの優れた特長を有するものである。
第１の半導体層と、この第１の半導体層内に選択的に形
成された第２導電型の第２の高濃度半導体層との接合に
よるダイオードを有し、こ？らの第１，第２の各半導体
層上を酸化膜で絶縁させ、かつこの酸化膜上をプラズマ
窒化膜で保護被覆させた半導体装置の構成において、こ
れらの第１の半導体層と第２の高濃度半導体層とのダイ
才一ド接合が酸化膜に接する部分で、第２の高濃度半導
体層の側面上部に、これよりも不純物濃度を充分に低く
した第２導電型の第３の低濃度半導体層，およびその外
側に、第１の半導体層よりも不純物濃度を高くした第１
導電型の第，４の高濃度半導体層をそれぞれに形成させ
たから、降伏時でのダイオード接合の酸化膜に接する界
面付近，つまり、Ｓｉ−ＳｉＯ■の界面付近の電界が緩
和されて、このＳｉ−Ｓｉ０２界面よりもＳｉ側のバル
ク内で降伏を生じさせ、これにより酸化膜中ヘのキャリ
アの注入を良好に低減して、界面準位などの発生を効果
的に抑制でき、結果的にツェナー降伏電圧の経時変化を
有効に防止して、装置の信頼性を向上し得るものであり
、また、構造自体も比較的簡単で容易かつ安価に提供で
きるなどの優れた特長を有するものである。
第１図はこの発明の一実施例によるツェナーダイ才一ド
を適用した半導体装置の概要構成を模式的に示す断面図
であり、また、第２図は従来例によるツェナーダイオー
ドを適用した半導体装置の概要構成を模式的に示す断面
図、第３図は同上ツェナーダイオード構造でのｐ型ベー
ス層とｎ４−型エミッタ層との深さ方向における不純物
プロファイルを示すグラフ、第４図は同上ツェナーダイ
オードの電流一電圧特性図、第５図は同上ツエナーダイ
オードでの逆方向電圧印加時間に対する降伏電圧の経時
変化を示すグラフである。 ｌ・・・・ｐ型シリコン基板、２・・・・ｎ型エビタキ
シャル層、３・・・・ｐ型分離層、４・・・・ｐ型ベー
ス層（第１導電型の第１の半導体層）、５・・・・ｐ＋
型拡散層、６・・・・ｎ＋型エミッタ層（第２導電型の
第２の高濃度半導体層）、７・・・・ｎ一型拡散層（第
２導電型の第３の低濃度半導体層）、８・・・・ｐ型拡
散層（第１導電型の第４の高濃度半導体層）、９・・・
・金属配線、１０・・・・酸化膜、ｉｔ・・・・プラズ
マ窒化膜、１２・・・・逆降伏を発生する領域。 第１図
を適用した半導体装置の概要構成を模式的に示す断面図
であり、また、第２図は従来例によるツェナーダイオー
ドを適用した半導体装置の概要構成を模式的に示す断面
図、第３図は同上ツェナーダイオード構造でのｐ型ベー
ス層とｎ４−型エミッタ層との深さ方向における不純物
プロファイルを示すグラフ、第４図は同上ツェナーダイ
オードの電流一電圧特性図、第５図は同上ツエナーダイ
オードでの逆方向電圧印加時間に対する降伏電圧の経時
変化を示すグラフである。 ｌ・・・・ｐ型シリコン基板、２・・・・ｎ型エビタキ
シャル層、３・・・・ｐ型分離層、４・・・・ｐ型ベー
ス層（第１導電型の第１の半導体層）、５・・・・ｐ＋
型拡散層、６・・・・ｎ＋型エミッタ層（第２導電型の
第２の高濃度半導体層）、７・・・・ｎ一型拡散層（第
２導電型の第３の低濃度半導体層）、８・・・・ｐ型拡
散層（第１導電型の第４の高濃度半導体層）、９・・・
・金属配線、１０・・・・酸化膜、ｉｔ・・・・プラズ
マ窒化膜、１２・・・・逆降伏を発生する領域。 第１図
Claims (1)
- 第１導電型の第１の半導体層と、この第１の半導体層内
に選択的に形成された第２導電型の第２の高濃度半導体
層との接合によるダイオードを有し、これらの第１、第
２の各半導体層上を酸化膜で絶縁させ、かつこの酸化膜
上をプラズマ窒化膜で保護被覆させた構成において、前
記第２導電型の第２の高濃度半導体層の側面上部に、こ
の第２の高濃度半導体層よりも不純物濃度を充分に低く
した第２導電型の第３の低濃度半導体層、およびその外
側に、前記第１導電型の第１の半導体層よりも不純物濃
度を高くした第１導電型の第４の高濃度半導体層をそれ
ぞれに形成させたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1058526A JP2605392B2 (ja) | 1989-03-10 | 1989-03-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1058526A JP2605392B2 (ja) | 1989-03-10 | 1989-03-10 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02237167A true JPH02237167A (ja) | 1990-09-19 |
| JP2605392B2 JP2605392B2 (ja) | 1997-04-30 |
Family
ID=13086874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1058526A Expired - Fee Related JP2605392B2 (ja) | 1989-03-10 | 1989-03-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2605392B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5486709A (en) * | 1992-03-27 | 1996-01-23 | Agency Of Industrial Science & Technology | Surge protection device |
| JP2013258361A (ja) * | 2012-06-14 | 2013-12-26 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5756784A (en) * | 1980-09-24 | 1982-04-05 | Tokyo Shibaura Electric Co | Spacer |
| JPS58197856A (ja) * | 1982-05-14 | 1983-11-17 | Nec Corp | 半導体装置 |
| JPS59100580A (ja) * | 1982-11-12 | 1984-06-09 | フエアチアイルド・カメラ・アンド・インストルメント・コ−ポレ−シヨン | 埋設ツエナ−ダイオ−ド |
| JPS61294827A (ja) * | 1985-06-21 | 1986-12-25 | Nec Corp | 半導体装置の製造方法 |
-
1989
- 1989-03-10 JP JP1058526A patent/JP2605392B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5756784A (en) * | 1980-09-24 | 1982-04-05 | Tokyo Shibaura Electric Co | Spacer |
| JPS58197856A (ja) * | 1982-05-14 | 1983-11-17 | Nec Corp | 半導体装置 |
| JPS59100580A (ja) * | 1982-11-12 | 1984-06-09 | フエアチアイルド・カメラ・アンド・インストルメント・コ−ポレ−シヨン | 埋設ツエナ−ダイオ−ド |
| JPS61294827A (ja) * | 1985-06-21 | 1986-12-25 | Nec Corp | 半導体装置の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5486709A (en) * | 1992-03-27 | 1996-01-23 | Agency Of Industrial Science & Technology | Surge protection device |
| JP2013258361A (ja) * | 2012-06-14 | 2013-12-26 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2605392B2 (ja) | 1997-04-30 |
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|---|---|---|---|
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