JPH0223720A - 半導体回路 - Google Patents
半導体回路Info
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- JPH0223720A JPH0223720A JP63174322A JP17432288A JPH0223720A JP H0223720 A JPH0223720 A JP H0223720A JP 63174322 A JP63174322 A JP 63174322A JP 17432288 A JP17432288 A JP 17432288A JP H0223720 A JPH0223720 A JP H0223720A
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- Japan
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- 238000004519 manufacturing process Methods 0.000 abstract description 10
- 101150015217 FET4 gene Proteins 0.000 abstract description 6
- 239000006185 dispersion Substances 0.000 abstract 2
- 101150073536 FET3 gene Proteins 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
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- 230000004048 modification Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0952—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using Schottky type FET MESFET
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体回路に関するもので、例えばショットキ
・ゲート型電界効果トランジスタを用いたディジタル集
積回路の論理ゲートとして用いられる。
・ゲート型電界効果トランジスタを用いたディジタル集
積回路の論理ゲートとして用いられる。
従来から、Ｂ Ｆ Ｌ （Ｂｕｒｆｅｒｅｄ ＰＥＴ
Ｌｏｇｉｃ）回路と呼ばれる論理ゲートが知られている
。これは、第３図に示されるように、スイッチ段１０と
バッファ段２０を有して構成され、スイッチ段１０には
信号入力端子ＩＮから信号が入力され、バッファ段２０
からは信号出力端子ＯＵＴに信号が出力されるようにな
っている。ここで、スイッチ段１０はゲートが信号入力
端子ＩＮに接続されるスイッチング用ＦＥＴＩと、この
スイッチング用ＦＥＴＩのドレインにソースおよびゲー
トが接続された負荷用ＦＥＴ２を有して構成され、バッ
ファ段２０はスイッチング用ＦＥＴＩの出力がゲートに
入力されるソースフォロワＦＥＴ３と、このソースフォ
ロワＦＥＴ３のソースにアノードが接続されたレベルシ
フトダイオードＤと、このレベルシフトダイオードＤの
カソードにドレインが接続された電流源用ＦＥＴ４とを
有して構成される。
Ｌｏｇｉｃ）回路と呼ばれる論理ゲートが知られている
。これは、第３図に示されるように、スイッチ段１０と
バッファ段２０を有して構成され、スイッチ段１０には
信号入力端子ＩＮから信号が入力され、バッファ段２０
からは信号出力端子ＯＵＴに信号が出力されるようにな
っている。ここで、スイッチ段１０はゲートが信号入力
端子ＩＮに接続されるスイッチング用ＦＥＴＩと、この
スイッチング用ＦＥＴＩのドレインにソースおよびゲー
トが接続された負荷用ＦＥＴ２を有して構成され、バッ
ファ段２０はスイッチング用ＦＥＴＩの出力がゲートに
入力されるソースフォロワＦＥＴ３と、このソースフォ
ロワＦＥＴ３のソースにアノードが接続されたレベルシ
フトダイオードＤと、このレベルシフトダイオードＤの
カソードにドレインが接続された電流源用ＦＥＴ４とを
有して構成される。
この第３図の回路では、信号入力端子ＩＮがＨ（ハイレ
ベル）からしくロウレベル）に変化するとソースフォロ
ワＦＥＴ３のゲートがＬがらＨに変化し、逆に信号入力
端子ＩＮがＬがらＨに壺化するとソースフォロワＦＥＴ
３のゲートがＨがらＬに変化し、従って信号出力端子Ｏ
ＵＴには信号入力端子ＩＮへの信号入力を反転した信号
出力が得られることになる。このとき、信号出力端子Ｏ
ＵＴには各種の負荷回路（図示せず）が接続されており
、従ってこの負荷回路に蓄積された電荷を素速く放電す
ることが必要になる。
ベル）からしくロウレベル）に変化するとソースフォロ
ワＦＥＴ３のゲートがＬがらＨに変化し、逆に信号入力
端子ＩＮがＬがらＨに壺化するとソースフォロワＦＥＴ
３のゲートがＨがらＬに変化し、従って信号出力端子Ｏ
ＵＴには信号入力端子ＩＮへの信号入力を反転した信号
出力が得られることになる。このとき、信号出力端子Ｏ
ＵＴには各種の負荷回路（図示せず）が接続されており
、従ってこの負荷回路に蓄積された電荷を素速く放電す
ることが必要になる。
近年、ディジタル集積回路の高集積化と大規模化の進展
の中で、長い配線負荷を駆動できる論理ゲートが求めら
れるようになっている。そして、そのような工夫として
、例えばスイッチング用ＦＥＴへの入力信号と同相の信
号、すなわち出力信号を反転させた信号を生成してこれ
を電流源用ＦＥＴのゲートに入力することが試みられて
いる。
の中で、長い配線負荷を駆動できる論理ゲートが求めら
れるようになっている。そして、そのような工夫として
、例えばスイッチング用ＦＥＴへの入力信号と同相の信
号、すなわち出力信号を反転させた信号を生成してこれ
を電流源用ＦＥＴのゲートに入力することが試みられて
いる。
これによれば、電流源用ＦＥＴはソースフォロワＦＥＴ
と共にプッシュプル動作をすることになるので、負荷駆
動能力を向上させることができる。
と共にプッシュプル動作をすることになるので、負荷駆
動能力を向上させることができる。
しかしながら、この構成では電流源用ＦＥＴ等の素子の
特性のバラツキ（特にｖｔｈのバラツキ）により駆動能
力に大きなバラツキが生じる。このため、低消費電力性
と高速動作性を同時に実現しながら、しかも所定の負荷
駆動能力を達成するような半導体回路を歩留りよく得る
ことが困難になるという欠点が生じる。
特性のバラツキ（特にｖｔｈのバラツキ）により駆動能
力に大きなバラツキが生じる。このため、低消費電力性
と高速動作性を同時に実現しながら、しかも所定の負荷
駆動能力を達成するような半導体回路を歩留りよく得る
ことが困難になるという欠点が生じる。
そこで本発明は、低い消費電力で十分に高い負荷駆動能
力を実現でき、しかも製造上の歩留りを高くできる半導
体回路を提供することを目的とする。
力を実現でき、しかも製造上の歩留りを高くできる半導
体回路を提供することを目的とする。
本発明に係る半導体回路は、スイッチ段、バッファ段、
容量性素子およびバイアス供給抵抗素子を備えるもので
、スイッチ段はゲートに信号入力端子が接続されたスイ
ッチング用ＦＥＴおよびこれに直列接続された負荷とを
有して構成される。
容量性素子およびバイアス供給抵抗素子を備えるもので
、スイッチ段はゲートに信号入力端子が接続されたスイ
ッチング用ＦＥＴおよびこれに直列接続された負荷とを
有して構成される。
また、バッファ段はゲートがスイッチ段の出力端子に接
続されたソースフォロワＦＥＴおよびこれに直列接続さ
れた電流源用ＦＥＴとを有して構成される。そして、電
流源用ＦＥＴのゲートには出力の反転となる信号が容量
性素子を介して供給され、かつバイアス供給抵抗素子は
電流源用ＦＥＴゲートに接続され、かつこれは電流源用
ＦＥＴの活性層と同一条件下で形成されていることを特
徴とする。
続されたソースフォロワＦＥＴおよびこれに直列接続さ
れた電流源用ＦＥＴとを有して構成される。そして、電
流源用ＦＥＴのゲートには出力の反転となる信号が容量
性素子を介して供給され、かつバイアス供給抵抗素子は
電流源用ＦＥＴゲートに接続され、かつこれは電流源用
ＦＥＴの活性層と同一条件下で形成されていることを特
徴とする。
本発明の構成によれば、電流源用ＦＥＴのｖｔｈが浅い
ときにはバイアス供給抵抗素子の抵抗値は高くなり、電
流源用ＦＥＴのｖｔｈが深いときにはバイアス供給抵抗
素子の抵抗値は低くなる。このため、製造条件上のバラ
ツキを自動的に補償して、回路の動作変動をなくすこと
ができる。
ときにはバイアス供給抵抗素子の抵抗値は高くなり、電
流源用ＦＥＴのｖｔｈが深いときにはバイアス供給抵抗
素子の抵抗値は低くなる。このため、製造条件上のバラ
ツキを自動的に補償して、回路の動作変動をなくすこと
ができる。
以下、添付図面の第１図にもとづいて、本発明の詳細な
説明する。なお、図面の説明において同一要素には同一
符号を付し、重複する説明を省略する。
説明する。なお、図面の説明において同一要素には同一
符号を付し、重複する説明を省略する。
第１図は第１実施例に係る半導体回路の回路図である。
そして、これが第３図の従来回路（ＢＦＬ回路）と異な
る点は、電流源用ＦＥＴ４のゲートとソースが短絡され
ることなく、電流源用ＦＥＴ４とスイッチング用ＦＥＴ
Ｉのゲートが容量性素子３０を介して接続されており、
がっ電源用ＦＥＴ４のゲートにバイアス供給抵抗素子４
０が接続されていることである。そして更に、本発明に
おいて特徴的なことは、バイアス供給抵抗素子４０が電
源用ＦＥＴ４の活性層形成と同一の条件下で、すなわち
同一のイオン注入工程等を経て半導体基板（図示せず）
上に形成された半導体抵抗で構成されていることである
。
る点は、電流源用ＦＥＴ４のゲートとソースが短絡され
ることなく、電流源用ＦＥＴ４とスイッチング用ＦＥＴ
Ｉのゲートが容量性素子３０を介して接続されており、
がっ電源用ＦＥＴ４のゲートにバイアス供給抵抗素子４
０が接続されていることである。そして更に、本発明に
おいて特徴的なことは、バイアス供給抵抗素子４０が電
源用ＦＥＴ４の活性層形成と同一の条件下で、すなわち
同一のイオン注入工程等を経て半導体基板（図示せず）
上に形成された半導体抵抗で構成されていることである
。
次に、上記実施例の作用を説明する。
信号入力端子ＩＮへの信号入力がＬのときにはソースフ
ォロワＦＥＴ３のゲート電圧はＨになり、従ってソース
フォロワＦＥＴ３はオンになってレベルシフトダイオー
ドＤを流れる電流は信号出力端子ＯＵＴから負荷回路に
供給される。このとき、電流源用ＦＥＴ４のゲート電圧
は信号入力端子ＩＮのレベル変化に追従して一時的に低
くなり、従って電流源用ＦＥＴ４を流れる電流はわずか
である。このため、消費電流を低く抑えることが可能に
なる。
ォロワＦＥＴ３のゲート電圧はＨになり、従ってソース
フォロワＦＥＴ３はオンになってレベルシフトダイオー
ドＤを流れる電流は信号出力端子ＯＵＴから負荷回路に
供給される。このとき、電流源用ＦＥＴ４のゲート電圧
は信号入力端子ＩＮのレベル変化に追従して一時的に低
くなり、従って電流源用ＦＥＴ４を流れる電流はわずか
である。このため、消費電流を低く抑えることが可能に
なる。
信号入力端子ＩＮへの信号入力がＬからＨに変ると、ソ
ースフォロワＦＥＴ３のゲート電圧はＨからＬになり、
従ってソースフォロワＦＥＴ３はオンからオフになる。
ースフォロワＦＥＴ３のゲート電圧はＨからＬになり、
従ってソースフォロワＦＥＴ３はオンからオフになる。
このとき、電流源用ＦＥＴ４のゲート電圧は信号入力端
子ＩＮのレベル変化に追従して一時的に高くなり、従っ
て電流源用ＦＥＴ４を流れる電流は多くなるので、信号
出力端子ＯＵＴに接続された負荷回路（図示せず）の電
荷は素早く放電される。このため、特に出力がＨからＬ
に変るときの負荷駆動能力を大きくすることができる。
子ＩＮのレベル変化に追従して一時的に高くなり、従っ
て電流源用ＦＥＴ４を流れる電流は多くなるので、信号
出力端子ＯＵＴに接続された負荷回路（図示せず）の電
荷は素早く放電される。このため、特に出力がＨからＬ
に変るときの負荷駆動能力を大きくすることができる。
次に、信号入力端子ＩＮへの信号入力がＨからＬに戻る
と、前述したようにソースフォロワＦＥＴ３のゲート電
圧はしからＨに戻り、かつ電流源用ＦＥＴ４のゲート電
圧は一時的に低くなる。
と、前述したようにソースフォロワＦＥＴ３のゲート電
圧はしからＨに戻り、かつ電流源用ＦＥＴ４のゲート電
圧は一時的に低くなる。
従って、ソースフォロワＦＥＴ３と電流源用ＦＥＴ４は
プッシュプル動作に近い働きをする。
プッシュプル動作に近い働きをする。
上記のような回路動作において、特に信号入力端子ＩＮ
へ信号入力がＬからＨに変化したときの負荷回路の電荷
の放電は、第１に電源用ＦＥＴ４のｖｔｈに依存し、第
２に容量性素子３０およびバイアス供給抵抗素子４０か
らなる回路を介して電源用ＦＥＴ４のゲートに印加され
る信号に依存する。そこで、まず電源用ＦＥＴ４の活性
層形成時の製造条件（イオン注入等の条件）のために、
電源用ＦＥＴ４のｖｔｈが浅くなっているときについて
考えると、この場合には電源用ＦＥＴ４の負荷駆動力は
小さい。ところが、電源用ＦＥＴ４の活性層と同一条件
下で形成されるバイアス供給抵抗素子４０については抵
抗値が大きくなるため、容量性素子３０とバイアス供給
抵抗素子４０によるＣＲ時定数は大きくなり、従って電
源用ＦＥＴ４のゲートに与えられる信号量も大となって
プッシュプル効果が大になる。その結果、電源用ＦＥＴ
４自体の駆動力の低さは容量性素子３０とバイアス供給
抵抗素子４０による時定数の大きさで相殺され、実際の
回路の負荷駆動力は電源用ＦＥＴ４自体のそれより大き
くなる。
へ信号入力がＬからＨに変化したときの負荷回路の電荷
の放電は、第１に電源用ＦＥＴ４のｖｔｈに依存し、第
２に容量性素子３０およびバイアス供給抵抗素子４０か
らなる回路を介して電源用ＦＥＴ４のゲートに印加され
る信号に依存する。そこで、まず電源用ＦＥＴ４の活性
層形成時の製造条件（イオン注入等の条件）のために、
電源用ＦＥＴ４のｖｔｈが浅くなっているときについて
考えると、この場合には電源用ＦＥＴ４の負荷駆動力は
小さい。ところが、電源用ＦＥＴ４の活性層と同一条件
下で形成されるバイアス供給抵抗素子４０については抵
抗値が大きくなるため、容量性素子３０とバイアス供給
抵抗素子４０によるＣＲ時定数は大きくなり、従って電
源用ＦＥＴ４のゲートに与えられる信号量も大となって
プッシュプル効果が大になる。その結果、電源用ＦＥＴ
４自体の駆動力の低さは容量性素子３０とバイアス供給
抵抗素子４０による時定数の大きさで相殺され、実際の
回路の負荷駆動力は電源用ＦＥＴ４自体のそれより大き
くなる。
次に、電源用ＦＥＴ４の活性層形成時の製造条件のため
に、電源用ＦＥＴ４のｖｔｈが深くなっているときには
、バイアス供給抵抗素子４０については同一製造条件ゆ
えに抵抗値が低くなっている。
に、電源用ＦＥＴ４のｖｔｈが深くなっているときには
、バイアス供給抵抗素子４０については同一製造条件ゆ
えに抵抗値が低くなっている。
このため、電源用ＦＥＴ４自体の負荷駆動力は高くなる
が上記のＣＲ時定数は小さくなり、従ってプッシュプル
効果は小さくなる。その結果、電源用ＦＥＴ４自体の駆
動力の高さはＣＲ時定数の小さいことで補償され、製造
条件のバラツキによる特性のバラツキが相殺されること
になる。このため、十分な負荷駆動能力を維持しながら
、消費電流を軽減できる論理ゲート回路を、高い歩留り
で実現できることになる。
が上記のＣＲ時定数は小さくなり、従ってプッシュプル
効果は小さくなる。その結果、電源用ＦＥＴ４自体の駆
動力の高さはＣＲ時定数の小さいことで補償され、製造
条件のバラツキによる特性のバラツキが相殺されること
になる。このため、十分な負荷駆動能力を維持しながら
、消費電流を軽減できる論理ゲート回路を、高い歩留り
で実現できることになる。
第２図は本発明の別の実施例を適用した半導体回路の回
路図である。
路図である。
この回路は、第１図のＢＦＬ構成と異なり、Ｓ ＣＦ
Ｌ （Ｓｏｕｒｓｅ Ｃｏｕｐｌｅｄ ＰＥＴ Ｌｏｇ
ｉｃ）構成になっている。スイッチ段をなすＦＥＴＩＩ
、１２のゲートには入力信号（ＩＮ）と基準電圧（ＲＥ
Ｆ）が与えられ、この差動構成の回路には電流源Ｉが接
続されている。一方のバッファ段はＦＥＴ３１゜４１お
よびレベルシフトダイオードＤで構成され、他方のバッ
ファ段はＦＥＴ３２，４２およびレベルシフトダイオー
ドＤで構成される。
Ｌ （Ｓｏｕｒｓｅ Ｃｏｕｐｌｅｄ ＰＥＴ Ｌｏｇ
ｉｃ）構成になっている。スイッチ段をなすＦＥＴＩＩ
、１２のゲートには入力信号（ＩＮ）と基準電圧（ＲＥ
Ｆ）が与えられ、この差動構成の回路には電流源Ｉが接
続されている。一方のバッファ段はＦＥＴ３１゜４１お
よびレベルシフトダイオードＤで構成され、他方のバッ
ファ段はＦＥＴ３２，４２およびレベルシフトダイオー
ドＤで構成される。
ここで、容量性素子Ｃはそれぞれ電流源用ＦＥＴ４１，
４２のゲートとスイッチ用ＦＥＴ１１．１２のドレイン
との間に接続されているが、これは出力（ＯＵＴ）と反
転した信号を容量性素子Ｃを介してＦＥＴ４１，４２の
ゲートに供給するためである。そして、この実施例にお
いて重要なことは、電流源用ＦＥＴ４１，４２の活性層
と同一条件でバイアス供給抵抗素子Ｒが形成されている
ことである。これにより、前述の第１実施例と同様の効
果を奏することができる。
４２のゲートとスイッチ用ＦＥＴ１１．１２のドレイン
との間に接続されているが、これは出力（ＯＵＴ）と反
転した信号を容量性素子Ｃを介してＦＥＴ４１，４２の
ゲートに供給するためである。そして、この実施例にお
いて重要なことは、電流源用ＦＥＴ４１，４２の活性層
と同一条件でバイアス供給抵抗素子Ｒが形成されている
ことである。これにより、前述の第１実施例と同様の効
果を奏することができる。
本発明は上記実施例に限定されず、種々の変形が可能で
ある。
ある。
例えば、レベルシフトダイオードは１個に限らず、複数
段としてもよい。また、全く設けないようにしてもよい
。レベルシフトダイオードを省略したときには、第１図
の回路は例えばＩＣの出力バッファのような、入力に対
して出力の論理レベルが高くてもよい回路に用いること
ができる。
段としてもよい。また、全く設けないようにしてもよい
。レベルシフトダイオードを省略したときには、第１図
の回路は例えばＩＣの出力バッファのような、入力に対
して出力の論理レベルが高くてもよい回路に用いること
ができる。
あるいは、回路を構成するＦＥＴのｖｔｈを異なった条
件とすることにより、入力に対し出力の論理レベルを同
一にすることもできる。具体的には、第１図の回路にお
いてＦＥＴ２，４をデプレッション型とし、ＦＥＴＩ、
３をエンハンスメント型としてもよい。
件とすることにより、入力に対し出力の論理レベルを同
一にすることもできる。具体的には、第１図の回路にお
いてＦＥＴ２，４をデプレッション型とし、ＦＥＴＩ、
３をエンハンスメント型としてもよい。
以上、詳細に説明した通り本発明では、電流源用ＦＥＴ
のｖｔｈが浅いときにはバイアス供給抵抗素子の抵抗値
は高くなり、電流源用ＦＥＴのｖｔｈが深いときにはバ
イアス供給抵抗素子の抵抗値は低くなる。このため、製
造条件上のバラツキを自動的に補償して、回路の動作変
動をなくすことができるので、低い消費電力で十分に高
い負荷駆動能力を実現でき、しかも製造上の歩留りを高
くできる半導体回路が得られる。
のｖｔｈが浅いときにはバイアス供給抵抗素子の抵抗値
は高くなり、電流源用ＦＥＴのｖｔｈが深いときにはバ
イアス供給抵抗素子の抵抗値は低くなる。このため、製
造条件上のバラツキを自動的に補償して、回路の動作変
動をなくすことができるので、低い消費電力で十分に高
い負荷駆動能力を実現でき、しかも製造上の歩留りを高
くできる半導体回路が得られる。
第１図は、本発明の実施例に係る半導体回路の回路図、
第２図は、別の実施例に係る半導体回路の回路図、第３
図は、従来のＢＦＬ回路の回路図である。 １・・・スイッチング用ＦＥＴ、２・・・負荷用ＦＥＴ
。 ３・・・ソースフォロワＦＥＴ、４・・・電ｕｉ用ＦＥ
Ｔ。 Ｄ・・・レベルシフトダイオード、１０・・・スイッチ
段、２０・・・バッファ段、３０・・・容量性素子、４
０・・・バイアス供給抵抗素子、ＩＮ・・・信号入力端
子、ＯＵＴ・・・信号出力端子。 特許出願人 住友電気工業株式会社 代理人弁理士 長谷用 芳 樹従来のＢＦＬ回
路 第３図
第２図は、別の実施例に係る半導体回路の回路図、第３
図は、従来のＢＦＬ回路の回路図である。 １・・・スイッチング用ＦＥＴ、２・・・負荷用ＦＥＴ
。 ３・・・ソースフォロワＦＥＴ、４・・・電ｕｉ用ＦＥ
Ｔ。 Ｄ・・・レベルシフトダイオード、１０・・・スイッチ
段、２０・・・バッファ段、３０・・・容量性素子、４
０・・・バイアス供給抵抗素子、ＩＮ・・・信号入力端
子、ＯＵＴ・・・信号出力端子。 特許出願人 住友電気工業株式会社 代理人弁理士 長谷用 芳 樹従来のＢＦＬ回
路 第３図
Claims (1)
- 【特許請求の範囲】 １、ゲートに信号入力端子が接続されたスイッチング用
ＦＥＴおよびこれに直列接続された負荷とを有して構成
されるスイッチ段と、ゲートが前記スイッチ段の出力端
子に接続されたソースフォロワＦＥＴおよびこれに直列
接続された電流源用ＦＥＴとを有して構成されるバッフ
ァ段とを備える半導体回路において、 前記電流源用ＦＥＴのゲートに出力の反転となる信号を
容量性素子を介して供給し、かつ前記電流源用ＦＥＴの
ゲートに所定のバイアスを供給するように、当該電流源
用ＦＥＴの活性層と同一の条件下で形成されたバイアス
供給抵抗素子を備えることを特徴とする半導体回路。 ２、前記ソースフォロワＦＥＴと前記電流源用ＦＥＴが
少なくとも１つのレベルシフトダイオードを介して接続
されていることを特徴とする請求項１記載の半導体回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63174322A JPH0223720A (ja) | 1988-07-13 | 1988-07-13 | 半導体回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63174322A JPH0223720A (ja) | 1988-07-13 | 1988-07-13 | 半導体回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0223720A true JPH0223720A (ja) | 1990-01-25 |
Family
ID=15976617
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63174322A Pending JPH0223720A (ja) | 1988-07-13 | 1988-07-13 | 半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0223720A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009294978A (ja) * | 2008-06-06 | 2009-12-17 | Asahi Kasei Toko Power Device Corp | 基準電圧回路 |
| US8406262B2 (en) | 2010-01-06 | 2013-03-26 | Sumitomo Electric Industries, Ltd. | LD-driver improving falling edge of driving signal |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59163857A (ja) * | 1983-03-09 | 1984-09-14 | Agency Of Ind Science & Technol | ＧａＡｓ論理集積回路 |
| JPS59171218A (ja) * | 1983-03-17 | 1984-09-27 | Nec Corp | 電荷転送素子の入力サンプリングパルス発生回路 |
-
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