JPH02238692A - パッケージ型素子の実装方法 - Google Patents
パッケージ型素子の実装方法Info
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- JPH02238692A JPH02238692A JP1059407A JP5940789A JPH02238692A JP H02238692 A JPH02238692 A JP H02238692A JP 1059407 A JP1059407 A JP 1059407A JP 5940789 A JP5940789 A JP 5940789A JP H02238692 A JPH02238692 A JP H02238692A
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- dielectric
- wiring board
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
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-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
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- Waveguides (AREA)
- Electric Connection Of Electric Components To Printed Circuits (AREA)
- Cooling Or The Like Of Electrical Apparatus (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明はＩＣ素子，ＬＳＩ素子なとを内装するパッケー
ジ型素子の実装方法に係り、特に高速高周波で動作させ
るパッケージ型素子の実装方法に関する。
ジ型素子の実装方法に係り、特に高速高周波で動作させ
るパッケージ型素子の実装方法に関する。
（従来の技術）
電子機器類の機能向上乃至性能向上を１」的にして、た
とえばシリコンバイポーラロジックＩＣ素子（ＥＣＬ）
、ＧａＡｓディジイタル素子なとクロック周波数がＧ
Ｈｚオーダーとなるような半導体素子か使用されつつあ
る。しかしてこれらの半導体素子は、通常、マイクロ波
ディハイスの実装で採られていた方式に従って配線基板
に実装した構成で実用に供されている。たとえば第５図
に断面構造を示すように構成されている。すなわち所定
領域１ａが繰り抜かれた絶縁体層１ｂと、この絶縁体層
】ｂの片面に貼り合せた金属板２と、前記絶縁体層１ｂ
の他の面に形設された所要の導体バタン（マイクロスト
リップ線路）３とから成る配線基板１の前記絶縁体層１
ｂの繰り抜き領域１ａに、パッケージングされたＧａＡ
ｓディジイタル素子など４を搭載，実装した構成で実用
されている。なお、上記構造では絶縁体層１ｂの繰り抜
き領域１ａは、ここに搭載，実装するパッケージ型素子
４とそのパッケージ型素子４のリード端子４ａか接続す
るマイクロストリップ線路３との距離（間隙）を可及的
に小さくし、前記マイクロストリップ線路３を進行して
来た信号がパッケージ型素子４内に最小の不連続部分を
介して伝達されるようにしてあり、この構成によって２
０ＧＨｚ〜４ ０ Ｇ Ｈ ｚの周波数範囲で所要の機
能が発揮される。上記構成の場合、前記のような特性か
可能になるのは、配線基板１上の導体パターン（絶縁体
層１ｂ面に形設されたマイクロストリップ線路）３のグ
ランド面２ａとパッケージ型素子４の基準グランド２ｂ
とか超高周波領域まで同一と見做せるためてある。
とえばシリコンバイポーラロジックＩＣ素子（ＥＣＬ）
、ＧａＡｓディジイタル素子なとクロック周波数がＧ
Ｈｚオーダーとなるような半導体素子か使用されつつあ
る。しかしてこれらの半導体素子は、通常、マイクロ波
ディハイスの実装で採られていた方式に従って配線基板
に実装した構成で実用に供されている。たとえば第５図
に断面構造を示すように構成されている。すなわち所定
領域１ａが繰り抜かれた絶縁体層１ｂと、この絶縁体層
】ｂの片面に貼り合せた金属板２と、前記絶縁体層１ｂ
の他の面に形設された所要の導体バタン（マイクロスト
リップ線路）３とから成る配線基板１の前記絶縁体層１
ｂの繰り抜き領域１ａに、パッケージングされたＧａＡ
ｓディジイタル素子など４を搭載，実装した構成で実用
されている。なお、上記構造では絶縁体層１ｂの繰り抜
き領域１ａは、ここに搭載，実装するパッケージ型素子
４とそのパッケージ型素子４のリード端子４ａか接続す
るマイクロストリップ線路３との距離（間隙）を可及的
に小さくし、前記マイクロストリップ線路３を進行して
来た信号がパッケージ型素子４内に最小の不連続部分を
介して伝達されるようにしてあり、この構成によって２
０ＧＨｚ〜４ ０ Ｇ Ｈ ｚの周波数範囲で所要の機
能が発揮される。上記構成の場合、前記のような特性か
可能になるのは、配線基板１上の導体パターン（絶縁体
層１ｂ面に形設されたマイクロストリップ線路）３のグ
ランド面２ａとパッケージ型素子４の基準グランド２ｂ
とか超高周波領域まで同一と見做せるためてある。
その他、用途によっては第６図に１υｉ面的に示すよう
に、配線基板１すなわちマイクロス１・リップ線路３か
形設された絶縁体層＋１）面に、フラソ１・パッケージ
型素子４“を搭載，実装した構成も採られている。この
場合は搭載，実装したフラッ１・パッケージ型素子４′
直下の配線基板１面にもマイクロストリップ線路３を配
設し、配線の高密度化を図り得ると言う利点がある。さ
らに、第７図に断面的に示すように、パッケージ型素子
４をピングリッドアレイの構造にしてマイクロストリッ
プ線路３が形設された配線基板１面に、搭載，実装した
構成を採ったものも知られている。
に、配線基板１すなわちマイクロス１・リップ線路３か
形設された絶縁体層＋１）面に、フラソ１・パッケージ
型素子４“を搭載，実装した構成も採られている。この
場合は搭載，実装したフラッ１・パッケージ型素子４′
直下の配線基板１面にもマイクロストリップ線路３を配
設し、配線の高密度化を図り得ると言う利点がある。さ
らに、第７図に断面的に示すように、パッケージ型素子
４をピングリッドアレイの構造にしてマイクロストリッ
プ線路３が形設された配線基板１面に、搭載，実装した
構成を採ったものも知られている。
（発明が解決しようとする課題）
しかし、上記構成の場合は、高周波特性と、実装の融通
性．コスト，多端子ピン対応．放熱性などとが両立せず
実用上満足し得る状態とは占えない。すなわち、第５図
に示した構成の場合は、ボード上の導体パターン（絶縁
体層Ｉｂ面に形設されたマイクロス１・リップ線路）３
のグランド面２ａとパッケージ型素子４の基準グランド
２ｂとを同一にするため、また絶縁体層１１〕面に形設
されたマイクロストリップ線路３を、パッケージ型素子
４のリード端子４ａへ特性インピーダンスの乱れなく最
短で接続するためには、絶縁体層１ｂの所定領域１ａを
寸法精度よく繰り抜き、その繰り抜いた所定領域１ａに
、パッケージ型素子４を沈めるように搭載実装しなけれ
ばならない。このため、構成が煩雑になり、歩留りも劣
ると言う問題がある。しかも放熱性を良くするためには
、特殊な金属コアボド（金属コア配線基板）を用いなけ
ればならずコストアップとなる。
性．コスト，多端子ピン対応．放熱性などとが両立せず
実用上満足し得る状態とは占えない。すなわち、第５図
に示した構成の場合は、ボード上の導体パターン（絶縁
体層Ｉｂ面に形設されたマイクロス１・リップ線路）３
のグランド面２ａとパッケージ型素子４の基準グランド
２ｂとを同一にするため、また絶縁体層１１〕面に形設
されたマイクロストリップ線路３を、パッケージ型素子
４のリード端子４ａへ特性インピーダンスの乱れなく最
短で接続するためには、絶縁体層１ｂの所定領域１ａを
寸法精度よく繰り抜き、その繰り抜いた所定領域１ａに
、パッケージ型素子４を沈めるように搭載実装しなけれ
ばならない。このため、構成が煩雑になり、歩留りも劣
ると言う問題がある。しかも放熱性を良くするためには
、特殊な金属コアボド（金属コア配線基板）を用いなけ
ればならずコストアップとなる。
また第６図に示した構成の場合は、配線基板１に対する
パッケージ型素子４の搭載，実装上の制約が少ないと言
う利点を有するか、中空に浮いた／０リードは高いイン
ダクタンスを示し数ＧＨｚ以上の周波数帯域では使用し
得ないと言う不都合がある。さらに、第７図に示した構
成の場合は、リードインダクタンスを小さくするためリ
ード端子の長さを極力短くする必要かある。しかしりド
端子の長さを短くし過ぎると、接続のための半ｌＴ１３
ａの盛り上がりなどによって、配線幇板１とパッケージ
型素子４の熱膨脹係数差を吸収しきれず、離脱など起し
易くなり、機械的信頼性を失う。
パッケージ型素子４の搭載，実装上の制約が少ないと言
う利点を有するか、中空に浮いた／０リードは高いイン
ダクタンスを示し数ＧＨｚ以上の周波数帯域では使用し
得ないと言う不都合がある。さらに、第７図に示した構
成の場合は、リードインダクタンスを小さくするためリ
ード端子の長さを極力短くする必要かある。しかしりド
端子の長さを短くし過ぎると、接続のための半ｌＴ１３
ａの盛り上がりなどによって、配線幇板１とパッケージ
型素子４の熱膨脹係数差を吸収しきれず、離脱など起し
易くなり、機械的信頼性を失う。
［発明の構成］
（課題を解決するための手段）
本発明は上記事情に対処してなされたもので、繁雑な作
業や複雑な構成によらず、比較的簡易な構成で所要の高
速，高周波で動作する実装構造を提供することを目的と
する。つまり、高速動作する半導体素子を内装し少くと
も２本の信号入出力用リード端子を有するパッケージ型
素子を配線基板の所定面に搭載，実装し、この実装した
パツケージ型素子のリード端子に対応する領域に誘電体
もしくは誘電体一導体系を配設した蓋状治具を前記実装
したパッケージ型素子に圧接装着することにより或るい
は、高速動作する半導体素子を内装し少くとも２本の信
号入出力用リード端子を有するパッケージ型素子を実装
するに当り、前記信号入出力用リード端子間に予め誘電
体もしくは誘電体一導体系を配設しておくことを骨子と
したもので、これによって所要の高速，高周波で動作す
る実装回路が得られる実装方法である。
業や複雑な構成によらず、比較的簡易な構成で所要の高
速，高周波で動作する実装構造を提供することを目的と
する。つまり、高速動作する半導体素子を内装し少くと
も２本の信号入出力用リード端子を有するパッケージ型
素子を配線基板の所定面に搭載，実装し、この実装した
パツケージ型素子のリード端子に対応する領域に誘電体
もしくは誘電体一導体系を配設した蓋状治具を前記実装
したパッケージ型素子に圧接装着することにより或るい
は、高速動作する半導体素子を内装し少くとも２本の信
号入出力用リード端子を有するパッケージ型素子を実装
するに当り、前記信号入出力用リード端子間に予め誘電
体もしくは誘電体一導体系を配設しておくことを骨子と
したもので、これによって所要の高速，高周波で動作す
る実装回路が得られる実装方法である。
（作 用）
上記のように本発明では高速動作する半導体素子を内装
するパッケージ型素子を所定の配線基板面に搭載，実装
する工程もしくは前記実装した後治具を装着する工程で
１／０リード端子の近傍に誘電体もしくは誘電体一導体
系を配設する。このため実装形成された実装回路（装置
）においては、前記１／０り−１・端子と接地導体との
間の静電容量が大きくなって、結果的にインダクタンス
か低下する。つまり、１／０リード端子の近傍では、前
記配設した誘電体の誘電率もしくは誘電体一導体系にお
ける誘電体の誘電率および接地導体との間隙低減により
Ｉ／Ｏリード端子の静電容量が大幅に増大し、Ｉ／Ｏリ
ード端子のインダクタンスを下げることかできる。かく
してＩ／Ｏリード端子の特性インピーダンスはその前後
の特性インピーダンスと一致するようになって、パッケ
ージ型素子の使用周波数限界を上げることかできる。
するパッケージ型素子を所定の配線基板面に搭載，実装
する工程もしくは前記実装した後治具を装着する工程で
１／０リード端子の近傍に誘電体もしくは誘電体一導体
系を配設する。このため実装形成された実装回路（装置
）においては、前記１／０り−１・端子と接地導体との
間の静電容量が大きくなって、結果的にインダクタンス
か低下する。つまり、１／０リード端子の近傍では、前
記配設した誘電体の誘電率もしくは誘電体一導体系にお
ける誘電体の誘電率および接地導体との間隙低減により
Ｉ／Ｏリード端子の静電容量が大幅に増大し、Ｉ／Ｏリ
ード端子のインダクタンスを下げることかできる。かく
してＩ／Ｏリード端子の特性インピーダンスはその前後
の特性インピーダンスと一致するようになって、パッケ
ージ型素子の使用周波数限界を上げることかできる。
（実施例）
以下本発明の実施例を説明する。先ず、絶縁体層１ｂの
主面に所要の導体パターン（マイクロストリップ線路）
３が形設されて成る配線基板１を用意する。次いでたと
えばＧａＡｓディジイタル素子４ｂをパッケージングし
て成るパッケージ型素子４をキャビテイダウン（索子４
ｂの能動層かボド側に向いている）方向として前記配線
基板１に搭載，実装する。つまり、熱伝導性金属層４Ｃ
か片面に貼り合わせられた所定のセラミック基板４ｄに
ＧａＡｓディジイタル素子４ｂを装着し、さらにその素
子４ｂをセラミックス製筒状体（側壁を成す）４ｅと金
属板４ｒとで気密に封止されて成るバッケジ型素子４を
、絶縁体層１ｂの主面に所要の導体パターン（マイクロ
ストリップ線路）３が形設されて成る配線基板１面に搭
載，実装する。しかる後、前記熱伝導性金属層４ｃ側に
、素子４ｂの発熱を熱伝導性金属層４ｃを介して放散す
る放熱器を兼ねた冶具５を圧接，装着ずることにより、
第１図に断面的に示す構成のパッケージ型素子を実装し
て成る回路装置か得られる。なお、上記治具５の圧接実
装において、前記治具５の所定領域つまり、バッケージ
型素子４のリード端子４ａがボード面の導体パターン３
に電気的に接続されたリード端子４ａに対応する領域に
は予め導体６および誘電体７を配設してある。この実装
例においてはＩ／Ｏリード端子４ａから内側の配線１パ
ッケージ内の配線は、前記熱電導金属層４ｃとマイクロ
ストリップ，ストリップ線路を形成し高周波特性を達成
している。またＩ／Ｏリード端子４ａに達したところで
接地導体は遠く離れ、１本以」二のＩ／Ｏリード端子４
ａとしてパッケージの外部と接続される。これと同時に
抑え治具（この例では放熱器５）に誘電体７たとえばエ
ラス１・マーを介して配設された導体（グランドプレー
ン）６は前記パッケ−ジ４の熱電導金属層４ｃとボー１
・とを電気的に接続されている。しかして、前記導体（
グラントプレーン）６は、表面に設けてある誘電体層８
たとえばポリイミド樹脂層やテ１・ラフ口口エチレン樹
脂層によってＩ／Ｏリード端子４ａと一定の間隔（間隙
）を保たれている。
主面に所要の導体パターン（マイクロストリップ線路）
３が形設されて成る配線基板１を用意する。次いでたと
えばＧａＡｓディジイタル素子４ｂをパッケージングし
て成るパッケージ型素子４をキャビテイダウン（索子４
ｂの能動層かボド側に向いている）方向として前記配線
基板１に搭載，実装する。つまり、熱伝導性金属層４Ｃ
か片面に貼り合わせられた所定のセラミック基板４ｄに
ＧａＡｓディジイタル素子４ｂを装着し、さらにその素
子４ｂをセラミックス製筒状体（側壁を成す）４ｅと金
属板４ｒとで気密に封止されて成るバッケジ型素子４を
、絶縁体層１ｂの主面に所要の導体パターン（マイクロ
ストリップ線路）３が形設されて成る配線基板１面に搭
載，実装する。しかる後、前記熱伝導性金属層４ｃ側に
、素子４ｂの発熱を熱伝導性金属層４ｃを介して放散す
る放熱器を兼ねた冶具５を圧接，装着ずることにより、
第１図に断面的に示す構成のパッケージ型素子を実装し
て成る回路装置か得られる。なお、上記治具５の圧接実
装において、前記治具５の所定領域つまり、バッケージ
型素子４のリード端子４ａがボード面の導体パターン３
に電気的に接続されたリード端子４ａに対応する領域に
は予め導体６および誘電体７を配設してある。この実装
例においてはＩ／Ｏリード端子４ａから内側の配線１パ
ッケージ内の配線は、前記熱電導金属層４ｃとマイクロ
ストリップ，ストリップ線路を形成し高周波特性を達成
している。またＩ／Ｏリード端子４ａに達したところで
接地導体は遠く離れ、１本以」二のＩ／Ｏリード端子４
ａとしてパッケージの外部と接続される。これと同時に
抑え治具（この例では放熱器５）に誘電体７たとえばエ
ラス１・マーを介して配設された導体（グランドプレー
ン）６は前記パッケ−ジ４の熱電導金属層４ｃとボー１
・とを電気的に接続されている。しかして、前記導体（
グラントプレーン）６は、表面に設けてある誘電体層８
たとえばポリイミド樹脂層やテ１・ラフ口口エチレン樹
脂層によってＩ／Ｏリード端子４ａと一定の間隔（間隙
）を保たれている。
かくして、前記実装されたパッケージ型素子４の１／０
リード端子４ａ部は第１図のＡ−Ａ線に沿った断面を示
す第２図に示すような構成と成り、、前記 Ｉ／Ｏリー
ド端子４ａは理想的なマイクロストリップ伝送線路とな
る。つまり、前記Ｉ／Ｏリード端子４ａに導体（グラン
トプレーン）６を一定間隔で接近させることにより、リ
ードインダクタンスを抑え特性インピーダンスを一定化
している。
リード端子４ａ部は第１図のＡ−Ａ線に沿った断面を示
す第２図に示すような構成と成り、、前記 Ｉ／Ｏリー
ド端子４ａは理想的なマイクロストリップ伝送線路とな
る。つまり、前記Ｉ／Ｏリード端子４ａに導体（グラン
トプレーン）６を一定間隔で接近させることにより、リ
ードインダクタンスを抑え特性インピーダンスを一定化
している。
次に他の実施例を説明する。この例はビングリッドアレ
イを適用した例で、パッケージ型素子４の搭載実装にお
いて、１／０リード端子４ａを、絶縁体層１ｂの主面に
所要の導体パターン（マイクロストリップ線路）３が形
設されて成る配線基板］へ圧接し半田付けするに当り、
パッケージ型素子４から導出されている１／０リード端
子４ａ間の空間に予め異方性導電体９を挿入配設して実
装する方法である。この実装方法においては、パッケー
ジ型素子４のＩ／Ｏリード端子４ａ導出面にそれら１／
０リード端子４ａ間（空間）を適宜埋めるように異方性
導電体９を予め装着した構造としておき、これを所定の
配線基板１面に搭載，実装している。第３図はかくして
パッケージ型素子４を配線基板１に搭載，実装して成る
実装回路装置を断面的に示したものである。なお、この
異方性導電体９は、絶縁体（誘電体）領域９ａと導体領
域９ｂとが方向性を採って混在しているため、前記リー
ド端子４ａ取りイ・ｊけ部の間のグランドバットと配線
基板１のグランドバットとの間を結ぶと同時に、信号線
Ｃｌ／０リード端子４ａ）を取り囲み擬似的に同軸線路
を形成する。
イを適用した例で、パッケージ型素子４の搭載実装にお
いて、１／０リード端子４ａを、絶縁体層１ｂの主面に
所要の導体パターン（マイクロストリップ線路）３が形
設されて成る配線基板］へ圧接し半田付けするに当り、
パッケージ型素子４から導出されている１／０リード端
子４ａ間の空間に予め異方性導電体９を挿入配設して実
装する方法である。この実装方法においては、パッケー
ジ型素子４のＩ／Ｏリード端子４ａ導出面にそれら１／
０リード端子４ａ間（空間）を適宜埋めるように異方性
導電体９を予め装着した構造としておき、これを所定の
配線基板１面に搭載，実装している。第３図はかくして
パッケージ型素子４を配線基板１に搭載，実装して成る
実装回路装置を断面的に示したものである。なお、この
異方性導電体９は、絶縁体（誘電体）領域９ａと導体領
域９ｂとが方向性を採って混在しているため、前記リー
ド端子４ａ取りイ・ｊけ部の間のグランドバットと配線
基板１のグランドバットとの間を結ぶと同時に、信号線
Ｃｌ／０リード端子４ａ）を取り囲み擬似的に同軸線路
を形成する。
さらに、他の実施例として、配線基板１に対するパッケ
ージ型素子４の搭載，実装に先立って、そのパッケージ
型素子４のＩ／Ｏリード端子４ａ間に前記例（第３図）
の場合と同様に、予め誘電体７を挿入，配設しておいて
、これを配線基板１面に搭載，実装してもよい。第４図
はこの実装例によって構成した実装回路装置の一部を断
面的に示したものである。この実装１構成例でもＩ／Ｏ
リード端子４ａのインダクタンスが下げられ、特性イン
ピダンスを容易に制御し得る。つまり、前記１７０］
１ リード端子４ａ部分に誘電体７を配設，介在したことに
よりこの部分の静電容量は空気のみが介在していた場合
に比べ大幅に増加し、もってインダクタンスが低下して
Ｉ／Ｏリード端子４ａの特性インピダンスはその前後の
特性インピーダンスと一致するようになる。フラットパ
ッケージ型のように、パッケージ周囲に一列に配置され
たＩ／Ｏリード端子４ａはグランドピンを十分に配設す
るため、結果的には全リード端子数のかなりの割合のピ
ン数が接地用にとられ、本来の信号用に使えるリード端
子数少なくなってしまう。この対策としてパッケージ周
囲に１／０リード端子４ａを二列以上配置することも考
えられるが、この場合には内側のＩ／Ｏリード端子４ａ
が外側から位置なと確認しがたいため、半田付けなどの
信頼性か損われ易いのに対し、この実施例の場合は有効
と言える。なお、第４図においてＩ／Ｏリード端子４ａ
のうち、外側は信号線として作用し、内側はグランドと
して作用する。
ージ型素子４の搭載，実装に先立って、そのパッケージ
型素子４のＩ／Ｏリード端子４ａ間に前記例（第３図）
の場合と同様に、予め誘電体７を挿入，配設しておいて
、これを配線基板１面に搭載，実装してもよい。第４図
はこの実装例によって構成した実装回路装置の一部を断
面的に示したものである。この実装１構成例でもＩ／Ｏ
リード端子４ａのインダクタンスが下げられ、特性イン
ピダンスを容易に制御し得る。つまり、前記１７０］
１ リード端子４ａ部分に誘電体７を配設，介在したことに
よりこの部分の静電容量は空気のみが介在していた場合
に比べ大幅に増加し、もってインダクタンスが低下して
Ｉ／Ｏリード端子４ａの特性インピダンスはその前後の
特性インピーダンスと一致するようになる。フラットパ
ッケージ型のように、パッケージ周囲に一列に配置され
たＩ／Ｏリード端子４ａはグランドピンを十分に配設す
るため、結果的には全リード端子数のかなりの割合のピ
ン数が接地用にとられ、本来の信号用に使えるリード端
子数少なくなってしまう。この対策としてパッケージ周
囲に１／０リード端子４ａを二列以上配置することも考
えられるが、この場合には内側のＩ／Ｏリード端子４ａ
が外側から位置なと確認しがたいため、半田付けなどの
信頼性か損われ易いのに対し、この実施例の場合は有効
と言える。なお、第４図においてＩ／Ｏリード端子４ａ
のうち、外側は信号線として作用し、内側はグランドと
して作用する。
［発明の効果〕
上記したように、本発明に係るパッケージ型素子の実装
方法によれば、従来この種のパッケージ型素子の実装方
法により構成した回路装置におけるリードインダクタン
スと言う問題を、簡便な手段によって改善できる。つま
り、パッケージ型素子を配線基板に搭載，実装するに当
り、前記パッケージ型素子のＩ／Ｏリード端子近傍乃至
１／Ｏリード端子間の空間に誘電体や誘電体一導体系を
配設する手段を採ることにより、Ｉ／Ｏリード端子のイ
ンダクタンスが低減され、このインダクタンスを低減に
よって前記Ｉ／Ｏリード端子部での特性インピーダンス
の乱れも極小化され、高周波領域でも所要の良好な特性
を確実に発揮する実装回路装置が容易にかつ、歩留りよ
く得られる。しかも、本発明方法において、誘電体や誘
電体一導体系をｒ／０り−１・端子近傍への配設は治具
もしくはパッケージ型素子に予め保持させた状態でそれ
らの治具の圧接装着もしくはパッケージ型素子の搭載，
実装する段階で達成し得るため、構成プロセス的にも繁
雑さなどの影響やコストアップもなく実用上多くの利点
をもたらすものと言える。
方法によれば、従来この種のパッケージ型素子の実装方
法により構成した回路装置におけるリードインダクタン
スと言う問題を、簡便な手段によって改善できる。つま
り、パッケージ型素子を配線基板に搭載，実装するに当
り、前記パッケージ型素子のＩ／Ｏリード端子近傍乃至
１／Ｏリード端子間の空間に誘電体や誘電体一導体系を
配設する手段を採ることにより、Ｉ／Ｏリード端子のイ
ンダクタンスが低減され、このインダクタンスを低減に
よって前記Ｉ／Ｏリード端子部での特性インピーダンス
の乱れも極小化され、高周波領域でも所要の良好な特性
を確実に発揮する実装回路装置が容易にかつ、歩留りよ
く得られる。しかも、本発明方法において、誘電体や誘
電体一導体系をｒ／０り−１・端子近傍への配設は治具
もしくはパッケージ型素子に予め保持させた状態でそれ
らの治具の圧接装着もしくはパッケージ型素子の搭載，
実装する段階で達成し得るため、構成プロセス的にも繁
雑さなどの影響やコストアップもなく実用上多くの利点
をもたらすものと言える。
第１図は本発明方法によって実装して成るパッケージ型
素子実装回路装置の構成例を示す断面図、第２図は第１
図のＡ−Ａ線に沿った断面図、第３図および第４図は本
発明方法によって実装して成るパッケージ型素子実装回
路装置のそれそれ異なる構成例の要部を示す断面図、第
５図乃至第７図は従来のパッケージ型素子実装回路装置
のそれそれ異なる構成例を示す断面図である。 １・
・・・・・・・・配線基板 ２，４ｃ・・金属板 ４・・・・・・・・・パッケージ型素子４ａ・・・・・
・・・・信号入出力（Ｉ／Ｏ）リード端子４ｂ・・・・
・・・・・半導体素子 ５・・・・・・・・・治具 ６．９ｂ・・・導体 ７，９ａ・・・誘電体 出願人 株式会社 東芝
素子実装回路装置の構成例を示す断面図、第２図は第１
図のＡ−Ａ線に沿った断面図、第３図および第４図は本
発明方法によって実装して成るパッケージ型素子実装回
路装置のそれそれ異なる構成例の要部を示す断面図、第
５図乃至第７図は従来のパッケージ型素子実装回路装置
のそれそれ異なる構成例を示す断面図である。 １・
・・・・・・・・配線基板 ２，４ｃ・・金属板 ４・・・・・・・・・パッケージ型素子４ａ・・・・・
・・・・信号入出力（Ｉ／Ｏ）リード端子４ｂ・・・・
・・・・・半導体素子 ５・・・・・・・・・治具 ６．９ｂ・・・導体 ７，９ａ・・・誘電体 出願人 株式会社 東芝
Claims (2)
- （１）高速動作する半導体素子を内装し少くとも２本の
信号入出力用リード端子を有するパッケージ型素子を配
線基板の所定面に搭載，実装する工程と、 前記配線基板に実装したパッケージ型素子のリード端子
に対応する領域に誘電体もしくは誘電体−導体系を配設
した蓋状治具を前記実装したパッケージ型素子に圧接装
着する工程とを具備して成ることを特徴とするパッケー
ジ型素子の実装方法。 - （２）高速動作する半導体素子を内装し少くとも２本の
信号入出力用リード端子を有するパッケージ型素子の前
記信号入出力用リード端子間に誘電体もしくは誘電体−
導体系を配設する工程と、前記信号入出力用リード端子
間に誘電体もしくは誘電体−導体系を配設したパッケー
ジ型素子を所定の配線基板面に搭載，実装する工程とを
具備して成ることを特徴とするパッケージ型素子の実装
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1059407A JPH02238692A (ja) | 1989-03-10 | 1989-03-10 | パッケージ型素子の実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1059407A JPH02238692A (ja) | 1989-03-10 | 1989-03-10 | パッケージ型素子の実装方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02238692A true JPH02238692A (ja) | 1990-09-20 |
Family
ID=13112396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1059407A Pending JPH02238692A (ja) | 1989-03-10 | 1989-03-10 | パッケージ型素子の実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02238692A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6937824B2 (en) | 2001-12-28 | 2005-08-30 | Mitsubishi Denki Kabushiki Kaisha | Optical transceiver, connector, substrate unit, optical transmitter, optical receiver, and semiconductor device |
-
1989
- 1989-03-10 JP JP1059407A patent/JPH02238692A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6937824B2 (en) | 2001-12-28 | 2005-08-30 | Mitsubishi Denki Kabushiki Kaisha | Optical transceiver, connector, substrate unit, optical transmitter, optical receiver, and semiconductor device |
| US7955090B2 (en) | 2001-12-28 | 2011-06-07 | Mitsubishi Denki Kabushiki Kaisha | Optical transceiver, connector, substrate unit, optical transmitter, optical receiver, and semiconductor device |
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