JPH02238741A - 伝送データ監視装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、各種の大規模ブａセスオートメ〜ションシス
テム等に利用される伝送データ監視装置に係わり、特に
マイクロプロセッサのオーバへッドを減らして高速デー
タ処理を可能とした伝送データ監視装置に関する。

（従来の技術） 一般に、石油精製，石油化学，ガス処理設備，電力およ
び鉄鋼設備等の大規模連続型プロセスオートメーション
システムでは、伝送路上の必要な箇所に順次にデータ伝
送装置が配置され、相互にデータを交換しながら初期の
目的を遂行する例えばローカルエリアネットワーク（Ｌ
ＡＮ）等が構築されている。このようなシステムでは、
データの高速処理化が要求され、それに伴って他のデー
タ伝送装置から送られてくるデータを受信しこのデータ
に基づいてメモリから必要なデータを読出して必要な動
作を行うまでに約５０＋ｓのアクセスタイムが要求され
ている。

そこで、このアクセスタイムを実現する観点から、従来
では各データ伝送装置にそれぞれ共通メモリを用意し、
各装置から一定周期ごとに同報通信にて送信データが送
られてくると、他の装置ではその受信データを一担自身
の共通メモリに格納し、その後各装置が自身のアプリケ
ーションプログラムに基づいて必要なときにそのデータ
を読出して必要な処理を実行するスキャン伝送方式が採
用されている。

第１０図はかかるスキャン伝送方式を適用したデータ伝
送装置の構成図である。すなわち、この装置は、バス形
伝送路１からタップ２および引込み線３を介してモデム
４が接続され、このモデム４にて伝送データの変：Ａ／
復調を行って受信データを得、あるいは伝送路１へ送信
データを送信する。このモデム４にはＤＴＥ　（データ
端末装置）−ＤＣＥ　（回線終端装置）インクフエイス
５を介してトークンバスコントローラ６が接続されてい
る。このトークンバスコントローラ６は送受信制御を行
う機能を持っており、このコントローラ６には内部バス
７を介して受信データを格納するデータ格納用デュアル
ポートメモリ８が接続され、またゲート９，内部バス１
０を介してスキャンデー夕を記憶する共通メモリ１１の
ほか、前記内部バス１０からゲート１２を介してローカ
ルメモリ１３および送信データの作成その他のアプリケ
ーションプログラムを実行するマイクロプロセッサ１４
が接続されている。１５はデュアルボートメモリ８に一
時的に格納された受信データの内容から当該受信データ
がスキャンデータかそれ以外のデータ（例えばメッセー
ジデータ等）かを判別しデータの種類別に受信データを
共通メモリ１１に格納するデータ転送用ＤＭＡ（Ｄｉｒ
ｅｃｔＭｅｍｏｒｙ　　Ａｃｃｅｓｓ）である。１６は
トークンバスコントローラ６，マイクロプロセッサ１４
およびデータ転送用ＤＭＡ１５からのバス要求信号に基
づいてゲート９，１２．１７を適宜選択的に開いて内部
バス占有権を認めるバスアービタである。

従って、以上のようなデータ伝送装置によれば、トーク
ンバスコントローラ６がバス型伝送路１からモデム４を
通してデータを受信すると、その受信データを内部バス
７を経由して一担データ格納用デュアルポートメモリ８
に格納する。このメモリ８に格納された受信データはデ
ータ転送用ＤＭＡ１５によりスキャンデータ（第３図（
ａ））かそれ以外のデータ（第３図（ｂ））かを判別し
、パスアービタ１６にバス要求信号を送った後、前−記
判別データを、内部バス１８−ゲート１７一内部バス１
０を介して共通メモリ１１に種類別に記憶する。しかる
後、マイクロプロセッサ１４はその性質上共通メモリ１
１に記憶されたスキャンデー夕の有効または無効，つま
り装置の初期化処理による“０”データか、あるいは他
装置から伝送されてきたスキャンデータの“０”データ
かを判別するとともにトークン獲得後に各装置から渡さ
れるスキャンデー夕で更新されることにかんがみてその
スキャンデー夕が更新されたことを示すリストを作成す
る。

（発明が解決しようとする課題） しかし、以上のような従来装置は、他のデータ伝送装置
からバス型伝送路１を通って送られてくるスキャンデー
タのデータ量が多くなると、マイクロプロセッサ１４は
その受信されたスキャンデー夕毎に更新の有無を表わす
リストを作成する必要があるので、その間データの送信
処理および装置自身のアプリケーションプログラム処理
ができなくなり、そのためトークン獲得後データを送信
することなく次の装置ヘトークンを渡す状態に陥り、伝
送効率が著しく低下する問題がある。

本発明は上記実情に鑑みてなされたもので、リスト作成
に係わるオーバヘッドを減少させ得、よってデータ伝送
の効率を高めうる伝送データ監視装置を提供することを
目的とする。

［発明の構成コ （課題を解決するための手段） 本発明は上記課題を解決するために、プロセッサが前記
共通メモリ内の受信データをアクセスするときの指標に
用いる受信データの変化状態を示すためのデータを格納
するリスト用メモリのほか、このリスト用メモリに変化
状態を示すデータを格納するデータ監視付加回路を設け
、このデータ監視付加回路は、前記モデムによって復調
された受信データのスキャンアドレスを抽出するととも
に当該受信データの正常の有無を解析するデ−夕解折手
段と、前記スキャンアドレスに基づいてリスト用メモリ
のリスト作成のためのビットデータに変換するビット変
換手段と、前記データ解析手段による解析結果のデータ
に基づいて受信データが正常であるとき前記ビット変換
手段で変換されたビットデータに基づいて前記リスト用
メモリに変化状態を示すデータを格納するデータ出力制
御手段とを備えることにより、前記プロセッサが前記リ
スト用メモリの内容から直ちにデータの変化状態を把握
可能とする構成である。

（作用） 従って、本発明は以上のような手段を講じたことにより
、モデムで復調された受信データはトークンバスコント
ローラおよびデータ監視付加回路のデータ解析手段に送
られるが、ここでデータ解析手段は受信データからスキ
ャンアドレスを抽出し、また受信データの正常の有無を
解析し、この解析結果をデータ出力制御手段へ送出する
。

方、抽出されたスキャンアドレスはビット変換手段にて
リスト用メモリのリストに対応するビットデータに変換
しこのビットデータを前述と同様に前記データ出力制御
手段へ送出する。このデータ出力制御手段においては、
所定のプログラムに基づいて前記データ解析手段からの
解析結果のデータを調べて受信データが正常であれば、
前記ビット変換手段で変換されたビットデータに基づい
て前記リスト用メモリに変化状態データを書込むことに
より、リスト用メモリには受信データが正常であるとき
に確実に変化があった旨のデータリストを作成できる。

（実施例） 以下、本発明の一実施例について図面を参照して説明す
る。第１図は本発明装置の全体構成図であって、第１０
図と同一部分には同一符号を付してその詳しい説明は省
略し、専ら本発明の改良部分，すなわちマイクロプロセ
ッサ１４が共通メモリ１１に格納されたスキャンデー夕
からソフト的に更新リストを作成する手段について具体
的に説明する。第１図において２０はデータ監視付加回
路であって、具体的には後述する第２図に示すような構
成を有し、機能的にはモデム４を通して得られた受信デ
ータのうちスキャンデー夕のみを検出し、そのスキャン
デー夕のスキャンアドレスからスキャンデータリスト対
応のビット変換を行うとともに当該スキャンデー夕が正
常であるか否かをチェックし、正常であると判断したと
きには前記変換生成されたビットデータに基づいてライ
ブリスト・デュアルボートメモリ（以下、ライブリスト
メモリと呼ぶ）２１、第１の更新リスト・デュアルボー
トメモリ（以下、更新リストメモリと呼ぶ）２２、第２
の更新リスト・デュアルボートメモリ（以下、更新リス
トメモリと呼ぶ）２３、第３の更新リスト・デュアルボ
ートメモリ（以下、更新リストメモリと呼ぶ）２４に書
込んで更新した旨のリストを作成する。なお、ライブリ
ストメモリ２１は本装置がＬＡＮに加入後現在までの受
信データに変化があったことの変化状態履歴データを記
憶する機能を有し、また更新リストメモリ２２〜２４は
所定周期ごとにクリアされながら所定の順序で受信デー
タを受信したときに変化状態データを記憶する機能を持
っている。

２５はデータ監視付加回路専用バス、２６〜２９はリス
ト選択信号、３０−１．３０−２はマイクロプロセッサ
１４によるリスト読み誤りを回避するために該マイクロ
プロセッサ１４へ送出する２種類のビジー信号（ライブ
リストビジー信号，更新リストとシー信号）、３１．３
２はマイクロプロセッサ１４からの読出し選択信号、３
３〜３５はデータ監視付加回路２０からのアクセス許可
信号に基づいて何れか１つの更新リストメモリ２２，２
３．２４を選択させる許可／禁止ゲート、３６はマイク
ロプロセッサ１４がリストメモリ２１〜２４から更新リ
ストを読出す専用バスである。

すなわち、データ監視付加回路２０はモデム４から第３
図に示すデータフレームの受信データを受けるとスキャ
ンデー夕の正常チェックおよびそのスキャンデー夕から
スキャンアドレスを抽出しスキャンデータリスト対応の
ビット変換を実行する。しかる後、データ監視付加回路
２０は、最初に変換ビットデータに基づいて専用バス２
５とリスト選択信号２６とを用いてライブリストメモリ
２１の対応アドレスのワードを読出した後、対応ビット
のワードどうしの論理和によりワード値を求めて再びラ
イブリストメモリ２１の対応アドレスに書込みを行って
第４図に示すようなリストを作成する。引き続き、デー
タ監視付加回路２０は、専用バス２５およびリスト選択
信号２７．２８．２９とを用いてカレント更新状態にあ
る更新リストメモリ例えば２２または２３．２４を選択
して前記ライブリストメモリ２１と同様な処理を行う。

なお、更新リストメモリ２２．２３゜，２４のビット設
定処理は後に詳述する。

一方、マイクロプロセッサ１４は、ライブリストメモリ
２１，更新リストメモリ２２〜２４から第４図に示すリ
ストを読み出す場合には読出し選択信号３１．３２を出
力してライブリストメモリ２１か更新リストメモリ２２
〜２４かを指定し、読出し専用バス３６を用いてリスト
を読出す。このとき、更新リストメモリ２２〜２４のう
ちの１つだけからリストを読出せる。その理由は３つの
更新リストメモリ２２〜２４はデータ監視付加回路２０
により３つのフエーズ，すなわちリスト読出し表示動作
，カレント更新動作およびクリア動作をサイクリックに
遷移しているためである。従って、データ監視付加回路
２０は、マイクロプロセッサ１４がカレント更新動作お
よびクリア動作のフェーズ中にある更新リストをアクセ
スさせないようにするために、許可／禁止ゲート３３〜
３５に選択的にアクセス許可信号を与えることにより、
結果的にリスト読出し表示動作の更新リストだけをアク
セス可能としている。また、装置の電源立上げ後の初期
化状態．つまりＲＡＭがオールクリア中の場合と更新リ
ストメモリ２２〜２４のフエーズ切替え時には、マイク
ロプロセッサ１４がライブリストメモリ２１，更新リス
トメモリ２２〜２４のリストを読み誤る危険性があるの
で、これを回避する観点からデータ監視付加回路２０か
らマイクロプロセッサ１４ヘライブリストビジー信号３
０−１，更新リストビジー信号３０−２を送出している
。

次に、データ監視付加回路２０の具体的構成について第
２図を参照して説明する。すなわち、このデータ監視付
加回路２０は、大きく分けると、受信データのうちスキ
ャンデータについて正常か否かをチェックするデータ解
析手段４０と、スキャンデー夕からスキャンアドレスを
抽出しスキャンリスト対応のビットに変換するビット変
換手段６０と、更新リストメモリ２２〜２４を一定周期
でクリアするための時間信号を発生する時間信号発生手
段６１と、データ解析手段４０によって得られたチェッ
クデータから受信データが正常であるときに前記変換ビ
ットデータに基づいてリストメモリ２１〜２４に変化状
態のデータリストを作成するデータ出力制御手段６２と
によって構成されている。

前記データ解析手段４０は、モデム４からインタフエイ
ス５を通して送られてくるサンプリング用受信クロック
ＣＬＫおよび第３図に示すフォマットを持ったデータフ
レームの受信データＳＹＭＯ〜ＳＹＭ２からスタートデ
リミタＳＤおよびエンドデリミタＥＤを個別に検出する
ＳＤ検出回路４１およびＥＤ検出回路４２と、このＳＤ
検出回路４１によるスタートデリミタＳＤを検出して送
られてくるゲート許可信号Ｓ１を受けてゲートオンし受
信データＳＹＭＯを有効フレーム信号Ｓ２として出力し
、かつ、ＥＤ検出回路４２によるエンドデリミタＥＤの
検出によってゲートオフされるゲート回路４３が設けら
れている。なお、第３図（ａ）のスキャンデータフレー
ムはトークン獲得後に各装置から必ず送信する予め定め
られているデータフレームであって、ブリアンプル，＜
ターンＰｒｅ，スタートデリミタＳＤ，フレームコント
ロールＦＣ，相手ノードアドレスＤＡ，送信元ノードア
ドレスＳＡ，監視側ノードサービスアクセスポイントＳ
ＳＡＰ，被監視側ノードサービスアクセスポイントＳＳ
ＡＰ，コントロールフィールドＣ１ワードレングスＷ　
ｎ　，スキャンアドレスＡＤＲ，データＤＡＴＡ，フレ
ームチェックシーケンスＦＣＳ，エンドデリミタＥＤ等
で構成されている。一方、同図（ｂ）のメッセージデー
タフレームは特定の装置に特定のデータを送信するとき
に用いるデータフレームである。特に、スタートデリミ
タＳＤとエンドデリミタＥＤはフレームの開始と終了を
指示する１オクテットのパターンとなっている。

また、データ解析手段４０は、ＳＤ検出回路４１でスタ
ートデリミタＳＤを検出することにより送られてくるス
タートデリミタ検出信号Ｓ３を受けた後、エンドデリミ
タＥＤを受信するまでの間に受信する第３図（ａ）に示
すフレームのフレームコントロールＦＣ，　　コントロ
ールフィールドＣ，スキャンアドレスＡＤＲの受信タイ
ミングでそれぞれＡＤＲストローブ信号Ｓ４，ＦＣスト
ローブ信号Ｓ５およびＣストローブ信号Ｓ６を出力する
遅延回路４４、スタートデリミタ検出信号Ｓ３とＥＤ検
出回路４２からのエンドデリミタ検出信号Ｓ７との間で
８ビットの倍数と決められているので、その間にわたっ
て受信クロツクＣＬＫを計数しその計数値が８ビットの
倍数になっていないときフレーム長異常信号Ｓ８を出力
するフレーム長カウンタ４５が設けられ、さらにスキャ
ンアドレス（Ａ　Ｄ　Ｒ）検出回路４６、フレームコン
トロール（Ｆ　Ｃ）検出回路４７、コントロールフィー
ルド（Ｃ）検出回路４８が設けられている。

このスキャンアドレス検出回路４６は有効フレーム信号
Ｓ２とＡＤＨストローブ信号Ｓ４とから２オクテットの
スキャンアドレスＡＤＲを検出してスキャンアドレス検
出信号Ｓ９を送出する。一方、フレームコントロール検
出回路４７はＦＣストローブ信号Ｓ５でフレームコント
ロールＦＣを検出してＦＣ識別信号Ｓ１０を、またコン
トロールフィールド検出回路４８はＣストローブ信号Ｓ
６でコントロールフィールドＣを検出してＣ識別信号Ｓ
ｌｌを送出する。また、データ解析手段４０１；はＣＲ
Ｃ生成回路４９およびＣＲＣ検出回路５０が設けられ、
このＣＲＣ生成回路４９は有効フレーム信号Ｓ２とエン
ドデリミタ検出信号Ｓ７とから予め定めた３２ビットの
ＣＲＣ　（Ｃｙｃ　ｌ　ｉ　ｃＲｅｄｕｎｄａｎｃｙ　
　Ｃｈｅｃｋ：巡回冗長検査）データＳ１２を生成する
機能を有し、一方、ＣＲＣ検出回路５０は有効フレーム
信号Ｓ２とエンドデリミタ検出信号Ｓ７とからスキャン
データフレーム中の３２ビットのＣＲＣを抽出してＣＲ
ＣデータＳ１３を取出す機能を持っている。

５１はＣＲＣ比較回路であって、これは両ＣＲＣデータ
Ｓ１２，８１３を比較し不一致の場合の場合にＣＲＣ比
較異常信号Ｓ１４を送出する。なお、データ解析時，図
示されていないが回路４６〜５０にもクロツクＣＬＫが
入力される。

次に、前記ビット変換手段６０は、スキャンアドレス検
出回路４６から送られてくる１６ビットのスキャンアド
レス検出信号Ｓ９に基づいて第４図に示すリストに対応
するオフセットアドレスと０〜１５ビットの中の１つの
ビットを決定してビット変換信号Ｓ１５を出力する。

さらに、前記時間信号発生手段６１は、外部から必要な
信号を受けて時間設定信号を出力する内部レジスタ設定
回路６１ａおよびこの内部レジスタ設定回路６１ａから
の時間設定信号Ｓ１６によってリストメモリ２１〜２４
をクリアする時間信号Ｓ１７を出力するタイマ６ｌｂ等
によって構成されている。

次に、前記データ出力制御手段６２は、内部的にはデー
タ解析手段４０等からのデータを一時格納するレジスタ
、オフセットアドレスレジスタおよびワードレジスタ、
マイクロプロセッサその他必要な要素によって構成され
、ＥＤ検出回路４２からのＢＡＤシグナル検出パルス信
号８１８、フレーム長異常信号Ｓ８、ビット変換信号Ｓ
１５、ＦＣ識別信号ＳＩＯ、Ｃ識別信号Ｓｌｌ、ＣＲＣ
比較異常信号Ｓ１４およびタイマ６ｌｂからの時間信号
Ｓ１７に基づいて更新リストメモリ２２〜２４のリスト
を更新し、また変化状態データをライブリストメモリ２
１に格納する処理を行う。

次に、以上のように構成された装置の動作を説明する。

先ず、電源の投入により立上るときにはマイクロプロセ
ッサ１４から内部レジスタ設定回路６１ａのほか、必要
な回路４１．４２．４４〜５１．６１ｂ，６２等にリセ
ット信号ＲＳＴおよびクロック信号ＣＬＴが入力されて
リセットされる。このデータ監視付加回路２０は、リセ
ット後、マイクロプロセッサ１４と内部バス１０を介し
て設定アドレス信号Ｓ４１、設定データ信号Ｓ４２、内
部レジスタ選択チップセレクト信号３４３、杏込み信号
Ｓ４４および書込み確認信号３５５等の授受を行い、前
記内部レジスタ設定回路６１ａに必要な時間設定信号が
設定される。従って、タイマ６１ｂは内部レジスタ設定
回路６１ａの時間設定信号Ｓ１６を受けて前記リストメ
モリ２２〜２４を一定周期でクリアするための時間信号
Ｓ１７をデータ出力制御手段６２へ・送出する。

しかる後、この装置は、以上のように時間設定を行った
後、バス型伝送路１を通して伝送されてくる第３図のデ
ータフレームをモデム４で復調し、その復調後の受信デ
ータおよび受信クロックＣＬＫをデータ監視付加回路２
０およびトークンバスコントローラ６へ並列的に供給す
る。以後、データ監視付加回路２０とトークンバスコン
トローラ６とはそれぞれ非同期の関係で自身の所要とす
る動作を実行する。

そこで、データ監視付加回路２０においては、その受信
クロツクＣＬＫおよび復調された受信データＳＹＭＯ〜
ＳＹＭ２を、第２図に示すＳＤ検出回路４１およびＥＤ
検出回路４２で受けるが、ここでＳＤ検出回路４ｌでは
その受信データからフレームの始まりを意味する１オク
テットのスタートデリミタＳＤを検出すると、イネーブ
ル状態となるゲート許可信号Ｓ１をゲート回路４３へ、
またスタートデリミタ検出信号Ｓ３を遅延回路４４およ
びフレーム長カウンタ４５へ送出する。

ここで、ゲート回路４３はイネーブル状態のゲート許可
信号Ｓ１を受けるとゲートオンして受信データＳＹＭＯ
〜ＳＹＭ２を有効フレーム信号Ｓ２としてスキャンアド
レス検出回路４６、フレームコントロール検出回路４７
、コントロールフィールド検出回路４８、ＣＲＣ生成回
路４９およびＣＲＣ検出回路５０に倶給する。一方、フ
レーム長カウンタ４５はスタートデリミタ検出信号Ｓ３
を受けると前記受信クロツクＣ　Ｌ　Ｋに基づいてスタ
ートデリミタＳＤ以降のデータピットをカウントする。

以上のようにして順次復調された受信データを受けるが
、このとき遅延回路４４では第３図（ａ）に示すフォー
マットを持つスキャンデータフレームのフレームコント
ロールＦＣ，　　コントロールフィールドＣおよびスキ
ャンアドレスＡＤＨをそれぞれ受信すると各受信タイミ
ングでＦＣストローブ信号Ｓ５、Ｃストローブ信号Ｓ６
およびＡＤＲストローブ信号Ｓ４を出力し、それぞれ対
応するフレームコントロール検出回路４７、コントロー
ルフィールド検出回路４８およびスキャンアドレス検出
回路４６に供給する。ここで、フレームコントロール検
出回路４７はＦＣストローブ信号Ｓ５に同期して有効フ
レーム信号Ｓ２から１オクテットのフレームコントロー
ルＦＣを抽出してＦＣ識別信号ＳＩＯを出力し、またコ
ントロールフィールド検出回路４８はＣストローブ信号
Ｓ６に同期して有効フレーム信号Ｓ２から１オクテット
のコントロールＣを抽出してＣ識別信号Ｓｌｌを出力す
る。

一方、スキャンアドレス検出回路４６は、ＡＤＨストロ
ーブ信号Ｓ４に同期して有効フレーム信号Ｓ２から２オ
クテットのスキャンアドレスＡＤＲを抽出してスキャン
アドレスＡＤＨをビット変換手段６０に送出する。ここ
で、ビット変換手段６０は１６ビットのスキャンアドレ
スＡＤＨに基づき第４図に示すリストに対応するオフセ
ットアドレスと０〜１５ビットの中の１つのビットを決
定してビット変換信号Ｓ１５を出力する。但し、１回当
りで受信するスキャンデータは１２８オクテットとする
。

そして、以上のようにして各受信データＳＹＭＯ〜ＳＹ
Ｍ２のエンドデリミタＥＤを検出する迄行われるが、こ
の間にモデム４からＢＡＤシグナルが送られてくると、
ＥＤ検出回路４２はＢＡＤシグナル検出信号Ｓ１８を出
力し、またエンドデリミタＥＤを検出するとエンドデリ
ミタ検出信号Ｓ７をＳＤ検出回路４１、フレーム長カウ
ンタ４５のほか、ＣＲＣ生成回路４９およびＣＲＣ検出
回路５０に供給する。ここで、ＳＤ検出回路４１はゲー
ト回路４３をオフとなるように制御する。また、フレー
ム長カウンタ４５はエンドデリミタ検出信号Ｓ７を受け
ると８ビットカウンタのカウント動作を停止し受信した
フレームのカウント値が８ビットの倍数であるか否かを
調べ８ビットの倍数でない場合にはフレーム長異常信号
Ｓ８を送出する。

一方、ＣＲＣ生成回路４９は有効フレーム信号Ｓ２とエ
ンドデリミタ検出信号Ｓ７とからＣＣＩＴＴ（国際電信
電話諮問委員会）で定めた３２ビットのＣＲＣ信号を生
成してＣＲＣ生成データＳ１２をＣＲＣ比較回路５１に
送出する。また、ＣＲＣ検出回路５０は有効フレーム信
号Ｓ２とエンドデリミタ検出信号Ｓ７とからスキャンデ
ータフレーム中の３２ビットのＣＲＣを抽出してＣＲＣ
検出データＳ１３をＣＲＣ比較回路５１に供給する。こ
こで、ＣＲＣ比較回路５１はこれらＣＲＣ生成データＳ
１２とＣＲＣ検出データＳ１３とを比較し不一致の場合
にはＣＲＣ比較異常信号Ｓ１４を送出する。

従って、データ出力制御手段６２は、データフレームの
内容に応じてデータ解析手段４０からフレーム長異常信
号Ｓ８、ＦＣ識別信号Ｓ１０、Ｃ識別信号Ｓ１１、ＣＲ
Ｃ比較異常信号Ｓ１４、ＢＡＤシグナル検出信号Ｓ１８
を受け、またビット変換手段６０からスキャンアドレス
に対応したライブリストメモリ２１のビット変換信号Ｓ
１５を受け、しかもタイマ６ｌｂから時間信号Ｓ１７を
受けると、これらの信号に基づいてアドレス信号Ｓ３１
．データ信号Ｓ３２．リード信号８３３，ライト信号Ｓ
３４．リスト選択信号２６〜２９．ライブリストビジー
信号３０−１，更新リストビジー信号３０−２を生成し
ライブリストメモリ２１に変化状態データを格納し、ま
た更新リストメモリ２２〜２４のリストを更新する処理
を行う。

すなわち、データ出力制御手段６２は、第５図に示す如
くχ夕−ト信号を受けるとＦＣ識別信号ＳＩＯに基づい
て第３図のデータフレームが予め定めた特定のパターン
を持ったＦＣ識別コード．つまりＬＬＣ−ｄａｔａ−ｆ
ｒａｍｅであるか否かを判別し（ステップＳＴＩ）　　
ＬＬＣ−ｄａｔａ−ｆｒａｍｅでなければＬＬＣ−ｄａ
ｔａ−ｆｒａｍｅを検出するまで続け、ＬＬＣ−ｄａ　
ｔ　ａ−ｆ　ｒａｍｅであるならばステップＳＴ２に移
行する。このステップＳＴ２では、Ｃ識別信号Ｓ１１か
ら得られたＣ識別コードが予め定義したスキャンコード
であるか否かを判別し、予め定義したスキャンコードで
なければステップＳＴＩに戻り、スキャンコードである
ならばステップＳＴ３に移行し、ここでビット変換手段
６０からスキャンアドレスＡＤＲに基づいて生成された
リストのオフセットアドレスおよび１ビットだけセット
されたワードデータよりなるビット変換信号Ｓ１５を受
けて内蔵するオフセットアドレスレジスタおよびワード
レジスタに格納した後、フレーム長カウンタ４５から送
られてくるフレーム長異常信号Ｓ８の有無に基づきＳＤ
−ＥＤまでに受信したスキャンデータ長さが８の倍数で
あるか否かを判断し（ステップＳＴ４）　、フレーム長
異常信号Ｓ８が有りの場合にはステップＳＴ１に戻り、
フレーム長異常信号Ｓ８無しの場合にはステップＳＴ５
に移行する。このステップＳＴ５においては、ＣＲＣ比
較異常信号Ｓ１４の有無に基づいて受信したスキャンデ
ー夕にＣＲＣ異常があるか否かを判断し、異常ならばス
テップＳＴＩに戻り、正常ならば次のステップＳＴ６に
移行しスキャンデー夕の受信中にＢＡＤシグナルが検出
されたか否かを判断する。ＢＡＤシグナルが検出された
場合にはステップＳＴＩに戻り、ＢＡＤシグナルが検出
されていない場合にはライブリストメモリ格納処理に移
行する（ステップＳＴ７）。

このライブリストメモリ格納処理は、最初にライブリス
トメモリ２１から自身のオフセットアドレスレジスタに
格納されているオフセットアドレスに対応するワードデ
ータを読出した後、このワードデータと自身のワードレ
ジスタに格納された１ビットのワードデータとの論理和
により得られたデータをライブリストメモリ２１に書込
んだ後、次の更新リストメモリの更新処理に移行する（
ステップＳＴ８）。

この更新リストメモリの更新処理は、読出し表示，カレ
ント更新，クリアのうち現在カレント更新フェーズにあ
る１つの更新リスト２２，または２３．２４を選択し、
前記ライブリストメモリ更新処理ＳＴ７と同様の処理を
行った後、最初のステップＳＴＩに戻る。

次に、更新リストメモリの更新処理（ステップＳＴ８）
に関し、更新リストメモリ２２〜２４の現在の読出し表
示，カレント更新．クリアの３つのフェーズと時間信号
Ｓ１７の発生タイミングとの関係について３つの状況を
想定して第６Ａ図，第６Ｂ図，第６Ｃ図を参照しながら
説明する。

先ず、第６Ａ図は、時間信号Ｓ１７がタイムアップした
とき、データ監視付加回路２０では丁度ライブリストメ
モリ２１を更新中であり、かつ、更新リストメモリ２４
が読出し表示フェーズ、更新リストメモリ２２がカレン
ト更新フェーズ、更新リストメモリ２３がクリアフエー
ズとなっている。

そこで、データ監視付加回路２０は、ライブリストメモ
リ２１か更新リストメモリ例えば２２の更新中にタイマ
６ｌｂがタイムアップしたとき、マイクロプロセッサ１
４がアクセスすると誤ったリスト更新を行ってしまうの
で、カレント更新フ工一ズにある更新リストメモリ２２
を更新完了して次のフェーズに切替えるまでの期間、マ
イクロプロセッサ１４ヘビジー信号３０−１または３〇
一２を送出し、かつ、許可／禁止ゲート３３にアクセス
非許可信号を与える。フエーズを切替えると更新リスト
メモリ２３がカレント更新フェーズ、更新リストメモリ
２４がクリアフェーズ、更新リストメモリ２２が読出し
フエーズとなる。データ監視付加回路２０はクリアフエ
ーズの更新リストメモリ２４のクリア処理を開始する。

仮に、この更新リストメモリ２４のクリア処理が完了す
る前にライブリストメモリ格納処理および更新リストメ
モリ更新処理に達した場合にはこれらの処理を実行した
後にクリア処理を再開し、更新リストメモリ２４のクリ
ア処理を実行する。但し、更新リストメモリ２４のクリ
ア処理はタイマ６１ｂがタイムアップする前に終了する
ものとする。

次に、第６Ｂ図は、タイマ６１ｂがタイムアップしたと
き、ライブリストメモリ更新処理（ステップＳＴ７）を
始める直前であることを示している。このとき、ライブ
リストメモリ２１と更新リストメモリを更新前に、デー
タ監視付加回路２０はその更新リストメモリのフェーズ
切替え処理を行う。タイマ６１ｂがタイムアップする直
前に更新リストメモリのフェーズとして、更新リストメ
モリ２４が読出し表示フエーズ、更新リストメモリ２２
がカレント更新フェーズ、更新リストメモリ２３がクリ
アフエーズである。この場合タイマ６１ｂのタイムアッ
プ後、直ちに更新リストメモリのフェーズ切替え動作が
始まり、各更新リストメモリ２２〜２４においては更新
リストメモリ２３がカレント更新フエーズ、更新リスト
メモリ２４がクリアフエーズ、更新リストメモリ２２が
読出し表示フェーズに遷移する。この遷移期間はマイク
ロプロセッサ１４には更新リストビジー信号３０−２が
送出される。そして、この更新リストビジー信号３０−
２が解除されると、直ちにライブリストメモリ格納処理
（ステップＳＴ７）および更新リストメモリ更新処理（
ステップＳＴ８）が連続して行われる。この更新リスト
メモリ更新処理（ステップＳＴ８）が終了すると、更新
リストメモリ２４のクリア作業が始まり、以後、ライブ
リストメモリ格納処理（ステップＳＴ７）と更新リスト
メモリ更新処理（ステップＳＴ８）の処理の合間にクリ
ア動作が実行される。

さらに、第６Ｃ図は、タイマ６１ｂがタイムアップして
いない状況を示している。この場合には各更新リストメ
モリ２２〜２４では更新リストメモリ２２がカレント更
新フエーズ、更新リストメモリ２３がクリアフエーズ、
更新リストメモリ２４が読出し表示フエーズのまま、ス
キャンデータフレームを受信する毎にライブリストメモ
リ格納処理（ステップＳＴ７）と更新リストメモリ更新
処理（ステップＳＴ８）が繰返される。

従って、以上のような実施例によれば、データ解析手段
４０は受信データからスキャンアドレスを抽出し、かつ
、受信データの正常の有無を解析し、この解析結果を更
新データ出力制御手段６２に送出する。一方、前記抽出
されたアドレスレスはビット変換手段６０にてリスト用
メモリ２１〜２４のリストに対応するビットデータに変
換しこのとットデー夕を前述と同様に更新データ出力制
御手段６２に送出する。そこで、このデータ出力制御手
段６２では所定のプログラムに基づいて前記解析結果の
データを調べて受信データが正常であれば、ビット変換
手段で変換されたビットデータにに基づいてリスト用メ
モリのリスト更新を行うので、マイクロプロセッサ１４
の処理と並列にライブリストメモリ２１および更新リス
トメモリ２２〜２４にデータを適切に書込み更新しなが
らリストを作成でき、かつ、これらリストメモリ２１〜
２４に作成されたデータを逆のポートからマイクロプロ
セッサ１４が読出すことができ、よってマイクロプロセ
ッサ１４は受信されたスキャンデー夕からリストを作成
するオーバヘッドを削減でき、その間マイクロプロセッ
サ１４は自身のアプリケーション処理を実行でき、また
必要に応じてデータの送信処理を行うことが可能であり
、伝送効率を大幅に向上させることができる。

なお、上記実施例では、それぞれ１組の更新リストメモ
リ２２〜２４と１個のタイマ６ｌｂを用いたが、例えば
第７図に示すようにそれぞれ３組からなる更新リストメ
モリ２２ａ，２３ａ，２３ａを用い、また第８図に示す
ように３個のタイマ６　１ｂａ，　６　１ｂｂ，　６　
１ｂｃを用い、第９図に示す如く新たにステップＳＴ２
　１によりアクセスクラスを自身のプライオリテイレジ
スタにセットし、かつ、ステップＳＴ２２にて該当アク
セスクラスごとに更新リストメモリへの更新処理を行う
ようにすれば、高速，中速，低速の３レベルの更新リス
トを作成でき、プロセスオートメーションが要求する多
用なアプリケーションに十分に対応できる。

［発明の効果］ 以上説明したように本発明によれば、トークンバスコン
トローラと並列に受信データを受けてデータ監視付加回
路がリスト用メモリにデータを更新された旨のリストを
作成することにより、マイクロプロセッサは非同期でそ
のリスト用メモリの内容からデータの変化状態を確認す
ればよいので、リストを作成するオーバヘッドを削減で
き、データ伝送の効率を向上できる伝送データ監視装置
を提供できる。

【図面の簡単な説明】

第１図ないし第７図は本発明に係わる伝送データ監現装
置の一実施例を説明するために示したもので、第１図は
伝送データ監視装置の構成図、第２図は第１図に示すデ
ータ監視付加回路の構成図、第３図はスキャンデータフ
レームおよびメッセージデータフレームのフォーマット
図、第４図はリスト用メモリのリストフォーマット図、
第５図はリスト更新動作を説明する流れ図、第６Ａ図〜
第６Ｃ図はリスト更新のタイミング図、第７図ないし第
９図は他の実施例を説明するためのもので、第７図は伝
送データ監視装置の構成図、第８図は第７図に示すデー
タ監視付加回路の構成図、第９図はリスト更新動作を説
明する流れ図、第１０図は従来の一般的なデータ伝送装
置の構成図である。 １・・・伝送路、４・・・モデム、６・・・トークンバ
スコントローラ、１１・・・共通メモリ、１４・・・マ
イクロプロセッサ、２０・・・データ監視付加回路、２
１・・・ライブリストメモリ、２２〜２４．２２ａ〜２
４ａ・・・更新リストメモリ、４０・・・データ解析手
段、６０・・・ビット変換手段、６１・・・時間信号発
生手段、６２・・・データ出力制御手段。

Claims (2)

【特許請求の範囲】
1. （１）他のデータ伝送装置から伝送路を通って送られて
   くるデータを復調するモデムと、このモデムによって復
   調された受信データに基づいて前記伝送路へのデータの
   送受信制御を行うトークンバスコントローラと、前記受
   信データを共通メモリに記憶するとともに他のデータ伝
   送装置へ送信するためのデータを作成し、かつ、前記ト
   ークンバスコントローラへ送信要求を行うプロセッサと
   を有するデータ伝送装置において、 前記プロセッサが前記共通メモリ内の受信データをアク
   セスするときの指標に用いる受信データの変化状態を示
   すためのデータを格納するリスト用メモリ、前記モデム
   によって復調された受信データのスキャンアドレスを抽
   出するとともに当該受信データの正常の有無を解析する
   データ解析手段と、前記スキャンアドレスに基づいてリ
   スト用メモリのリスト作成のためのビットデータに変換
   するビット変換手段と、前記データ解析手段による解析
   結果のデータに基づいて受信データが正常であるとき前
   記ビット変換手段で変換されたビットデータに基づいて
   前記リスト用メモリに変化データを書込むデータ出力制
   御手段とを備え、前記プロセッサからリスト作成の処理
   を除去したことを特徴とする伝送データ監視装置。
2. （２）リスト用メモリは、過去から現在までの変化状態
   履歴データを格納するライブリストメモリと、所定周期
   で所定の順序でクリアしながら変化状態データを格納す
   る少なくとも１組よりなる複数の更新リスト用メモリと
   を有する請求項１項記載の伝送データ監視装置。