JPH02238752A - フレーム受信方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ ビット・オリエンテソドプロトコルに従うフレームをチ
ューニング機能を備えるＤＭＡＣ４１構により受信する
フレーム受信方式に関し、チューニング機能をもつＤＭ
ＡＣによる受信フレームの転送において、メモリの無駄
を防止したフレーム受信方式を提供することを目的とし
、フレーム受信部に、受信回路で受信したオクテット数
を計数する計数回路と、回線に対応して予め規定される
受信フレームの最大オクテット数が格納されるしきい値
保持回路と、前記計数回路の出力としきい値保持回路の
出力を比較して前者の値が後者の値を越えると出力を発
生する比較回路とを設け、前記比較回路からの出力が発
生するとＤＭＡＣへの転送を禁止するよう構成する。

［産業上の利用分野］ 本発明はビット・オリエンテソドプロトコルに従うフレ
ームをチューニング機能を備えるＤＭＡＣ機構により受
信するフレーム受信方弐に関する．近年、ビット・オリ
エンテソドプロトコルの通信が電話やデータ通信の統合
を目指すＩＳＤＮ（サービス総合ディジタルｍ）やパケ
ソト交換において採用されている。ビット・オリエンテ
ソドプロトコルの代表例としてＨＤＬＣ　（ハイレベル
・データ・リンク・コントロール）が一般に利用されて
おり、そのフレーム長は伝送されるデータ長に応じて任
意の長さとすることが可能であり、送信側でフレームの
開始部と終了部に特定パターンのフラグを付して送信し
、受信側でこれを識別することによりｌフレームを判別
する。

Ｃ従来の技術コ 第３図乃至第５図により従来の技術を説明する。

第３図はＨＤＬＣのフレームフォーマソトを示す図、第
４図は従来例ｌの構成図、第５図は従来例２の構成図で
ある。

第３図はビノト・オリエンテソドプロトコル通信の代表
例である、ＨＤＬＣのフレームフォーマソトであり、フ
レームの先頭と終端に、共に“０１１１１１１０”のビ
ソト横成を備える開始フラグと終了フラグが付され、そ
の間にプロトコルの上位レベルの制御データ、データお
よび誤り検出用のＦＣＳ　（フレームチェ’）クシーケ
ンス）などが含まれている。

このようなフォーマソトを受信する従来例１の構成を第
４図により説明する。

第４図の４０はフレーム受信回路、４ｌはＤＭＡＣ（ダ
イレクト・メモリ・アクセス・コントローラ）、４２は
ｃｐｕ、４３はメモリを表す。

この従来例１の場合、フレームを受信する以前にＣＰＵ
４　２が受信データを格納するためのエリアを、メモリ
４３に設定する．その設定は、ＤＭＡＣ４１内のＡＤＲ
　（アドレスレジスタ）４１１に受信したデータをバイ
ト単位で格納するためのメモリアドレスの先頭を設定し
、ＢＣＲ　（ハイトカウンタ）４ｌ２には格納するバッ
ファ・メモリ４３１のサイズ（データ長）を設定してお
くことにより行われる。

データリンク回線からＨＤＬＣフレーム信号が入力する
と、フレーム受信回路４０でフラグの検出等を行うとと
もに、データを受信すると一定単位のデータ受信毎（例
えばｌオクテット＝８ビット）にＤＭＡ要求をＤＭＡＣ
４１に出力する。ＤＭＡＣ４１はバスを占有してシステ
ムバスを介してフレーム受信回路４０の受信データをメ
モリ４３に転送してＡＤＲ４　１　１により指示される
バソファ・メモリ４３１の先頭位置に格納する。以後、
受信されたデータはＤＭＡＣ４１により自律的に転送さ
れバソファ・メモリ４３Ｌに順に格納される。このよう
に１フレームのデータは１つのバソファ・メモリに格納
され、そのバッファ・メモリを単位としてＣＰＵ４　２
においてプロトコルの上位（レベル２，３等）処理が行
われる．そして、メモリ４３には図示されない他の複数
のフレー・ム受信回路から転送されるデータを格納する
ためにそれぞれのバソファ・メモリのエリアが設けられ
ている。

この従来例ｌの方式は、受信するフレーム長が、その種
別（データの種別または回線種別）によって数バイトか
ら数千バイトまでの範囲の長さに適合するよう常時設定
する必要があるため、最も大きいサイズの数千バイト（
例えば４Ｋバイト）に常時設定されている。

そのため、回線に実際に伝送される割合が高い数ハイト
から数百バイトの長さを持つフレームを受信する時は、
ハッファ・メモリの殆どが無駄になっていた＜４Ｋバイ
トのエリアの内敗百ハイトだけ使用して、残りの３Ｋバ
イト以上は使用されない）．このような無駄が、複数の
フレーム受信回路について生じるため、メモリの使用効
率が悪かった． 従来例ｌの方式の問題を解消するために第５図に示す従
来例２が提案されている。以下にその構成を説明する。

第５図において、５０〜５３は第４図の従来例１０４０
〜４３と同し名称の回路であるが、ＤＭＡＣ５１とメモ
リ５３の構成が異なる。

この従来例２の方式は、ハソファ・メモリを小さいサイ
ズとし、チューニング機能をＤＭＡＣに持たせることに
より、ｌフレームを複数のバソファ・メモリで受信する
ようにしたものである。

すなわち、メモリ５３に小容量（例えば１００ハイト）
の複数のハッファ・メモリ５３２．５３４・・・を設け
、各バソファ・メモリに対して第１ディスクリブタ５３
ｌ．第２ディスクリブタ５３３・・・が用意されており
、各ディスクリプタには次のような内容が格納されてい
る。

ＭＡＤ　（メモリ・アドレス・ディスクリプタ）：対応
するハソファ・メモリの先頭アドレスを指示し、ＤＭＡ
転送はそのアドレスから行われる。

ＢＬＤ　（ハソファレングス・ディスクリプタ》　：そ
のバッフプ・メモリのバイト長を表す．ＣＣＤ　（キャ
ラクタ・カウント・ディスクリプタ）　：そのコマンド
中で受信したオクテット数を示す． ＣＭＤ　（コマンド・ディスクリプタ）：コマンドの動
作を規定し、受信フレームのＤＭＡ転送中に当該八ソフ
ァ・メモリの長さ（容量）を越えると、コマンドチュー
ニングが行われることを表示（特定ビット位置のチュー
ニングを示すＣＥビノトを“ｌ”にする）し、越えない
で終了する場合も対応する表示を行う。

ＣＳＤ　（コンブリーション・ステータス・ディスクリ
プタ）：コマンド終了時の状態を示し、例えばＦＣＳ　
（フレーム・チェソク・冫一ケンス）チェソクにおいて
ＣＲＣエラーを検出した場合にそれを表示し、その後の
処理において利用する． ＮＤＡ　（ネクスト・ディスクリプタ・ア←レス）：コ
マントチューニングの場合に、次のディスクリプタの先
頭アドレスを示す。

一方、ＤＭＡＣ５１には、レジスタ群５１１とレジスタ
ＤＡＲが備えられ、いずれもＤＭＡＣによりアクセスさ
れるが、レジスタＤＡＲはＣＰＵ５２からもアク゛セス
される．各レジスタの機能は次のとおりである。

ＭＡＲ　（メモリ・アドレス・レジスタ）：バソファメ
モリのアクセスすべきアドレスを示す。

ＢＬＲ　（バッファ・レングス・レジスタ）：バッファ
・メモリのサイズ（バイト長）を表す。

ＣＣＲ　（キャラクタ・カウンタ・レジスタ）：ｌコマ
ンド内で受信したオクテット数を示し、バソファへ転送
する毎に加算される。

ＤＡＲ　（ディスクリプタ・アドレス・レジスタ）：メ
モリのディスクリプタの先頭アドレスを示す．　この従
来例２の動作を概説すると、フレーム受信回路５０でフ
レームを受信すると、バイト単位でＤＭＡ要求が行われ
る。ＤＭＡＣ５１のＤＡＲ５１２には予め先頭のディス
クリプタ５３ｌの先頭アドレスが設定（初朋状態ではＣ
ＰＵ５２からセットされ、動作開始後はＤＭＡＣ５１の
内部で順次更新される）されている。このＤＡＲ５１２
のアドレスを用いてメモリ５３にアクセスし、第１ディ
スクリプタ５３１内の各ディスクリプタＭＡＤ，ＢＬＤ
の内容をＤＭＡＣ５１のレジスタ群５１１のＭＡＲ．Ｂ
ＬＲに転送する。これにより、ＤＭＡＣ５１は第１ディ
スクリプタ５３ｌにより指示されたハソファ・メモリ５
３２の情報が獲得されたのでフレーム受信回路５０で受
信したデータをシステムバスを介してパソファ・メモリ
５３２に転送する。その場合転送毎にＤＭＡＣ５１のレ
ジスタ群５１１のＣＣＲの内容を更新する。

フレーム受信回路５０で受信したフレームが、ＤＭＡＣ
５１のレジスタ群５１１のＢＬＲに設定されたデータ長
を越えると、ＤＭＡＣ５１はコマンドチューニングを実
行する。

この場合、第１ディスクリブタ５３１のＣＭＤにチュー
ニングの表示などのデータを書き込む等の処理を行って
、ＮＤＡを取り出しＤＭＡＣ５１のレジスタＤＡＲにセ
ントする。このレジスタＤＡＲを用いて、第２ディスク
リプタ５３３にアクセスして、その中のＭＡＤ，ＢＬＤ
を読み出してＤＭＡＣ５１のＭＡＲ，ＢＬＲに設定する
。これにより次のバノファ・メモリ５３４へのアクセス
情報がＤＭＡＣ５１に得られ、上記と同様にフレーム受
信回路５０からメモリ５３へのデータ転送が行われる。

以下同様にして複数のハソファ・メモリを使用してコマ
ンドチューニングにより転送される。

このように、小容遣のハノファ・メモリをコマントチュ
ーニングにより順次使用することにより、例えば各ハノ
ファ・メモリのサイズを１００バイトとした場合、フレ
ームの最後のデータを格納するハソファ・メモリには、
数拾バイト程度が未使用として残るだけである。

従って、メモリの無駄となる量は、従来例ｌの場合に比
べて大幅に減らすことができる。

［発明が解決しようとする課題］ 従来例２の方式によれば、メモリを有効に使用すること
ができるが、相手装置からの送信中に相手装置または回
線の障害等によりフレームの終了がなくなった場合、信
号が“１″にスタック（固定した状Ｂ）　した時は“１
”が連続して受信されるとフレームの放棄（アボート）
と解釈してしまうので受信を終了し、メモリへのデータ
転送を停止するが、“θ′にスタックした時はフレーム
がいつまでも継続しているものとして上記したチェニン
グ機能により無限にハソファ・メモリを消費するという
問題があった。

本発明はチューニング機能をもつＤＭＡＣによる受信フ
レームの転送において、メモリの無駄を防止したフレー
ム受信方式を提供することを目的とする。

［課題を解決するための手段］ 第１図は本発明の原理構成図である。

第１図において、１０はフレーム受信部、１１は受信回
路、ｌ２は一時保持回路、ｌ３は計数回路、１４はしき
い値保持回路、１５は比較回路、ｌ６はＤＭＡ要求回路
を表す。

本発明は、フレーム受信部に受信データを計数する計数
回路を設けその計数値が予め規定される最大受信フレー
ム長以上になったらＤＭＡ転送を停止する制御を行うも
のである。

［作用コ 第１図の、フレーム受信部１０のしきい値保持回路１４
には、受信回線に対応して予め規定された最大受信フレ
ーム長（サイズ）が手動または図示しないＣＰＵからソ
フトウエアにより設定される。具体的にはオクテノト（
８ビット）数によりフレーム長が規定される。

フレーム受信部ｌＯにおいて受信したフレームは受信回
路１１に入力し、オクテット（８ビソト）毎に計数回Ｐ
ｔ１３の計敢値が１つずつ加算される。計数回路ｌ３の
計数値としきい値保持回路１４の値は比較回路１５にお
いて比較され、計数回路ｌ３の計数値がしきい値保持回
路１４の値より大きくなると、“１”出力を発生しＤＭ
Ａ要求回路ｌ６に供給する。但し、正常なフレームを受
信している限り、フレーム長はしきい値保持回路１４に
設定された長さより短いので比較回路１５の出力は“０
”である。

正常なフレームを受信している場合、受信回路ｌ１で受
信された内容は一時保持回路ｌ２に人力される．一時保
持回路ｌ２にデータが格納されるとＤＭＡ要求回路１６
に対して出力１２１が発生する。ＤＭＡ要求回路１６は
通常の状態では比較回路１５から“０”信号が入力して
いるのでアンド回路１６１から“ｌ”信号が出力され、
ＤＭＡ要求が図示されないＤＭＡＣ　（またはＣＰＵ）
に対し送出され、ＤＭＡ転送により一時保持回路ｌ２の
データが図示されないメモリへ転送される。

相手装置の障害または回線の障害により人力信号が“０
゛にスタソクすると、受信回路１１で連続して“０“を
受信し、これを計数回路ｌ３で順次計数を行ってしきい
値保持回路１４が保持するしきい値を越えると比較回路
１５から“ｌ”出力が発生して、ＤＭＡ要求回路ｌ６の
アンド回路ｌ６ｌが禁止状態となってＤＭＡ要求が停止
する。

ＤＭＡ要求が停止することによりＤＭＡＣにおけるバソ
ファ・メモリへの転送が終了する。

このように、障害の発生により規定されたフレーム長以
上のデータが入力されても、そのデータをバ，ファ・メ
モリに転送しないのでメモリを無駄に使用することを防
止することができる。

［実施例コ 第２図は実施例構成図である。

第２図において、２０はフレーム受信部、２ｌはＤＭＡ
Ｃ，２２はシステムバス、２３はｃｐｕ，２４はメモリ
を表す。

本実施例の構成において、本発明により設けられた部分
はフレーム受信部２０内に設けたオクテフトカウンタ２
０５、しきい値レジスタ２０６、比較演算回路２０７お
よび比較演算回路２０７の出力により制御されるＤＭＡ
要求発生回路２０８である。

実施例の構成による動作をフレーム受信部２０の動作を
中心に説明する。

回線から入力されるＨＤＬＣフレームがフレーム受信部
２０に入力すると、レシーバ２０３においてデータを受
信し、オクテット（８ビット）毎にＦＩＦＯ（ファース
トイン・ファーストアウト型メモリ）２０４に入力する
。一方、フレーム受信部２０には、従来のＨＤＬＣフレ
ーム受信部と同様にフラグ・アボート・アイドル検出部
２０１、ＦＣＳチェソク部２０２が設けられ、フラグ・
アボート・アイドル検出部２０１は受信されたフレーム
のフラグの検出や、送信側から送られるアボート（放棄
）やアイドル（休止）を表すパターンを検出し、その出
力により制御が行われる。また、ＦＣＳチェノク部２０
２は受信されるデータについてＣＲＣ　（サイクリソク
・リダンダンシイ・チェソク）の演算を行ってフレーム
の後端に付加されている誤り検出コードを用いて受信デ
ータの誤りを検出している。

本発明により設けられたオクテットカウンタ２０５は、
レシーハ２０３においてオクテットデータが受信される
毎にカウントアノプされ、その出力を比較演算回路２０
７に供給している。

しきいイ直レジスタ２０６には、当１亥フレーム受信部
２０が接続された回線の使用目的に応じ図示しない正常
な相手装置が送信し得る最大受信フレーム長を規定して
、ＣＰＵ２　３からソフトウエアによるか図示しないキ
ーボードからの手動入力により規定値を設定する。例え
ば、正常な相手装置が送信し得る最大フレーム長が２０
０　（オクテットーバイト）であれば、その値をしきい
値レジスタ２０６に設定する。

フレームの受信が開始されると、ＦＩＦＯ２０４にデー
タが例えば２バイト（１６ビット）格納されると、ＦＩ
ＦＯ２０４から転送要求を表す出力が発生し、ＤＭＡ要
求発生回路２０８に入力する．ＤＭＡ要求発生回路２０
８は、比較演算回路２０７から出力が発生しない限りＦ
ＩＦＯ２０４の出力に応じてＤＭＡＣ２１に対しＤＭＡ
要求を発生する。ＤＭＡＣ２１はそのＤＭＡ要求を受け
取ると、バスの占有をＣＰＵ２３に対し要求して、バス
を占有すると、従来例２の構成（第５図参照）について
説明したのと同様に、ＤＡＲ　（ディスクリプタ・アド
レス・レジスタ）によりレジスタＭＡＲ　（メモリ・ア
ドレス・レジスタ）、ＢＬＲ（バソファ・レングス・レ
ジスタ）にメモリ２４のディスクリプタ２４１からＭＡ
Ｄ　（メモリ・アドレス・ディスクリプタ）とＢＬＤ　
（バッファ・レングス・ディスクリプタ）のデータを転
送する．これらの各レジスタの値を用いてフレーム受信
部２０のＦＩＦＯ２０４に格納されたデータを用いてメ
モリのバソファ・メモリ２４２に受信データを転送し、
従来例２と同様にコマンドチューニングによるバンファ
・メモリ２４４以下のハソファ・メモリに順次格納する
。

比較演算回路２０７はオクテノトカウンタ２０５のカウ
ント値が、しきい値レジスタ２０６の設定値を越えない
限りＤＭＡ要求発生回路２０８に対し出力を発生しない
。しかし、オクテットカウンタ２０５のカウント値がし
きい値レジスタ２０６の設定値を越えると、出力が発生
してＤＭＡ要求発生回路２０８に対してＤＭＡ要求が発
生するのを禁止する。これにより、ＤＭＡＣ２１はしき
い値レジスタ２０６の設定値を越えた受信フレームのデ
ータにつ′Ｔｖ）では、それまで実行していた転送を停
止してメモリに転送されない。

この場合、ＤＭＡＣ２１はホルト状態となり、別のフレ
ームを受信するまで動作を停止する。

１５：比較回路 １　６　：　ＤＭＡ要求回路 ［発明の効果］ 本発明によれば従来のチューニング機能をもつＤＭＡＣ
を使用した場合に起きる無限にハノファメモリを消費す
るのを防止することができ、メモリの効率的な使用を実
現することができる。

特許出願人　　富士通株式会社（外ｌ名）復代理人弁理
士　　穂　坂　和　雄

【図面の簡単な説明】

第１図は本発明の原理構成図、第２図は実施例構成図、
第３図はＨＤＬＣのフレームフォーマ，トを示す図、第
４図は従来例１の構成図、第５図は従来例２の構成図で
ある。 第１図中、 １０：フレーム受信部 ｌ１：受信回路 ｌ２二一時保持回路 １３：計数回路 １４：しきい値保持回路 ＨＤＬＣのフレームフォーマット ＠３図

Claims (1)

1. 【特許請求の範囲】 ビット・オリエンテッドプロトコルに従うフレームをチ
   ューニング機能を備えるＤＭＡＣ機構により受信するフ
   レーム受信方式において、 フレーム受信部（１０）に、受信回路（１１）で受信し
   たオクテット数を計数する計数回路（１３）と、回線に
   対応して予め規定される受信フレームの最大オクテット
   数が格納されるしきい値保持回路（１４）と、 前記計数回路の出力としきい値保持回路の出力を比較し
   て前者の値が後者の値を越えると出力を発生する比較回
   路（１５）とを設け、 前記比較回路（１５）からの出力が発生するとＤＭＡＣ
   への転送を禁止することを特徴とするフレーム受信方式
   。