JPH0223890B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は高速システム母線によつて相互接続さ
れた、少くとも１つのプロセツサ、１つの主記憶
及び１つの保守兼サービス・プロセツサより成
る、データ処理システムのためのエラー検査・診
断装置に関する。

〔従来技術〕

電子的制御装置、プロセツサ、及びデータ処理
システムを構成するチツプ上の超LSI論理回路及
び記憶回路の検査方法は、チツプ上の全体的な記
憶素子（バイステーブル・スイツチ、フリツプフ
ロツプ）のアクセス自在性（観察自在性、制御自
在性）に大幅に依存する。

従つて従来技術の論理構造及びシステム・アー
キテクチヤはLSSD（レベル・センシテイブ・ス
キヤン・デザイン）ルールとして知られる方法を
しばしば用いる。このルールによれば例えば、若
しも安定状態に於ける入力信号変化に対する応答
が論理サブシステムの回路及び線の遅延と無関係
であるならばそのときに限つて論理サブシステム
はレベルにセンシテイブ（敏感）である。（1977
年６月20日乃至22日に米国ルイジアナ州ニユーオ
ルレアンで開催されたDesign Automation
Conferenceの議事録第462〜468頁に掲載された
E.B.Eichelberger氏の論文「Ａ Logic Design
Structure for LSI Testability」参照） このルールに基づくと、論理構成要素であり且
つ論理段の間に位置づけされたマスター／スレー
ブ・フリツプフロツプは検査モードのとき、１つ
のシフト・レジスタ連鎖として又は幾つかのその
ような連鎖として相互接続されることにより記憶
素子全体が観察可能且つ制御可能になる。これら
の連鎖は検査パターンを論理にシフト入力するた
め及び結果のパターンをシフト出力するために使
用される。

シフトレジスタ連鎖は、フリツプフロツプ又は
レジスタの完全な状態情報を夫々のパツケージで
相互に分離されたチツプ又はモジユールのような
複合論理群中にシフト入力し又はそこからシフト
出力するのに使用できる。このシフトレジスタの
用法は、若しもすべての第１パツケージ・レベル
のシフトレジスタ連鎖がチツプの論理設計に不利
な影響を与えることなく共通の第２パツケージ・
レベルのシフトレジスタ連鎖に接続されるなら、
比較的少数の入出力端子しか必要としない点及び
種々のパツケージ・レベル間に高度の融通性が得
られる点で好都合である。

〔発明が解決しようとする問題点〕

検査パターンをシフト入力し且つ結果のパター
ンをシフト出力することにより検査を行なう直列
的情報転送に起因して、このシフトレジスタ概念
は検査モードに於て著しく時間を浪費する。その
マルチ・チヤネル機能は、この概念をノイズに比
較的影響され易くしかも全く高価なものにする。
何故ならばシフトレジスタの各段が、正規の動作
中は不要なスレーブ（従）フリツプフロツプを有
するマスター（主）／スレーブ（従）フリツプフ
ロツプから成るからである。その結果として、チ
ツプ上の論理密度が若しもマスター（主）フリツ
プフロツプだけを採用したなら得られるよりも低
くなる欠点を有する。

従つて、本発明の目的は、検査モードに於ても
動作が極めて早く、信頼性が高く且つ安価で、チ
ツプ上の論理密度を増大する検査可能論理構造を
提供することである。

〔問題点を解決するための手段〕

かくて本発明は検査モードに於て、検査パター
ン及び結果のデータを保守プロセツサ又はラスタ
ーから検査されるべき論理構造へ極めて高速のシ
ステム母線を介して転送されるようにし、且つ結
果のデータは同じ母線を介して保守プロセツサ又
はラスターへ送り返されるようにして前記問題を
解決する。

本発明はスレーブ（従）段を有しないフリツプ
フロツプの採用を問題解決策とする。これにより
低コストでチツプ上の回路構造の密度が向上し、
しかも正規の動作中及び検査モードの動作中の両
方にわたつて重要な機能を果すマスター・フリツ
プフロツプより成るシフトレジスタ段を提供でき
る。

〔実施例〕

第１図はシングルチツプ・プロセツサ又は処理
装置（PU1、PU2）１及び２とそれら及び主記憶
（MS）３を相互に接続する標準化されたシステ
ム母線９と、主記憶制御装置（MS−CONT）３
ａと、入／出力装置制御器（Ｉ／Ｏ−CONT）
４と、保守兼サービス・プロセツサ（MSP）５
となり成るデータ処理システムのブロツク図であ
る。そのほかに、一方がプロセツサ１及び２へ、
他方が保守兼サービス・プロセツサ５へ接続され
た接続線１３がある。その線は保守兼サービス・
プロセツサ５からの制御信号及びクロツク信号を
プロセツサ１及び２へ送るために使用される。ク
ロツク発生器（CL）３４のクロツク信号は線３
５を介してシステムの各素子へ送られる。

以下、超LSIの原理に従つて設計されたプロセ
ツサ１を参照して本発明を説明する。この実施例
に対して、例えば標準化した母線でもよいシステ
ム母線９は４バイトの幅を持つものと仮定する。
プロセツサ１の駆動回路（DR）１１及び受信回
路（REC）１２の両者はこの幅に適合する。極
性保持フリツプフロツプと呼ばれる記憶素子６，
６′，６ａ，６′ａは第１図に図示されたような論
理サブシステム（RAM−LOG）１０を形成する
ように相互接続される。それらはプロセツサの組
合せ論理を構成する。この組合せ論理の構造はそ
の相互接続に関する限り比較的に非システマチツ
クであり、第１図に図示されたｍ・ｎマトリツク
スの「オーバレイ」構造とは著しく相違する。こ
のｍ・ｎフリツプフロツプ記憶マトリツクスは、
個性化の後に上記フリツプフロツプ、駆動回路１
１及び受信回路１２と、アドレス解暖器（ADR
−DEC）８との間の接続を与えるオーバレイ金
属化処理の結果物である。

後述のようにこのフリツプフロツプ記憶マトリ
ツクスは、論理サブシステムのテストの目的で保
守兼サービス・プロセツサ５によつて使用され
る。フリツプフロツプに関して前に指摘した通
り、それらは従来検査用に使用したマスター／ス
レーブ・フリツプフロツプではなく全くのマスタ
ー・フリツプフロツプである。

縦線のうちの左から数えて最初の２本１４，１
５は駆動回路１１及び受信回路１２を介してシス
テム母線９のビツト線８乃至３１へ接続される。
それに反して横線のうち上の４本２０，２０ａ，
２１及び２１ａはマトリツクスのアドレス解読器
８の関連出力へ接続される。アドレス解読器８は
システム母線９のいわゆる駆動回路１１及び受信
回路１２を介してビツト線b0乃至b7へ接続され
る。データのやり取りが進行する方向は保守兼サ
ービス・プロセツサ５と夫々のプロセツサ１，２
等を結ぶ制御線１３を通じて制御される。

プロセツサ１の正規の動作中には、図示のフリ
ツプフロツプは論理サブシステムの素子及びそれ
らの接続線としてのみ夫々働く。検査モードのと
きには、保守兼サービス・プロセツサ５の高速シ
ステム母線９はそれらに対する刺激として働く検
査パターンを横行毎に且つ並列にこれらのサブシ
ステムにロードする。このようにして入れられた
検査データに対する論理サブシステムの応答は駆
動回路１１及びシステム母線９を介して保守兼サ
ービス・プロセツサ５へ送られる。後者は検査解
析を実行する。

第１図に示されたデータ処理装置のクロツク制
御に集中的な型式のものを使おうと分散的な型式
のものを使おうと、本発明にとつては重要なこと
ではない。この例では集中的なクロツク発生器
（CL）３４を用いて、中央クロツク線３５を介し
てデータ処理システムの個々の装置１，２，３，
３ａ，４及び５を制御するものと仮定する。

この一般的な説明の後に、保守兼サービス・プ
ロセツサ５からプロセツサ１への検査データ転送
について第２Ａ図及び第２Ｂ図を参照して詳述す
る。残りのプロセツサ２，３，…ｎへの検査デー
タ転送と、検査データ及び結果の取扱いはプロセ
ツサ１に関連して説明した態様と基本的に同一で
ある。

第４図及び第５図はフリツプフロツプ、例えば
６，６′，６ａ及び６′ａの制御プロセスを一層わ
かり易くするのに役立つ。これらのフリツプフロ
ツプは一方で正規の論理部分を構成し、他方で検
査論理部分を構成する。後者の場合には、検査ス
テツプの後に検査データを受取るか或は発生する
かに依存して転送の方向を制御する必要がある。
第４図及び第５図に示された通り、バツフア素子
として働く使用フリツプフロツプは極性保持型の
ものである。第４図は２つの機能的データ入力
FD１及びFD２を有する極性保持型のフリツプフ
ロツプを示すのに対して、第５図は追加の検査デ
ータ入力TD及び検査クロツク入力TCLを含む検
査目的で修正された極性保持型のフリツプフロツ
プを示す。正規及び修正された極性保持型フリツ
プフロツプは機能クロツクFCLを分配するため
機能クロツク増幅器１６を備え、修正された極性
保持型フリツプフロツプは検査クロツクTCLを
分配するため追加のクロツク増幅器１７を備えて
いる。

第４図に示された正規の極性保持型フリツプフ
ロツプは図形のように相互接続された３個の
NAND回路（ANDインバータ）２２，２４及び
２５より成る。

極性保持型フリツプフロツプは機能クロツク
FCLのパルスの間、機能データ入力FD１又はFD
２へ供給されたバイナリ値を、１クロツク期間の
持続時間の間記憶する。このこは、若しもそのデ
ータ入力に於けるバイナリ値がそのときまでに変
化する場合に限つて、記憶されたバイナリ値が
早々と次のクロツク・パルスの発生時に変えられ
ることを意味する。

クロツク・パルスは２個の直列接続されたイン
バータ２６及び２７を介してNAND回路２２へ
供給される。NAND２２にはバイナリ・データ
も供給される。同じクロツク・パルスがそれより
僅かに早くNAND２４に到達する。何故ならば
そのクロツク・パルスは第１のインバータ２６し
か通らないからである。

他の大概のフリツプフロツプ型式では極性保持
型フリツプフロツプの実際の記憶機能は、
NAND回路２５の出力とNAND回路２４（クロ
ツク信号が供給されない）の入力との間のフイー
ドバツク線２８から引出される。NAND回路２
２の出力とNAND回路２４の出力との間の線２
９は３つのNAND回路２２及び２４の出力信号
をOR処理させる（ドツトORさせる）ための線
である。第５図に示すようにこのOR線２９は、
別のデータ線及び制御クロツク線を接続すること
により極性保持型フリツプフロツプを修正するよ
うに働く。従つて第５図に示された極性保持型フ
リツプフロツプは２つのシステム、即ちデータ入
力FD１及びFD２と関連した機能クロツクFCLを
有する機能システムと、検査データ入力TD及び
テスト・クロツク入力TCLを有する検査システ
ムとにより共用されてもよい。

正規のモード、即ち非検査モードでは、第１図
の極性保持型フリツプフロツプFFは機能データ
入力FDi及びそれらの機能クロツク入力FCLを介
してそれらの機能的な作業を遂行する。これに反
して検査モードでは、検査作業のために検査デー
タ入力TD及び検査クロツク入力TCLを使用す
る。

第２Ａ図、第２Ｂ図の太線で示すモード又は動
作について説明する。その場合、検査データが保
守兼サービス・プロセツサ５からプロセツサ１
（第１図の太線枠内）へシステム母線９を介して
送られるものと仮定すると、システム母線のビツ
ト線b0〜b7は受信回路１２を介してマトリツク
ス・アドレス解読器８へ接続される。そのマトリ
ツクス横線２０ａ及び２１ａを介してマトリツク
ス・アドレス解読器８は所望の方向に極性保持型
フリツプフロツプ・マトリツクスをアドレスす
る。極性保持型フリツプフロツプを完全に選択す
るための後述の縦方向に選択された線を含む横方
向のこのアドレス動作は、夫々の横線及びそれに
組合された検査クロツク増幅器１７を介して検査
クロツク・パルスを、選択されるべき極性保持型
フリツプフロツプの検査クロツク入力TCLへ供
給することにより行なわれる。

選択された極性保持型フリツプフロツプ（以下
単にフリツプフロツプと略記する）に入れられる
べき検査情報は夫々の関連の受信回路を介してシ
ステム母線９のビツト線b8〜b31を通り、夫々の
縦線へ転送される。縦線１４，１５が後で詳細に
示される。受信回路１２及びそれに関連したビツ
ト線b8〜b31を介して検査データが横列毎に且つ
マトリツクス縦線に対して並列に、これらの縦線
に接続されたフリツプフロツプFFの検査データ
入力と、これらのフリツプフロツプより成る記憶
素子とに送られる。

フリツプフロツプ６の素子の例についての説明
を続ける。若しも検査データが検査クロツク増幅
器１７から線２０ａを通る検査クロツク・パルス
によつて、ビツト線b8を線して記憶されるべき
ビツトによつて、且つ受信回路１２、マトリツク
ス縦線１４、検査データ入力TDによつて、横列
方向にアドレスされるならば、その検査データは
その中に記憶される。同様にして検査マトリツク
スの残りのフリツプフロツプに、マトリツクス横
列線及びマトリツクス縦線を介して、検査データ
がロードされる。

検査データが記憶され終えた後に、それらは検
査のために論理サブシステム１０へ転送される。
そのような１組の検査データによつて作られた検
査結果は次に検査マトリツクスのフリツプフロツ
プ６，６′，６ａ，６′ａ等の中にロードされ、そ
こから更に検査解析のため保守兼サービス・プロ
セツサ５に向つてシステム母線９上を反対方向に
転送される。

検査されるべきプロセツサ１からシステム母線
９を通る結果データの帰路が第３Ａ図、第３Ｂ図
に太線で示される。第３Ａ図、第３Ｂ図にはフリ
ツプフロツプ６，６′，６ａ及び６′ａのみが詳細
に示されている。従つてフリツプフロツプ６中の
残りの結果の部分の情報はシステム母線９を通つ
て保守兼サービス・プロセツサ５へ転送されるも
のと仮定する。この目的でプロセツサ１は保守兼
サービス・プロセツサからの線１３上の制御信号
と、システム母線９のビツト線b0〜b7上のアド
レス信号とを受取る。若しも同じ横線と関連した
フリツプフロツプ６及びフリツプフロツプ６′…
が選択されるならば、アドレス解読器はマトリツ
クス横線２０上に選択信号を発生して、関連した
ANDゲート１８，１８′等を開く。その結果とし
て、フリツプフロツプ６に記憶されており
NANDゲート２５の出力で入手できる情報は
ANDゲート１８及びマトリツクス縦線１４の
夫々の部分を通つて駆動回路１１へ転送される。
線１３、受信回路３２及び制御線３３を通つて保
守兼サービス・プロセツサから転送される制御信
号は駆動回路１１を活性化して、そのとき入手可
能な情報をシステム母線９のビツト線b8に到達
させる。

フリツプフロツプ６から転送される情報と並行
して、フリツプフロツプ６′及び残りのフリツプ
フロツプ（同じマトリツクス横線２０と関連した
もの）に記憶された情報が夫々のビツト線b9〜
b31へ転送される線１３上の制御信号及び線b0〜
b7上のアドレス信号を転送することにより残り
のマトリツクス線２１…が活性化されて、残りの
フリツプフロツプ中に記憶された情報、検査結果
情報がエラー解析の目的で保守兼サービス・プロ
セツサ５に転送される。

検査結果データは一般に極めて高速であるシス
テム母線を用いて、上述の態様で関係装置間に転
送可能である。

〔発明の効果〕

本発明の論理構造は検査可能で、しかも検査モ
ードに於ても高速で信頼性が高く、安価でチツプ
の論理密度を増大する。

【図面の簡単な説明】

第１図は本発明を実施したデジタル・コンピユ
ータのブロツク図、第２Ａ図及び第２Ｂ図は本発
明の誤りテスト兼診断装置の詳細並びに動作を示
す図、第３Ａ図及び第３Ｂ図は第２Ａ図及び第２
Ｂ図の装置の他の動作を示す図、第４図は既知の
記憶素子（フリツプフロツプ）のブロツク図、第
５図は本発明のため修正された記憶素子のブロツ
ク図である。 １，２……（シングルチツプ）プロセツサ、３
……主記憶（MS）、３ａ……主記憶制御装置
（MS−CONT）、４……入／出力装置制御器
（Ｉ／Ｏ−CONT）、５……保守兼サービス・プ
ロセツサ（MSP）、６，６′，６ａ，６′ａ……記
憶素子（極性保持型フリツプフロツプ）、８……
アドレス解読器、９……システム母線、１０……
論理サブシステム（RAM−LOG）、１１……駆
動回路（DR）、１２……受信回路（REC）。

Claims (1)

1. 【特許請求の範囲】 １ システム母線（例えば９）で相互接続された
   少くとも１つのプロセツサ（例えば１）と、１つ
   の主記憶（例えば３）と、１つの保守兼サービ
   ス・プロセツサ（例えば５）とを含むデータ処理
   システム用のエラー検査・診断装置であつて、 上記プロセツサ（例えば１）は正規の動作中論
   理サブシステム（例えば１０）を接続するマトリ
   ツクス状の記憶素子（例えば６，６′，６ａ，
   ６′ａ）とその記憶素子のビツト線及び上記シス
   テム母線間に接続されたアドレス解読器（例えば
   ８）とを含むことと、 上記保守兼サービス・プロセツサは個々の記憶
   素子を制御するためのアドレス情報及び記憶素子
   に入れる検査データを収容していることと、 エラー検査・診断モードのとき、上記記憶素子
   はアドレス可能なマトリツクスの形で上記保守兼
   サービス・プロセツサに相互接続され、上記保守
   兼サービス・プロセツサはマトリツクスの個々の
   記憶素子を制御するためのアドレス情報、マトリ
   ツクスの個々の記憶素子に入れるための検査デー
   タ、及び検査制御兼クロツク情報をシステム母線
   上に転送するようにしたことと、 上記論理サブシステムの検査後にその結果デー
   タを夫々接続された記憶素子へ送り、且つマトリ
   ツクスの形に接続された上記記憶素子から上記保
   守兼サービス・プロセツサへ、上記システム母線
   上に転送されたアドレス情報及び制御情報の助け
   の下で送り返すようにしたこと、 を特徴とするエラー検査・診断装置。