JPH02239497A - 不揮発性半導体メモリ素子およびメモリシステム - Google Patents
不揮発性半導体メモリ素子およびメモリシステムInfo
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- JPH02239497A JPH02239497A JP1059311A JP5931189A JPH02239497A JP H02239497 A JPH02239497 A JP H02239497A JP 1059311 A JP1059311 A JP 1059311A JP 5931189 A JP5931189 A JP 5931189A JP H02239497 A JPH02239497 A JP H02239497A
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- semiconductor memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、電気的書替え可能な不揮発性半導体メモリ素
子およびこれを用いたメモリシステムに関する。
子およびこれを用いたメモリシステムに関する。
（従来の技術）
電気的書替え可能な不揮発性半導体メモリ素子（ＥＥＰ
ＲＯＮＩ）として、これまで種々のものが提案されてい
る。近年、Ｅ Ｅ Ｐ Ｒ Ｏ Ｍはまずまず人容量化
しているが、既に４ ＭビットＥＥＰＲＯ Ｍが実現さ
れている。
ＲＯＮＩ）として、これまで種々のものが提案されてい
る。近年、Ｅ Ｅ Ｐ Ｒ Ｏ Ｍはまずまず人容量化
しているが、既に４ ＭビットＥＥＰＲＯ Ｍが実現さ
れている。
ところかＥ Ｅ Ｐ Ｒ Ｏ Ｌ１は高電圧を用いてデ
ータ書替えを行なうため、現在の技術では未だ書替え回
数に制限があり、１０４回程度の書替えで寿命となる。
ータ書替えを行なうため、現在の技術では未だ書替え回
数に制限があり、１０４回程度の書替えで寿命となる。
従ってせっかく大容量化されてもＥ Ｅ Ｉ）Ｒ Ｏ
Ｍの用途が限定され、またＥ Ｅ Ｆ Ｒ Ｏ Ｍを用
いたメモリシステムを構成するに当たっては、寿命に十
分配慮しなければならないという問題があった。
Ｍの用途が限定され、またＥ Ｅ Ｆ Ｒ Ｏ Ｍを用
いたメモリシステムを構成するに当たっては、寿命に十
分配慮しなければならないという問題があった。
（発明が解決しようとする課題）
以上のようにＥ Ｅ Ｐ Ｒ Ｏ Ｍは、Ｗｅえ回数に
制限があり、使いにくいという問題があった。
制限があり、使いにくいという問題があった。
本発明はこのような問題を解決し、書替え回数のチェッ
ク機能を持たせ、１コ頼件の高いシステム構成を可能と
したＥＥＰＲＯＭ，およびその様なｔ＝ ！ｉＪ！性の
高いメモリシステムをＵａｔすることを「Ｉ的とする。
ク機能を持たせ、１コ頼件の高いシステム構成を可能と
したＥＥＰＲＯＭ，およびその様なｔ＝ ！ｉＪ！性の
高いメモリシステムをＵａｔすることを「Ｉ的とする。
（課題を解決するための手段）
本発明に係るＥＥＰＲＯ〜１は、メモリチップ内に書替
え回数をカウントするカウンタを備え、このカウンタの
出力によって書替え回数のチェック，書替えの禁止，警
報信号の出力などを行なうようにしたことを特徴とする
。
え回数をカウントするカウンタを備え、このカウンタの
出力によって書替え回数のチェック，書替えの禁止，警
報信号の出力などを行なうようにしたことを特徴とする
。
本発明に係るメモリシステムは、災数のＥＥＰ Ｒ Ｏ
Ｎ１と、これらのＥ Ｅ Ｐ Ｒ Ｏ Ｍと外部装置
との間のデータ分配を制御する手段と、ＥＥＰＲＯＭの
ｉｔｖえ回数をカウントするカウンタとを備え、カウン
タの出力によって書替え回数のチェック，書替えの禁止
，警報信号の出力などを行なうようにしたことを特徴と
する。
Ｎ１と、これらのＥ Ｅ Ｐ Ｒ Ｏ Ｍと外部装置
との間のデータ分配を制御する手段と、ＥＥＰＲＯＭの
ｉｔｖえ回数をカウントするカウンタとを備え、カウン
タの出力によって書替え回数のチェック，書替えの禁止
，警報信号の出力などを行なうようにしたことを特徴と
する。
（作用）
本発明によれば、＊Ｖえ回数にＩＱ限のあるＥＥ Ｆ
Ｒ Ｏ Ｍの書替え回数をチェックする機能を付？する
ことによって、ＥＥＰＲＯ〜■が使いｕくな１，＋、Ｅ
ＥＰＲＯＭを用いたメモリシステムの信頼性が高いもの
となる。
Ｒ Ｏ Ｍの書替え回数をチェックする機能を付？する
ことによって、ＥＥＰＲＯ〜■が使いｕくな１，＋、Ｅ
ＥＰＲＯＭを用いたメモリシステムの信頼性が高いもの
となる。
（実施例）
以下、本発明の実施例を図面を参１１貧して説明する。
第１図は、一実施例の４ ＭビットＣＥＰＲＯ〜１の購
成を示すブロック図である。メモリセルアレイ１は、後
述するようなＮＡＮＤセル型であって、８ｋビットずつ
のセルブロック１ｌ，１■，・・・に分割されて配列さ
れ、８ｋＸ５Ｉ２ブロック− ４ Ｍビットとなってい
る。メモリセルアレイ１の周辺にはメモリセルとのデー
タ授受を行なうためのセンスアンブ／データラッチ２が
設けられ、また番地選択を行なうアドレスデコーダとし
てロウ・デコーダ３およびカラム・デコーダ４が設けら
れている。制御回路５は、チップイネーブルで百，出力
イネーブル介，ライトイネーブル１１などの外＃ １，
Ｔ１ｉ１信号により内部１、ＩＩ９ｌｌ信号を発生する
。センスアンプ／デークラッチ２には、メモリ？ルアレ
イの一つのセルブロックと同じ８Ｋビットのバッフ７メ
モリ６が接続されている。
成を示すブロック図である。メモリセルアレイ１は、後
述するようなＮＡＮＤセル型であって、８ｋビットずつ
のセルブロック１ｌ，１■，・・・に分割されて配列さ
れ、８ｋＸ５Ｉ２ブロック− ４ Ｍビットとなってい
る。メモリセルアレイ１の周辺にはメモリセルとのデー
タ授受を行なうためのセンスアンブ／データラッチ２が
設けられ、また番地選択を行なうアドレスデコーダとし
てロウ・デコーダ３およびカラム・デコーダ４が設けら
れている。制御回路５は、チップイネーブルで百，出力
イネーブル介，ライトイネーブル１１などの外＃ １，
Ｔ１ｉ１信号により内部１、ＩＩ９ｌｌ信号を発生する
。センスアンプ／デークラッチ２には、メモリ？ルアレ
イの一つのセルブロックと同じ８Ｋビットのバッフ７メ
モリ６が接続されている。
周辺回路には、カウンタ回路群７が設けられている。こ
のカウンタ回路群７は、メモリセルアレイ１の各セルブ
ロックごとに設けられたカウンタ７１，７２＋ ・・・
からなり、それぞれのカウンタは対応するセルブロック
の書替え回数をカウントするようになっている。具体的
にはこの実施例では、セルブロック単位でデータ書替え
が行われるように構成されている。そして、制御同路５
からのデータ消去信号はずべてのカウンタ７ｌ，７■，
・・・に入り、セルブロック１ｌ，１■，・・・の選択
を行なうブロックアドレスデコーダ８により選択された
カウンタのみデータ消去信号によりカウントアップする
ようになっている。
のカウンタ回路群７は、メモリセルアレイ１の各セルブ
ロックごとに設けられたカウンタ７１，７２＋ ・・・
からなり、それぞれのカウンタは対応するセルブロック
の書替え回数をカウントするようになっている。具体的
にはこの実施例では、セルブロック単位でデータ書替え
が行われるように構成されている。そして、制御同路５
からのデータ消去信号はずべてのカウンタ７ｌ，７■，
・・・に入り、セルブロック１ｌ，１■，・・・の選択
を行なうブロックアドレスデコーダ８により選択された
カウンタのみデータ消去信号によりカウントアップする
ようになっている。
カウンタ７１ ＋ ７２ ＋ ・・・の出力にはカウ
ント回数比較器９が接続されている。比較器９には基準
信号として設定器１０により設定されたデータが入力さ
れており、この比較器９の出力は制御回路５に入り、ま
た出力制御回路１２を介して外部に出力されるようにな
っている。カウンタ７ｌ，７２，・・・の出力そのもの
も、もう一つの出力制御回路１１を介して外部に出力さ
れるようになっている。
ント回数比較器９が接続されている。比較器９には基準
信号として設定器１０により設定されたデータが入力さ
れており、この比較器９の出力は制御回路５に入り、ま
た出力制御回路１２を介して外部に出力されるようにな
っている。カウンタ７ｌ，７２，・・・の出力そのもの
も、もう一つの出力制御回路１１を介して外部に出力さ
れるようになっている。
図では省略したがこれらの回路要素のほか通常、アドレ
スを取り込むアドレスバッファ、外部とデータの授受を
行なうための人出力データバッファが設けられる。
スを取り込むアドレスバッファ、外部とデータの授受を
行なうための人出力データバッファが設けられる。
第２図は、メモリセルアレイ１の具体構成を示す等価回
路である。メモリセルＭｌｊは、チャネル領域全面に薄
いゲート絶縁膜を介して浮遊ゲートと制御ゲートが債層
形成されたＦ Ｅ Ｔ ｋｌ Ｏ Ｓタイプである。例
えばｎチャネルの場合、制御ゲートに正の高電圧を印加
して浮遊ゲートの１ｄ子をＦ−ＮトンネリングによりＪ
Ｊｉ仮に放出させることによりしきい値を負方向に移動
させる動作をデータ消去（または書込み）に対応させ、
制御ゲートを“Ｌ゜レベルに保７てドレインに正の高１
ｄ圧を印加してやはりＦ − Ｎ ＋−ンネリングによ
り浮遊ゲートに？Ｕ子を注入してしきい値を正方向に移
動させる動作をデータ書込み（または消去）に対応させ
る。データ書込みおよび消去に用いる高電圧は、第１図
のロウ・デコーダ３，カラム・デコータ４内にある昇圧
回路により生成される。これらのメモリセルは、そのソ
ース，ドレインを隣接するもの同士で共用する形で４個
直列接続されて一つのブロックをなす、いイ〕ゆるＮＡ
ＮＤセルを購成している，ＮＡＮＤセルの一端は選択ゲ
ートＱｓｌを介してビット線ＢＬに接続され、他端は選
択ゲートＱｓ２を介してソースｔ！；ＩＶ ｓに接続さ
れている。
路である。メモリセルＭｌｊは、チャネル領域全面に薄
いゲート絶縁膜を介して浮遊ゲートと制御ゲートが債層
形成されたＦ Ｅ Ｔ ｋｌ Ｏ Ｓタイプである。例
えばｎチャネルの場合、制御ゲートに正の高電圧を印加
して浮遊ゲートの１ｄ子をＦ−ＮトンネリングによりＪ
Ｊｉ仮に放出させることによりしきい値を負方向に移動
させる動作をデータ消去（または書込み）に対応させ、
制御ゲートを“Ｌ゜レベルに保７てドレインに正の高１
ｄ圧を印加してやはりＦ − Ｎ ＋−ンネリングによ
り浮遊ゲートに？Ｕ子を注入してしきい値を正方向に移
動させる動作をデータ書込み（または消去）に対応させ
る。データ書込みおよび消去に用いる高電圧は、第１図
のロウ・デコーダ３，カラム・デコータ４内にある昇圧
回路により生成される。これらのメモリセルは、そのソ
ース，ドレインを隣接するもの同士で共用する形で４個
直列接続されて一つのブロックをなす、いイ〕ゆるＮＡ
ＮＤセルを購成している，ＮＡＮＤセルの一端は選択ゲ
ートＱｓｌを介してビット線ＢＬに接続され、他端は選
択ゲートＱｓ２を介してソースｔ！；ＩＶ ｓに接続さ
れている。
メモリセルは図示のようにマトリクス配列され、ロウ方
向のメモリセルの制御ゲートはワード線ＷＬに共通接続
されている。
向のメモリセルの制御ゲートはワード線ＷＬに共通接続
されている。
第３図〜第５図は、第１図におけるカウンタ７（１−１
．２．・・・）の具体的構成例である。各カウンタは第
３図に示すように、１３個の単位カウンタが直列接続さ
れた不ｒ＝ＩＣ発性のシフ１・レジスタを構成しており
、制御回路５からの消去ｔコ号によりカウントアップさ
れるパイナリカウンタとなっている。これにより２”−
８１９２までカウン１・することができる。カウンタ出
力は選択ブロックの消去動作が８１９２回まで″Ｌ２レ
ベルであり、８１９２υ１になると“｝１″ レベル出
力を出し、これが比較器９に送られることになる。第３
図の単位カウンタは第４図に示すように、ＣＭＯＳイン
バータとクロツクＩ− Ｃ Ｍ Ｏ Ｓインバータの組
み合わせにより１１が成されている。２１．２２がフリ
ップフロツブを構成し、２３．２４が二つのフリップフ
ロツブ間の転送ゲートであり、２５．２６が出力ゲート
である。第４図のフリップフロツブ２１はさらに具体的
に示せば第５図のように１１４成されている。すなわち
ＣＭＯＳインバータとクロック１・Ｃ Ｍ Ｏ Ｓイン
バータにより１行成されたフリップフロップ３１と、そ
の各ノードに１・ランスファゲートＭＯＳトランジスタ
３２．３５を介して接続された不揮発性のメモリ１・ラ
ンジスタ３３．３６をＨする。このメモリトランジスタ
３３．３６により、不揮発性のカウンタとなっている。
．２．・・・）の具体的構成例である。各カウンタは第
３図に示すように、１３個の単位カウンタが直列接続さ
れた不ｒ＝ＩＣ発性のシフ１・レジスタを構成しており
、制御回路５からの消去ｔコ号によりカウントアップさ
れるパイナリカウンタとなっている。これにより２”−
８１９２までカウン１・することができる。カウンタ出
力は選択ブロックの消去動作が８１９２回まで″Ｌ２レ
ベルであり、８１９２υ１になると“｝１″ レベル出
力を出し、これが比較器９に送られることになる。第３
図の単位カウンタは第４図に示すように、ＣＭＯＳイン
バータとクロツクＩ− Ｃ Ｍ Ｏ Ｓインバータの組
み合わせにより１１が成されている。２１．２２がフリ
ップフロツブを構成し、２３．２４が二つのフリップフ
ロツブ間の転送ゲートであり、２５．２６が出力ゲート
である。第４図のフリップフロツブ２１はさらに具体的
に示せば第５図のように１１４成されている。すなわち
ＣＭＯＳインバータとクロック１・Ｃ Ｍ Ｏ Ｓイン
バータにより１行成されたフリップフロップ３１と、そ
の各ノードに１・ランスファゲートＭＯＳトランジスタ
３２．３５を介して接続された不揮発性のメモリ１・ラ
ンジスタ３３．３６をＨする。このメモリトランジスタ
３３．３６により、不揮発性のカウンタとなっている。
次にこの実施例のＮＡＮＤセルｉｊＩＥＥＰＲＯＭのデ
ータ読出しおよび書込みの動作を説明する。
ータ読出しおよび書込みの動作を説明する。
第６図は、読出し時のタイミングチャートである。チッ
プψイネーブル端子ＣＥ，アウトブッ１・・イネーブル
端子ＯＥを“Ｌ“レベルにし、ライト・イネーブル端子
ＷＥを“Ｈ“ レベルとしてアドレスを変化させること
により、メモリセル・データがセンスアンブ／データラ
ッチ回路２を介して人出力線Ｉ ／Ｏ．〜Ｉ／０７に得
られる。
プψイネーブル端子ＣＥ，アウトブッ１・・イネーブル
端子ＯＥを“Ｌ“レベルにし、ライト・イネーブル端子
ＷＥを“Ｈ“ レベルとしてアドレスを変化させること
により、メモリセル・データがセンスアンブ／データラ
ッチ回路２を介して人出力線Ｉ ／Ｏ．〜Ｉ／０７に得
られる。
第７図は、書込み時のタイミングチャートである。チッ
プ・イネーブル端子ＣＥを“Ｌ“レベル、アウトプット
ーイネーブル端子ＯＥを“Ｈ ” レベルとし、アドレ
ス信号に同期してライト・イネーブル端子Ｗ１をトグル
させることにより、人出力ｖＡＩ／Ｏ。〜Ｉ／０７から
入力されたデータが入カバッファフを介してセンスアン
ブ／デークラッチ回路２にラッチされ、順次選択番地に
書込みがなされる。
プ・イネーブル端子ＣＥを“Ｌ“レベル、アウトプット
ーイネーブル端子ＯＥを“Ｈ ” レベルとし、アドレ
ス信号に同期してライト・イネーブル端子Ｗ１をトグル
させることにより、人出力ｖＡＩ／Ｏ。〜Ｉ／０７から
入力されたデータが入カバッファフを介してセンスアン
ブ／デークラッチ回路２にラッチされ、順次選択番地に
書込みがなされる。
この様なＮＡＮＤセル型ＥＥＰＲＯＭは、腹数のメモリ
セルをまとめてビット線に接続するため、ビット線との
コンタクト数が各メモリセル毎にビット線に接続する場
合に比べて大幅に少なくなり、？って極めて高密度に集
積化できるという利点を有する。
セルをまとめてビット線に接続するため、ビット線との
コンタクト数が各メモリセル毎にビット線に接続する場
合に比べて大幅に少なくなり、？って極めて高密度に集
積化できるという利点を有する。
次にデータ書替えとその場合の書替え回数チェックの動
作を説明する。この実施例の場合、データ書替えに際し
ては、選択されたアドレスに対応して、ロウ・デコーダ
３とカラム・デコーダ４およびブロックアドレスデコー
ダ８の一つが選択され、まず選択されたセルブロック内
の全てのメモリセルの消去（“１”書込み）が行われ、
次にアドレスとデータに応じて所望のデータ書込み（″
０”書込み）が行われる。このブロック消去の際に、制
御回路５から各カウンタ７１．７２，・・・に消去ｆ≦
号が伝達される。今ブロックアドレスデコーダ８により
選択されているのがセルブロック１１のカウンタ７１で
あるとすると、このカウンタ７■のみが消去信号を受け
付け、池のカウンタ７２，７３，・・・は消去信号を受
け付けない。そして消去（コ号を受けるとカウンタ７ｌ
はカウントアップし、その出力は比較器９に伝達される
。比較器９では設定データとの比較が行われる。カウン
タ７，の内容が設定データと一致していない場Ａには、
選択されたセルブロックの消去動作が行われる。カウン
タ７，の内容が設定データと一致した場合、すなわち設
定データにより定められた書替え回数がきた場合には比
較器９の出力は反転し、出力制御回路１２を介して外部
に書き替え禁止信号が出力される。この禁止信号は、Ｅ
Ｅ Ｐ Ｒ Ｏ Ｍのセルブロック１１が寿命に近い
ことをユーザーに示す警報である。この禁止信号は例え
ば、第８図に示すようにＥ Ｅ Ｆ Ｒ Ｏ Ｍをディ
スク（またはカード）４１に組み込んだ場合に、表示素
子４２を設けておいてこれを点灯させるように用いるこ
とができる。或いはこの禁止信号を所定の端子に送り、
システムの制御装置またはユーザーに書替えが禁止され
ているブロックであることを知らせることに用いられる
。また出力制御回路１２の出力は、ブロックアドレスデ
コーダ８７口ウ−デコーダ３にも送られ、これらのデコ
ーダの活性化を禁止する。
作を説明する。この実施例の場合、データ書替えに際し
ては、選択されたアドレスに対応して、ロウ・デコーダ
３とカラム・デコーダ４およびブロックアドレスデコー
ダ８の一つが選択され、まず選択されたセルブロック内
の全てのメモリセルの消去（“１”書込み）が行われ、
次にアドレスとデータに応じて所望のデータ書込み（″
０”書込み）が行われる。このブロック消去の際に、制
御回路５から各カウンタ７１．７２，・・・に消去ｆ≦
号が伝達される。今ブロックアドレスデコーダ８により
選択されているのがセルブロック１１のカウンタ７１で
あるとすると、このカウンタ７■のみが消去信号を受け
付け、池のカウンタ７２，７３，・・・は消去信号を受
け付けない。そして消去（コ号を受けるとカウンタ７ｌ
はカウントアップし、その出力は比較器９に伝達される
。比較器９では設定データとの比較が行われる。カウン
タ７，の内容が設定データと一致していない場Ａには、
選択されたセルブロックの消去動作が行われる。カウン
タ７，の内容が設定データと一致した場合、すなわち設
定データにより定められた書替え回数がきた場合には比
較器９の出力は反転し、出力制御回路１２を介して外部
に書き替え禁止信号が出力される。この禁止信号は、Ｅ
Ｅ Ｐ Ｒ Ｏ Ｍのセルブロック１１が寿命に近い
ことをユーザーに示す警報である。この禁止信号は例え
ば、第８図に示すようにＥ Ｅ Ｆ Ｒ Ｏ Ｍをディ
スク（またはカード）４１に組み込んだ場合に、表示素
子４２を設けておいてこれを点灯させるように用いるこ
とができる。或いはこの禁止信号を所定の端子に送り、
システムの制御装置またはユーザーに書替えが禁止され
ているブロックであることを知らせることに用いられる
。また出力制御回路１２の出力は、ブロックアドレスデ
コーダ８７口ウ−デコーダ３にも送られ、これらのデコ
ーダの活性化を禁止する。
この様に所定の古き替え回数に達したセルブロ？ク１．
は、以後書替えが禁止されるのみでなく、この実施例で
はそのセルブロック１，のデータを他のセルブロックに
移し替えることもできる。この場合、セルブロック１，
のデータは制御回路５によって一旦パブファメモリ６に
格納される。そしてこのバッファメモリ６から別の例え
ばセルブロック１９１２に移し替えられる。その後同じ
アドレスが人力されると、自動的にアドレス変換されて
セルブロック１ｓ＋■が選択されるようにする。
は、以後書替えが禁止されるのみでなく、この実施例で
はそのセルブロック１，のデータを他のセルブロックに
移し替えることもできる。この場合、セルブロック１，
のデータは制御回路５によって一旦パブファメモリ６に
格納される。そしてこのバッファメモリ６から別の例え
ばセルブロック１９１２に移し替えられる。その後同じ
アドレスが人力されると、自動的にアドレス変換されて
セルブロック１ｓ＋■が選択されるようにする。
さらに各カウンタ７ｌ，７■，・・・の出力そのものも
、特定のモードで出力制御回路１１を介してチップ外部
に取り出されるようになっている。これによりユーザー
は、選択されたアドレスが１ｉ１回Ｎ Ｍえが行われた
かを知ることができる。このデータを利用して例えば、
書替え回数の多いセルブロックと″ｌｉ替え回数の少な
いセルブロックのアドレスを変換して、ＥＥＦＲＯＭセ
ル全体をまんべんなく使用するような制御を行なうこと
もできる。
、特定のモードで出力制御回路１１を介してチップ外部
に取り出されるようになっている。これによりユーザー
は、選択されたアドレスが１ｉ１回Ｎ Ｍえが行われた
かを知ることができる。このデータを利用して例えば、
書替え回数の多いセルブロックと″ｌｉ替え回数の少な
いセルブロックのアドレスを変換して、ＥＥＦＲＯＭセ
ル全体をまんべんなく使用するような制御を行なうこと
もできる。
これにより、書替え回数の制限からくるＥＥＰＲＯ Ｍ
の応用範囲を広げることが可能となる。
の応用範囲を広げることが可能となる。
？上のようにこの実施例によれば、ＥＥＰＲＯＮｌ内に
書替え回数をカウントするカウンタを設けて、所定の書
替え回数が来たときに怠止信号を出すように構成するこ
とにより、ＥＥＦＲＯＭが非常に使いやすいものとなり
、信頼性のρ１いシステムを構成することができる。
書替え回数をカウントするカウンタを設けて、所定の書
替え回数が来たときに怠止信号を出すように構成するこ
とにより、ＥＥＦＲＯＭが非常に使いやすいものとなり
、信頼性のρ１いシステムを構成することができる。
以上では、一つのＥＥＰＲＯＭチップに注目してこれに
カウンタを内蔵する実施例を説明したが、例えばボード
上でメモリシステムを１１ヘ１成する場合にＥＥＦＲＯ
Ｍとは別のその書替え回数をカウントするカウンタを設
けることもできる。その様な実施例の概略構成を第９図
に示ず。曳数のＥＥＰＲＯＭ５ １． （５ １ ＋
， ５ １■，・・・）に対して、これらと外部装置
とのデータ授受を制御するデータ分配制陣回路５２が設
けられ、この分配制御回路５２にカウンタ５３が接続さ
れる。
カウンタを内蔵する実施例を説明したが、例えばボード
上でメモリシステムを１１ヘ１成する場合にＥＥＦＲＯ
Ｍとは別のその書替え回数をカウントするカウンタを設
けることもできる。その様な実施例の概略構成を第９図
に示ず。曳数のＥＥＰＲＯＭ５ １． （５ １ ＋
， ５ １■，・・・）に対して、これらと外部装置
とのデータ授受を制御するデータ分配制陣回路５２が設
けられ、この分配制御回路５２にカウンタ５３が接続さ
れる。
このメモリシステムに於いて、通常は一つの例えばＥ
Ｅ Ｆ Ｒ Ｏ Ｍ ５ １ ＋のみ使用し、その書替
え回数が所定値に達したら次のＥ Ｅ Ｐ Ｒ Ｏ Ｍ
５ １ ２に切替える、という制御を行なう。或いは
個々のＥ Ｅ Ｐ Ｒ Ｏ ｋｌを先の実施例でのセル
ブロックとみなして、先の実施例と同様のデータ制御を
行なうこともできる。
Ｅ Ｆ Ｒ Ｏ Ｍ ５ １ ＋のみ使用し、その書替
え回数が所定値に達したら次のＥ Ｅ Ｐ Ｒ Ｏ Ｍ
５ １ ２に切替える、という制御を行なう。或いは
個々のＥ Ｅ Ｐ Ｒ Ｏ ｋｌを先の実施例でのセル
ブロックとみなして、先の実施例と同様のデータ制御を
行なうこともできる。
以上述べたように本発明Ｉこよれば、ＥＥＰＲＯＫ１に
書替え回数をカウン１・するカウンタを備え、書替え回
数をチェックする機能を付与することによって、書替え
回数の制限から来る用途などの制約が緩和され、信頼性
の高いシステムを＄１．７成することができる。
書替え回数をカウン１・するカウンタを備え、書替え回
数をチェックする機能を付与することによって、書替え
回数の制限から来る用途などの制約が緩和され、信頼性
の高いシステムを＄１．７成することができる。
第１図は、本発明の一実施１テｊのＥ Ｅ Ｐ Ｒ Ｏ
Ｍの購成を示すブロック図、第２図はそのメモリセル
アレイの構成を示す図、第３図はこの実施例に用いたカ
ウンタの構成を示す図、第４図は第３図の単位カウンタ
の構成を示す図、第５図はさらにその要部構成を示す図
、第６図はこの実施例のＥＥＰ Ｒ Ｏ Ｎｌの読出し
動作を説明するだめのタイミング図、第７図は同じく書
き込み動作を説明するためのタ−（ ミング図、第８図
は本発明の応用例を示す図、第９図は本発明の曲の実施
例のメモリシステムを示す図である。 １・・・メモリセルアレイ、２・・・センスアンブ／デ
ークラッチ、３・・・ロウ・デコーダ、４・・・カラム
・デコーダ、５・・・制御回路、６・・・バッファメモ
リ、７・・・カウンタ回路群、８・・・ブロックアドレ
スデコーダ、９・・・比較器、１０・・・データ設定器
、１１．１２・・・出力制御回路、４１・・・メモリデ
ィスク、４２・・・表示素子、５１・・・Ｅ Ｅ Ｐ
Ｒ Ｏ Ｍ、５２・・・データ分配制御回路、５２・・
・カウンタ。 出願人代理人 弁理士 鈴江武彦 第２図 第 図 第 図 第 図 第 図
Ｍの購成を示すブロック図、第２図はそのメモリセル
アレイの構成を示す図、第３図はこの実施例に用いたカ
ウンタの構成を示す図、第４図は第３図の単位カウンタ
の構成を示す図、第５図はさらにその要部構成を示す図
、第６図はこの実施例のＥＥＰ Ｒ Ｏ Ｎｌの読出し
動作を説明するだめのタイミング図、第７図は同じく書
き込み動作を説明するためのタ−（ ミング図、第８図
は本発明の応用例を示す図、第９図は本発明の曲の実施
例のメモリシステムを示す図である。 １・・・メモリセルアレイ、２・・・センスアンブ／デ
ークラッチ、３・・・ロウ・デコーダ、４・・・カラム
・デコーダ、５・・・制御回路、６・・・バッファメモ
リ、７・・・カウンタ回路群、８・・・ブロックアドレ
スデコーダ、９・・・比較器、１０・・・データ設定器
、１１．１２・・・出力制御回路、４１・・・メモリデ
ィスク、４２・・・表示素子、５１・・・Ｅ Ｅ Ｐ
Ｒ Ｏ Ｍ、５２・・・データ分配制御回路、５２・・
・カウンタ。 出願人代理人 弁理士 鈴江武彦 第２図 第 図 第 図 第 図 第 図
Claims (6)
- （１）書替え回数をカウントするカウンタを有すること
を特徴とする電気的書替え可能な不揮発性半導体メモリ
素子。 - （２）電気的書替え可能な不揮発性半導体メモリセルを
配列したメモリセルアレイと、 このメモリセルアレイとデータの授受を行うセンスアン
プおよびデータラッチと、 前記メモリセルアレイの番地選択を行うアドレス・デコ
ーダと、 これらのデコーダを制御する制御回路と、 前記メモリセルアレイの書替え回数をカウントするカウ
ンタと、 このカウンタが予め設定された値になったときに書替え
禁止信号または警報信号を出力する手段と、 を有することを特徴とする不揮発性半導体メモリ素子。 - （３）電気的書替え可能な不揮発性半導体メモリセルを
配列した複数のセルブロックからなるメモリセルアレイ
と、 このメモリセルアレイとデータの授受を行うセンスアン
プおよびデータラッチと、 前記メモリセルアレイの番地選択を行うアドレス・デコ
ーダと、 これらのデコーダを制御する制御回路と、 前記メモリセルアレイの各セルブロック毎に設けられた
それぞれのセルブロックの書替え回数をカウントする複
数のカウンタと、 を有することを特徴とする不揮発性半導体メモリ素子。 - （４）電気的書き替え可能な不揮発性半導体メモリセル
は、浮遊ゲートと制御ゲートを有するＦＥＴＭＯＳ型で
あり、複数のメモリセルが隣接するもの同士でソース、
ドレインを共用して直列接続されてＮＡＮＤセルを構成
することを特徴とする請求項１、２または３のいずれか
に記載の不揮発性半導体メモリ素子。 - （５）複数の電気的書替え可能な不揮発性半導体メモリ
素子と、 これらのメモリ素子と外部装置とのデータ授受を行うデ
ータ分配制御回路と、 前記各メモリ素子のデータ書替え回数をカウントするカ
ウンタと、 を有することを特徴とするメモリシステム。 - （６）電気的書き替え可能な不揮発性半導体メモリ素子
は、浮遊ゲートと制御ゲートを有するＦＥＴＭＯＳ型メ
モリセルが隣接するもの同士でソース、ドレインを共用
して複数個直列接続されてＮＡＮＤセルを構成すること
を特徴とする請求項５記載のメモリシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1059311A JPH02239497A (ja) | 1989-03-10 | 1989-03-10 | 不揮発性半導体メモリ素子およびメモリシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1059311A JPH02239497A (ja) | 1989-03-10 | 1989-03-10 | 不揮発性半導体メモリ素子およびメモリシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02239497A true JPH02239497A (ja) | 1990-09-21 |
Family
ID=13109698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1059311A Pending JPH02239497A (ja) | 1989-03-10 | 1989-03-10 | 不揮発性半導体メモリ素子およびメモリシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02239497A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04276391A (ja) * | 1991-03-05 | 1992-10-01 | Fujitsu Ltd | 電気的に書き替え可能な不揮発性メモリの書き込み方式 |
| US6744670B2 (en) | 2002-02-14 | 2004-06-01 | Renesas Technology Corp. | Non-volatile semiconductor memory device |
| JP2007080395A (ja) * | 2005-09-14 | 2007-03-29 | Seiko Epson Corp | 集積回路装置及び電子機器 |
-
1989
- 1989-03-10 JP JP1059311A patent/JPH02239497A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04276391A (ja) * | 1991-03-05 | 1992-10-01 | Fujitsu Ltd | 電気的に書き替え可能な不揮発性メモリの書き込み方式 |
| US6744670B2 (en) | 2002-02-14 | 2004-06-01 | Renesas Technology Corp. | Non-volatile semiconductor memory device |
| JP2007080395A (ja) * | 2005-09-14 | 2007-03-29 | Seiko Epson Corp | 集積回路装置及び電子機器 |
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