JPH05299616A

JPH05299616A - 半導体記憶装置

Info

Publication number: JPH05299616A
Application number: JP4122568A
Authority: JP
Inventors: Masamichi Ishihara; 政道石原; Hiroshi Sato; 弘佐藤; Hiroaki Kotani; 博昭小谷; Keiichi Yoshida; 敬一吉田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1992-04-16
Filing date: 1992-04-16
Publication date: 1993-11-12
Also published as: EP0566306A2; KR930022372A

Abstract

(57)【要約】【目的】使い勝手のよい新規な半導体記憶装置を提供
する。【構成】電気的に書き込みと消去が可能にされた不揮
発性のメモリチップとＲＡＭとを同一のパッケージに実
装させて１つの半導体記憶装置を構成する。【効果】メモリアクセスはＲＡＭに対して行うことに
より高速化と書き換え回路数の制限を無くし、電源を遮
断する前にＲＡＭのデータを不揮発性メモリに書き込む
ことによりデータの不揮発化を図ることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置に関
し、記憶データの不揮発化と高速アクセスとが可能な半
導体記憶装置に利用して有効な技術に関するものであ
る。

【０００２】

【従来の技術】不揮発性のメモリとして、トンネル電流
を利用して消去動作を行わせるフラッシュ（Ｆlash )メ
モリがある。このようなフラッシュメモリに関しては、
1988年10月、アイ・イー・イー・イージャーナルオ
ブソリッド−ステートサーキッツ（IEEE JOURNAL O
F SOLID-STATE CIRCUITS) Vol23 No.5、頁1157〜頁1163
がある。

【０００３】

【発明が解決しようとする課題】上記のような不揮発性
メモリは、電源を遮断してもデータが失われないという
特長を持っている。しかしながら、その書き込み動作や
読み出し動作が遅いことと、書き換え回数に制限がある
という欠点を持っている。そこで、本願発明者等は、高
速アクセスが可能なＲＡＭと同一パッケージに実装させ
て、書き換え回数の制限を無くしつつ高速アクセスと電
源遮断に対するデータの不揮発化を実現した半導体記憶
装置を得ることを考えた。

【０００４】この発明の目的は、使い勝手のよい新規な
半導体記憶装置を提供することにある。この発明の前記
ならびにそのほかの目的と新規な特徴は、本明細書の記
述および添付図面から明らかになるであろう。

【０００５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、電気的に書き込みと消去が
可能にされた不揮発性のメモリチップとＲＡＭとを同一
のパッケージに実装させて１つの半導体記憶装置を構成
する。

【０００６】

【作用】上記した手段によれば、メモリアクセスはＲＡ
Ｍに対して行うことにより高速化と書き換え回路数の制
限を無くし、電源を遮断する前にＲＡＭのデータを不揮
発性メモリに書き込むことによりデータの不揮発化を図
ることができる。

【０００７】

【実施例】図１には、この発明に係る半導体記憶装置と
それを用いたマイクロコンピュータシステムの一実施例
のブロック図が示されている。

【０００８】この実施例の半導体記憶装置は、同図に点
線で示すように２つのメモリチップが１つのパッケージ
に実装されて構成される。１つのメモリチップは、ダイ
ナミック型ＲＡＭ（以下、単にＤＲＡＭという）であ
り、他方のメモリチップは一括消去型不揮発性メモリ
（以下、単にＦＬＡＳＨ又はＦlashという）である。２
つのメモリチップＤＲＡＭとＦＬＡＳＨは、特に制限さ
れないが、同じ記憶容量を持つようにされる。これによ
り、２つのメモリＤＲＡＭとＦＬＡＳＨとは、同様な複
数ビットからなるアドレス端子ＡＤＤを持ちパッケージ
内部で共通化され、共通の外部アドレス端子に接続され
る。

【０００９】メモリチップＤＲＡＭの制御端子として
は、公知のダイナミック型ＲＡＭと同様にロウアドレス
ストローブ端子ＲＡＳＢ、カラムアドレスストローブ端
子ＣＡＳＢ、ライトイネーブル端子ＷＥＢ及び出力イネ
ーブル端子ＯＥＢを持つ。この実施例のメモリチップＦ
ＬＡＳＨは、前記公知のフラシュメモリとは異なり、前
記ダイナミック型ＲＡＭに併せてアドレスマルチプレッ
クス方式により、アドレス信号の取り込みが行われる。
そのため、メモリチップＤＲＡＭと同様にロウアドレス
ストローブ端子ＲＡＳＢ、カラムアドレスストローブ端
子ＣＡＳＢ、ライトイネーブル端子ＷＥＢ及び出力イネ
ーブル端子ＯＥＢを持つようにされる。

【００１０】これらの制御端子は、パッケージ内部で対
応するものが共通化されて、外部制御端子に接続され
る。上記構成では、２つのメモリチップが同時にアクセ
スされてしまうという不都合が生じる。そこで、メモリ
チップＤＲＡＭとＦＬＡＳＨとには、ＤＲＡＭモードと
ＦＬＡＳＨモードとを切り分ける制御端子ＣＣが新たに
設けられる。例えば、この制御端子ＣＣをロウレベルに
すると、メモリチップＦＬＡＳＨの全端子がハイインピ
ーダンス状態にされて、メモリチップＤＲＡＭに対して
メモリアクセスが行われるというＤＲＡＭモードにされ
る。これに対して、制御端子ＣＣをハイレベルにする
と、メモリチップＤＲＡＭの全端子がハイインピーダン
ス状態にされて、メモリチップＦＬＡＳＨに対してメモ
リアクセスが行われるというＦＬＡＳＨモードにされ
る。このＦＬＡＳＨモードにおいて、メモリチップＤＲ
ＡＭは、自動的に内部に設けられた自動リフレッシュ回
路によって行われるセフルリフレッシュモードに入りそ
の間のデータの保持動作を行うようにされる。

【００１１】電源端子は、約５Ｖのような電源電圧端子
ＶＣＣと、回路の接地電位ＶＳＳとが内部で共通化され
て、外部の電源端子に接続される。また、メモリチップ
ＦＬＡＳＨは、その書き込みや消去動作のために必要と
される約１２Ｖのような高電圧端子ＶＰＰを持ち、それ
はメモリチップＦＬＡＳＨに対する専用の電源端子とさ
れる。

【００１２】特に制限されないが、５Ｖ単一のＦＡＳＨ
メモリチップを使用すれば、ＶＰＰ電源端子は必要なく
なるが、チップ内に５Ｖの電源電圧から約１２Ｖのよう
な高電圧に昇圧するための昇圧回路が必要になる。ま
た、３．３Ｖ系等で使用できるＤＲＡＭ、ＦＬＡＳＨを
使用すれば、ＶＣＣは３．３Ｖ程度となろう。

【００１３】同図のマイクロコンピュータシステムは、
上記のような半導体記憶装置と、それを選択する周辺回
路及びＣＰＵから構成される。ＣＰＵは、正確には電子
計算機を構成する中央処理装置の略であるが、マイクロ
コンピュータシステムではマイクロプロセッサと呼ばれ
ているので、以下、ＣＰＵをマイクロプロセッサのよう
に呼ぶものとする。マイクロコンピュータシステム等に
必要なプログラムＲＯＭ、ディススク記憶装置、キーボ
ード等の入力装置やディスプレイやプリンタといったよ
うな出力装置は、この発明には直接関係が無いので省略
されている。

【００１４】マイクロプロセッサＣＰＵにより生成され
たアドレス信号は、アドレスバスＡＢを通してアドレス
デコーダに供給される。アドレスデコーダは、上記半導
体記憶装置に割り当てられたアドレスであると解読する
と、それをアドレスマルチプレクサに供給する。アドレ
スマルチプレクサでは、Ｘ系のアドレスとＹ系のアドレ
スに分けて、後述するタイミングコントローラで生成さ
れたアドレスストローブ信号ＲＡＳＢ，ＣＡＳＢに同期
して時分割的に送出させる。アドレスバッファは、上記
生成されたＸ系のアドレス信号とＹ系のアドレス信号を
時分割的にこの発明に係る半導体記憶装置に供給する。

【００１５】マイクロプロセッサＣＰＵから生成された
制御信号は制御バスＣＢを介してタイミングコントロー
ラに供給される。タイミングコントローラは、メモリの
書き込み／読み出し動作を制御する制御信号と、上記ア
ドレスデコーダにより生成されたＸ系とＹ系のアドレス
信号の出力タイミング信号とを受けて、上記アドレスス
トローブ信号ＲＡＳＢ、ＣＡＳＢ及び出力イネーブル信
号ＯＥＢ、ライトイネーブル信号ＷＥＢ及びチップコン
トロール信号ＣＣを生成して、この発明に係る半導体記
憶装置に供給する。

【００１６】データバッファは、マイクロプロセッサＣ
ＰＵのデータバスＤＢに接続されて、書き込みデータと
読み出しデータとを転送させる双方向バッファであり、
タイミングコントローラによりデータの転送方向が指示
される。特に制限されないが、データバッファからアド
レスデコーダに伝えられる信号は、アドレスの拡張に用
いられる。すなわち、マイクロプロセッサＣＰＵのデー
タバスから拡張アドレスが出力されてデータバッファに
いったんストックされ、拡張用アドレスとしてアドレス
デコーダに伝えられる。

【００１７】図２には、ＦlashからＤＲＡＭへのデータ
転送動作を説明するための一実施例のフローチャート図
が示されている。では、マイクロプロセッサＣＰＵか
らＦlashに対して消去動作が指示される。すなわち、マ
イクロプロセッサＣＰＵは、チップコントロール信号Ｃ
ＣをハイレベルにしてＦlashを活性化させ、データバス
ＤＢを通してコマンド３０Ｈを入力する。この間、ＤＲ
ＡＭでは、信号ＣＣのハイレベルにより全ての外部端子
がハイインピーダンス状態になるとともに、セルフリフ
レッシュモードに入る。

【００１８】Ｆlashにおいては、上記コマンド３０Ｈを
解読し、それに基づき実際の消去動作に先立ってプレラ
イトを実施する。消去される前のメモリセルの記憶情
報、言い換えるならば、記憶素子のしきい値電圧は、書
き込みの有無に従って高低さまざまである。上記のプレ
ライト動作は、電気的消去動作に先立って全記憶素子に
対して書き込みを行うことにより、未書き込みのメモリ
セルであるいわば消去状態のメモリセルに対して、以下
の自動消去動作が行われることによって負のしきい値電
圧になるメモリセルが発生するのを防ぐものである。

【００１９】一般に電気的消去では消去を長時間続けた
ときのしきい値電圧は、熱平衡状態のしきい値電圧とは
異なり負の値となり得る。ＥＰＲＯＭ（イレーザブル・
プログラマブル・リード・オンリー・メモリ）のように
紫外線で消去を行う場合にはその記憶装置を製造した時
のしきい値に落ち着き、製造法により制御し得るとは対
照的である。上記のメモリセルではしきい値が負になる
と読み出しに悪影響がでる。このプレライト動作は、対
象となるビットを一括書き込みを行う。

【００２０】上記のようなプレライトが終了すると、以
下のようなイレイズ（消去動作）が実行される。一括消
去のための消去パルスが発生される。この後、上記アド
レス設定に従いベリファイ動作が行われる。このベリフ
ァイ動作では、動作電圧が低電圧ＶＣＣより更に低い、
例えば３．５Ｖのような低い電圧に切り替えられて読み
出し動作が行われる。この読み出し動作において、読み
出し信号が“０”ならば、しきい値電圧が上記３．５Ｖ
以下の消去状態にされたものと認められ、順次にアドレ
スインクリメントを行う。

【００２１】前記のプレライト動作と同様に最終アドレ
スか否かの判定を行い、最終アドレスでない場合には、
上記同様なベリファイ動作を行う。これを最終アドレス
まで繰り返して行うことにより消去動作を終了する。こ
の消去動作では、前記のように一括消去するものである
ため、チップ内のメモリセルのうち書き込み動作によっ
て最もしきい値電圧が高くされたメモリセルにより消去
回数が決められる。すなわち、最もしきい値電圧が高く
されたメモリセルが、上記約３．５Ｖで読み出しが可
能、すなわち低いしきい値電圧を持つまで消去パルス
が、ベリファイ結果に基づいて行われるものとなる。こ
のような制御された消去動作により、メモリセルのしき
い値電圧を負にすることなく、正確に所定の電圧に設定
することができる。

【００２２】マイクロプロセッサＣＰＵは、上記のよう
な消去動作が終了すると、においてチップコントロー
ル信号ＣＣをハイレベルからロウレベルに切り替えて、
Ｆlashをスタンバイ状態し、代わってＤＲＡＭを活性化
してリードモードにする。すなわち、ＤＲＡＭの先頭ア
ドレスから記憶データの読み出しを行う。

【００２３】マイクロプロセッサＣＰＵは、ＤＲＡＭか
らの読み出しデータを受けると、においてチップコン
トロール信号ＣＣをハイレベルに切り替えて、データバ
スＤＢを通してＦlashにコマンド１０Ｈを入力し、書き
込み動作を指示するとともに、上記ＤＲＡＭからの読み
出しデータを書き込みデータとして入力する。これによ
り、Ｆlashには書き込み動作が行われる。このとき、過
剰な書き込みレベルの安定化のために、イレイズ動作と
同様に１つの書き込みパルスを発生させた後にベリファ
イを行って読み出し信号が“１”になるまで、言い換え
るならば、しきい値電圧が５Ｖ以上に高くなるまで上記
書き込みパルスを発生させる。この間、ＤＲＡＭは、上
記信号ＣＣのハイレベルに対応してセルフリフレッシュ
モードにされている。

【００２４】以上のとの動作を、ＤＲＡＭの全記憶
データに対して行うことにより、ＤＲＡＭの記憶データ
をＦlashに転送させる。この後に、この実施例の半導体
記憶装置を含むマイクロコンピュータシステムの電源を
遮断すると、ＤＲＡＭに記憶されたデータは破壊されて
しまうが、それと同じデータをＦlashに記憶させること
ができる。

【００２５】図３には、ＤＲＡＭからＦlashへのデータ
転送動作を説明するための一実施例のフローチャート図
が示されている。電源が再投入されると、マイクロプロ
セッサＣＰＵは、においてチップコントロール信号Ｃ
ＣをハイレベルにしてＦlashを活性化させ、データバス
ＤＢを通してコマンド００Ｈを入力する。あるいは、こ
のようなリードモードを指示するコマンドを逐一入力し
なくても制御信号ＯＥＢやＷＥＢのレベルによってＦla
shを自動的にリードモードしてもよい。この間、ＤＲＡ
Ｍでは、信号ＣＣのハイレベルにより全ての外部端子が
ハイインピーダンス状態になるとともにセルフリフレッ
シュモードを行っているが、無意味なデータに対するダ
ミー動作であると理解されたい。

【００２６】Ｆlashにおいては、上記コマンド００Ｈを
解読し、それに基づきリード動作を実施する。マイクロ
プロセッサＣＰＵは、上記リードデータを受け取ると、
においてチップコントロール信号ＣＣをロウレベルに
し、ＤＲＡＭをライトモードにして、対応するアドレス
に上記リードデータを書き込む。この間、信号ＣＣのロ
ウレベルによってＦlashはスタンバイ状態になる。

【００２７】以下、との動作がＦlashとＤＲＡＭの
最終アドレスまで行われて、上記データ転送動作が終了
する。このようなデータ転送動作により、ＤＲＡＭには
電源遮断前のデータを記憶させることができ、電源遮断
前と同じ状態にマイクロコンピュータシステムを回復さ
せることができる。

【００２８】図４には、ＦlashからＤＲＡＭへのデータ
転送動作を説明するための一実施例のタイミング図が示
されている。の期間、マイクロプロセッサＣＰＵによ
りチップコントロール信号ＣＣがハイレベルされてＦla
shモードが指示される。このとき、信号ＲＡＳＢのロウ
レベルによりチップが選択され、信号ＷＥＢのロウレベ
ルからハイレベルへ変化タイミングでデータ端子Ｉ／Ｏ
に入力されたコマンド３０Ｈを取り込む。この実施例の
Ｆlashでは、誤消去を防ぐために、上記のような消去動
作を指示するコマンド３０Ｈが２回連続して入力されこ
とを持ってイレイズモードに入るようにされる。なお、
上記のようなＤＲＡＭとＦlashが組み合わせされた複数
の半導体記憶装置がシステム上に搭載される場合、上記
信号ＲＡＳＢによりいずれの半導体記憶装置に対してア
クセスが行われるかが指示される。この場合には、上記
チップコントロール信号ＣＣは複数の半導体記憶装置に
対して共通に供給される。

【００２９】イレイズ動作は、信号ＲＡＳＢと信号ＯＥ
Ｂのロウレベルにより開始される。この間、データ端子
Ｉ／Ｏはハイインピーダンス状態にされてるが、最上位
ビットＩ／Ｏ７がデータポーリングに用いられる。すな
わち、Ｉ／Ｏ７おいては、イレイズ動作の間ロウレベル
の出力信号が送出され、イレイズ動作終了によってハイ
レベルに変化させられる。マイクロプロセッサＣＰＵ
は、データポーリングにより上記Ｉ／Ｏ７のロウレベル
を監視し、そのハイレベルへの変化によりイレイズ動作
の終了を判定する。

【００３０】の期間、マイクロプロセッサＣＰＵによ
りチップコントロール信号ＣＣがロウレベルされてＤＲ
ＡＭモードが指示される。このとき、通常のダイナミッ
ク型ＲＡＭの動作と同様にロウアドレスストローブ信号
ＲＡＳＢのロウレベルによりＸ系のアドレス信号Ｘ１が
取り込まれて保持され、Ｘ系の選択動作が行われる。次
いで、カラムアドレスストローブ信号ＣＡＳＢのロウレ
ベルによりＹ系のアドレス信号Ｙ１が取り込まれ、信号
ＷＥＢのハイレベルによりリードモードが指示されて、
上記データＤ１の読み出しが行われる。

【００３１】の期間、マイクロプロセッサＣＰＵによ
りチップコントロール信号ＣＣがハイレベルされて再び
Ｆlashモードが指示される。このとき、信号ＲＡＳＢの
ロウレベルによりチップが選択されるとともに、Ｘ系の
アドレス信号Ｘ２が取り込まれる。信号ＷＥＢのロウレ
ベルからハイレベルへ変化タイミングでデータ端子Ｉ／
Ｏに入力されたコマンド１０Ｈを取り込む。これによ
り、Ｆlashに対してライトモードが指示される。次に、
信号ＣＡＳＢのロウレベルによりＹ系のアドレス信号Ｙ
２が取り込まれて、メモリセルの選択動作が行われる。
信号ＷＥＢのロウレベルからハイレベルへの変化に同期
し、上記データＤ１に対応した書き込みデータＤ２が取
り込まれる。

【００３２】特に制限されないが、信号ＲＡＳＢ、ＣＡ
ＳＢ及びＯＥＢのロウレベルにより自動書き込み動作が
開始され、その間データ端子Ｉ／Ｏ７おいては、書き込
み動作の期間ロウレベルの出力信号が送出され、書き込
み動作終了によってハイレベルに変化させられる。マイ
クロプロセッサＣＰＵは、データポーリングにより上記
Ｉ／Ｏ７のロウレベルを監視し、そのハイレベルへの変
化により書き込み動作の終了を判定する。以下、に戻
り、ＤＲＡＭから次のアドレスの読み出しを行い、に
移行して上記ＤＲＡＭから読み出したデータをＦlashに
書き込むという動作を繰り返す。この実施例では、上記
のようなチップコントロール信号ＣＣのハイレベル／ロ
ウレベルに応じて、高電圧ＶＰＰは１２Ｖ／５Ｖのよう
に切り替えられる。

【００３３】図５には、ＤＲＡＭからＦlashへのデータ
転送動作を説明するための一実施例のタイミング図が示
されている。の期間、マイクロプロセッサＣＰＵによ
りチップコントロール信号ＣＣがハイレベルされてＦla
shモードが指示される。このとき、信号ＲＡＳＢのロウ
レベルによりチップが選択され、それと同期して入力さ
れたＸ系のアドレス信号Ｘ１の取り込みが行われる。信
号ＷＥＢのロウレベルからハイレベルへ変化タイミング
でデータ端子Ｉ／Ｏに入力されたコマンド００Ｈを取り
込む。この実施例のＦlashでは、リードモードを指示す
るコマンド００Ｈを用いたが、何もコマンドが入力しな
くても自動的にリードモードにするようにしてもよい。
次に、信号ＣＡＳＢのロウレベルに同期して入力された
Ｙ系のアドレス信号Ｙ１の取り込みが行われ、これらの
アドレス信号Ｘ１とＹ１により選択されたＦlashメモリ
セルの記憶データＦＤＡＴＡが出力される。

【００３４】の期間、マイクロプロセッサＣＰＵによ
りチップコントロール信号ＣＣがロウレベルされてＤＲ
ＡＭモードが指示される。このとき、通常のダイナミッ
ク型ＲＡＭの動作と同様にロウアドレスストローブ信号
ＲＡＳＢのロウレベルによりＸ系のアドレス信号Ｘ２が
取り込まれて保持されるとともにＸ系の選択動作が行わ
れる。次いで、カラムアドレスストローブ信号ＣＡＳＢ
のロウレベルによりＹ系のアドレス信号Ｙ２が取り込ま
れ、信号ＷＥＢのロウレベルによりライトモードが指示
されて、上記Ｆlashから読み出されたデータＦＤＡＴＡ
がＤＲＡＭの書込みデータＤＡＴＡとして選択されたメ
モリセルに書き込まれる。以下、と同様にＤＲＡＭか
ら次のアドレスＸ３，Ｙ３の読み出しを行い、図示しな
いがと同様にＤＲＡＭをライトモードとして書き込み
動作を行うという動作を繰り返す。

【００３５】図６には、上記Ｆlashメモリの一実施例の
内部ブロック図が示されている。同図の各回路ブロック
は、公知の半導体集積回路の製造技術によって、単結晶
シリコンのような１個の半導体基板上において形成され
る。この実施例のＦlashメモリは、基本的には汎用のも
のと同様であるが、前記のようなデータ転送のためのチ
ップコントロール端子ＣＣが設けられることや、アドレ
スの入力方法がＤＲＡＭに合わせられていることが汎用
のものと大きく異なる点である。

【００３６】チップコントロール端子ＣＣ及び他の制御
端子ＲＡＳＢ、ＣＡＳＢ、ＷＥＢ及びＯＥＢからの各信
号は、コントロールバッファ（Control Buffer）に入力
される。チップコントロール端子ＣＣからの信号は、前
記のように全ピンを活性化或いはハイインピーダンス状
態に切り替えるために、上記コントロールバッファの他
にアウトプットバッファ（Output Buffer)やアドレスバ
ッファ(Add. Buffer）にも供給される。

【００３７】コントロールバッファを通した各制御信号
ＲＡＳＢ、ＣＡＳＢ、ＷＥＢ及びＯＥＢは、コントロー
ルデコーダ（Control Decoder)に供給され、ここで動作
モードに応じた制御信号やタイミング信号が発生され
る。このコントロールデコーダにより制御される各回路
は、メモリマットＭＡＴのワード線を駆動するドライバ
ー（DRIVER) 、ステイタスレジスタ(Status Register)
、ステイタスラッチ(Status Latch)、コマンドデコー
ダ(Command Decoder) 、インプットバッファ(InputBuff
er)、上記アウトプットバッファ及びアドレスバッファ
である。ステイタスレジスタの内容は、マイクロプロセ
ッサＣＰＵよりチップの状態を調べるときに参照され
る。ステイタスラッチは、マイクロプロセッサＣＰＵか
らのコマンドをラッチしている。

【００３８】コマンドデコーダは、インプットバッファ
を通して入力されたコマンドを解読して、それに対応し
た制御信号をスタータスラッチを介してオウトコントロ
ール（Auto Control) に伝える。オートコントロール
は、上記ステイタスラッチを参照しながら処理を行う。
例えば、オートコントールは、イレイズが指示される
と、前記のようなイレイズアルゴリズムに従い、一連の
アドレス信号やプレライト用の書き込みパルス及び消去
用の消去パルス等を発生し、ライトが指示されると、前
記のようなライトアルゴリズムに従い一連のアドレス信
号の発生と書き込みパルス等を発生させる。

【００３９】端子ＶＣＣから供給される５Ｖのような電
源電圧と端子ＶＰＰから供給される高電圧／低電圧は、
ベリファイボルテージゼネレータ（Verify Voltage Ge
n) に入力されて、ここでワード線の選択レベルを設定
する消去ベリファイ用の約３．５Ｖのような低い電圧の
出力や、ライトベリファイ用の電圧切り替えが行われ
る。ボルテージセンサ（Voltage sensor) は、電源電圧
ＶＣＣと端子ＶＰＰからの高電圧／低電圧を検出し、コ
マンドデコーダに検出結果を供給する。

【００４０】上記ドライバは、上記のような電圧ＶＣ
Ｃ、ＶＰＰ及び低電圧等を受けて、Ｘデコーダ（Ｘ−Ｄ
ＥＣ）により選択されたワード線の選択レベルと、イレ
イズ動作時のソーススイッチ（Source MOS) に供給され
る消去用のレベルを設定する。この実施例では、後述す
るようにメモリマットＭＡＴは、ブロック単位での消去
も可能にされる。それ故、マットセレクタ（ＭＡＴ sel
ector)により消去させられるブロックが選択される。言
い換えるならば、上記マットセレクタにより、上記分割
されたマット毎に設けられたイレイズ用のソーススイッ
チの選択信号が形成される。特に制限されないが、負電
圧消去方式を採用することにより、さらにワード線単位
の消去も可能としている。

【００４１】メモリマットＭＡＴのデータ線は、Ｙゲー
ト（Ｙ−Gate) により選択されて、センスアンプＳＡの
入力とライトラッチ（Write Latch)の出力に接続され
る。言い換えるならば、Ｙゲートは、メモリマットのデ
ータ線を入出力用の共通データ線に接続させられる。こ
の共通データ線に上記センスアンプやライトラッチが設
けられる。消去動作によってメモリセルは全て１にされ
ているから、ライトラッチに取り込まれた書き込みデー
タのうち０に対応したメモリセルに実質的な書き込みが
行われる。ベリファイにより書き込みが十分とされたビ
ットに対応したライトラッチのデータ０が１に書き換え
られ、ライトラッチのデータが全て１にされると書き込
み終了と判定される。

【００４２】データラッチ（Data Latch) は、８バイト
（８Ｂ）分の書き込みデータの記憶を行い、メモリマッ
トＭＡＴに対して８×８（＝６４ビット）のページ書き
込みを行う場合に使用される。このデータチッチを用い
たライトモードでは、第１の段階では８バイト分のデー
タがデータラッチに書き込まれ、その後に一括して上記
８×８個のメモリセルに対するページ書き込みが行われ
る。

【００４３】インプットバッファの入力端子とアウトプ
ットバッファの出力端子とは、データ端子Ｉ／Ｏｉに接
続される。この端子Ｉ／Ｏｉは、特に制限されないが、
８個から構成される。これにより、外部からは８ビット
の単位でのデータの入出力が行われることになる。

【００４４】上記のようにアドレスストローブ信号ＲＡ
ＳＢとＣＡＳＢに同期して時系列的に入力されるＸ系の
アドレス信号とＹ系のアドレス信号は、共通のアドレス
端子Ａｉを通してアドレスバッファに入力される。Ｘ系
のアドレス信号は、Ｘデコーダに入力されて、ここで保
持されるとともにワード線の選択信号が形成される。Ｙ
系のアドレス信号は、Ｙデコーダに入力され、ここでデ
ータ線を共通データ線に接続させるＹゲートの選択信号
が形成される。

【００４５】アドレスラッチ（Add.Lacth)は、メモリマ
ットＭＡＴを複数のセタク及びブロック単位で消去が可
能にされる機能を付加したとき、先頭セクタ及びブロッ
ク又は最終セクタ及びブロックのアドレスを記憶するた
めに用いられる。オートコントロールでは、このアドレ
スラッチの内容を参照して、複数ブロックの消去動作を
実行する。なお、図６において、点線によりアドレス信
号の伝達経路を示し、他の実線によりデータや制御信号
の伝達経路を示している。

【００４６】図２１には、上記メモリマットＭＡＴとそ
の主要な周辺回路の一実施例の回路図が示されている。
同図の各回路素子は、特に制限されないが、公知のＣＭ
ＯＳ（相補型ＭＯＳ）集積回路の製造技術によって形成
される。同図において、ＰチャンネルＭＯＳＦＥＴは、
そのチャンネル（バックゲート）部に矢印が付加される
ことによってＮチャンネルＭＯＳＦＥＴと区別される。
このことは他の図面においても同様である。

【００４７】特に制限されないが、集積回路は、単結晶
Ｐ型シリコンからなる半導体基板に形成される。Ｎチャ
ンネルＭＯＳＦＥＴは、かかる半導体基板表面に形成さ
れたソース領域、ドレイン領域及びソース領域とドレイ
ン領域との間の半導体基板表面に薄い厚さのゲート絶縁
膜を介して形成されたポリシリコンからなるようなゲー
ト電極から構成される。ＰチャンネルＭＯＳＦＥＴは、
上記半導体基板表面に形成されたＮ型ウェル領域に形成
される。これによって、半導体基板は、その上に形成さ
れた複数のＮチャンネルＭＯＳＦＥＴの共通の基板ゲー
トを構成し、回路の接地電位が供給される。Ｎ型ウェル
領域は、その上に形成されたＰチャンネルＭＯＳＦＥＴ
の基板ゲートを構成する。ＰチャンネルＭＯＳＦＥＴの
基板ゲートすなわちＮ型ウェル領域は、電源電圧ＶＣＣ
に結合される。ただし、高電圧回路であれば、それに対
応するＰチャンネルＭＯＳＦＥＴが形成されるＮ型ウェ
ル領域は、外部から与えられる高電圧ＶＰＰ又は内部発
生高電圧等に接続される。あるいは、集積回路は、単結
晶Ｎ型シリコンからなる半導体基板上に形成してもよ
い。この場合、ＮチャンネルＭＯＳＦＥＴと不揮発性記
憶素子はＰ型ウェル領域に形成され、ＰチャンネルＭＯ
ＳＦＥＴはＮ型基板上に形成される。なお、この発明に
おいて、ＭＯＳＦＥＴは絶縁ゲート型電界効果トランジ
スタ（ＩＧＦＥＴ）の意味で用いている。

【００４８】上記メモリマットＭＡＴとして、代表とし
て例示的に２つのメモリブロックＭＢ０とＭＢｎが例示
的に示されている。これらのメモリブロックは、例示的
に示されているコントロールゲートとフローティングゲ
ートを有するスタックドゲート構造のメモリセル（不揮
発性メモリ素子…ＭＯＳＦＥＴＭ１〜Ｍ８）と、ワード
線Ｗ０〜Ｗｍ及びデータ線Ｄ０、Ｄ１〜Ｄｊ、Ｄｊ＋１
により構成されている。上記メモリセルＭ１〜Ｍ８は、
特に制限されないが、従来のＥＰＲＯＭのメモリセルと
類似の構造であるが、その消去動作が後述するようにフ
ローティングゲートとソース線に結合されるソース間の
トンネル現象を利用して電気的に行われる点が、従来の
紫外線を用いたＥＰＲＯＭの消去方法と異なるものであ
る。

【００４９】上記例示的に示されているメモリブロック
ＭＢ０とＭＢｎは、同じ行に配置されたメモリセルＭ１
とＭ２及びＭ５とＭ６（Ｍ３とＭ４及びＭ７とＭ８）の
コントロールゲートは、それぞれ対応するワード線Ｗ０
（Ｗｍ）に接続さされる。ワード線Ｗ０，Ｗｍは、ワー
ドドライバを構成するレベル変換回路ＬＶＣ０，ＬＶＣ
ｍにより駆動される。上記デコーダ回路ＤＥＣの出力が
ロウレベルにされると、カット用ＭＯＳＦＥＴＱ１０を
通してロウレベルが伝えられてＮチャンネル型ＭＯＳＦ
ＥＴＱ８をオフ状態に、Ｐチャンネル型ＭＯＳＦＥＴＱ
７をオン状態にする。これにより、高電圧ＶＰＰがワー
ド線Ｗ０に伝えられる。上記デコーダ回路ＤＥＣの出力
信号がハイレベルのときには、カット用ＭＯＳＦＥＴＱ
１０を通してＮチャンネル型ＭＯＳＦＥＴＱ８をオン状
態にし、ワード線Ｗ０を回路の接地電位のようなロウレ
ベルに低下させる。このロウレベルにより帰還用のＰチ
ャンネル型ＭＯＳＦＥＴＱ９がオン状態となって、入力
信号を高電圧ＶＰＰまで高くする。これにより、Ｐチャ
ンネル型ＭＯＳＦＥＴＱ７をオフ状態にすることができ
る。このような入力信号の上昇に伴いカット用ＭＯＳＦ
ＥＴＱ１０がオフ状態になるため、電源電圧ＶＣＣで動
作してハイレベルの出力信号を形成しているデコーダ回
路ＤＥＣ向かって高電圧ＶＰＰから直流電流が流れてし
まうのが防止できる。なお、読み出し動作のときには、
ＶＰＰはＶＣＣに切り替えられる。

【００５０】同じ列に配置されたメモリセルＭ１，Ｍ３
とＭ２とＭ４ドレインは、それぞれ対応するデータ線Ｄ
０とＤ１に接続され、メモリセルＭ５，Ｍ７とＭ６とＭ
８ドレインは、それぞれ対応するデータ線ＤｊとＤｊ＋
１に接続されている。メモリブロックＭＢ０のメモリセ
ルＭ１〜Ｍ４のソースは、それに対応した共通ソース線
ＣＳ０に接続され、メモリブロックＭＢｎのメモリセル
Ｍ５〜Ｍ８のソースは、それに対応した共通ソース線Ｃ
Ｓｎに接続される。

【００５１】特に制限されないが、８ビット（あるいは
１６ビット等）のような複数ビットの単位での書き込み
／読み出しを行うため、上記メモリアレイは、合計で８
組（あるいは１６組等）のように複数組設けられるよう
構成される。同図には、そのうちの１ビット分の回路が
示されている。

【００５２】上記１つのメモリアレイを構成する各デー
タ線Ｄ０〜Ｄｊ＋１は、前記Ｙデコーダによって形成さ
れた選択信号Ｙ０，Ｙ１〜Ｙｊ，Ｙｊ＋１を受けるＹゲ
ートとしてのカラム（列）選択スイッチＭＯＳＦＥＴＱ
２０，Ｑ２１〜Ｑ２４，Ｑ２５を介して、共通データ線
ＣＤに接続される。共通データ線ＣＤは、書き込みアン
プＷＡ０の出力端子に接続される。この書き込みアンプ
ＷＡ０は、外部端子Ｄ０〜Ｄ７のうち、対応するＤ０端
子から入力される書込み信号を受ける書込み用のデータ
入力バッファの出力信号Ｄｉを受けるＭＯＳＦＥＴＱ１
５、バイアス電圧ＶＰを受けるＭＯＳＦＥＴＱ１６及び
制御信号ＰＲＯＧを受けるＭＯＳＦＥＴＱ１７からなる
直列回路から構成され、高電圧端子ＶＰＰの電圧を共通
データ線ＣＤに伝える。ＭＯＳＦＥＴＱ１６は、ＭＯＳ
ＦＥＴＱ１７やＱ１５のドレインとゲート間に高電圧Ｖ
ＰＰのような高電圧が直接印加されるのを防ぐためのも
のであり、中間的な高電圧ＶＰがゲートに供給されるＭ
ＯＳＦＥＴＱ１６の挿入によって、これらの電圧を分割
して個々のＭＯＳＦＥＴＱ１７，Ｑ１５に印加される電
圧を低減させる。

【００５３】上記共通データ線ＣＤには、他方において
スイッチＭＯＳＦＥＴＱ１１を介してセンスアンプＳＡ
０の入力段回路の入力端子に結合される。入力段の増幅
動作を行うＭＯＳＦＥＴＱ１２〜Ｑ１４と、その制御用
インバータ回路Ｎ２，Ｎ３とＣＭＯＳインバータ回路Ｎ
４とで構成される回路をセンスアンプＳＡ０と呼ぶ事と
する。センスアンプＳＡ０の動作電圧ＶＣＣ’は、特に
制限されないが、通常読み出し時には５Ｖのような電源
電圧ＶＣＣが供給され、消去ベリファイ時には上記５Ｖ
より低い電圧３．５Ｖのような低電圧に切り替えられ
る。上記ＭＯＳＦＥＴＱ１１は、制御信号ＰＲＯＧを受
けるインバータ回路Ｎ１の出力信号によって制御され、
書き込み動作のときにはオフ状態にされる。これによ
り、書き込み時のおける共通データ線ＣＤの比較的高い
電位がセンスアンプＳＡ０の入力に供給されることはな
い。

【００５４】共通データ線ＣＤに読み出されたメモリセ
ルの記憶レベルは、読み出し時にオン状態にされるＭＯ
ＳＦＥＴＱ１１を通して、そのソースが接続されたＮチ
ャンネル型の増幅ＭＯＳＦＥＴＱ１２のソースに接続さ
れる。この増幅ＭＯＳＦＥＴＱ１２のドレインと電源電
圧端子ＶＣＣ’との間には、そのゲートとソースが接続
されたＰチャンネル型の負荷ＭＯＳＦＥＴＱ１３が設け
られる。上記負荷ＭＯＳＦＥＴＱ１３は、読み出し動作
のために共通データ線ＣＤにプリチャージ電流を流すよ
うな動作を行う。

【００５５】上記増幅ＭＯＳＦＥＴＱ１２の感度を高く
するため、スイッチＭＯＳＦＥＴＱ１１を介した共通デ
ータ線ＣＤの電圧は、反転増幅回路として作用するイン
バータ回路Ｎ２，Ｎ３の入力に供給される。反転増幅回
路としてのインバータ回路Ｎ３の出力信号は、上記増幅
ＭＯＳＦＥＴＱ１２のゲートに供給される。また、上記
ソース入力には、リミッタとして作用するＭＯＳＦＥＴ
Ｑ１４を介して電源端子ＶＣＣ’からチャージアップが
行われる。このＭＯＳＦＥＴＱ１４のゲートには、反転
増幅回路としてのインバータ回路Ｎ２の出力信号が供給
される。

【００５６】メモリセルの読み出し時において、メモリ
セルは、フローティングゲートに蓄積された情報電荷に
従って、ワード線の選択レベルに対して高いしきい値電
圧か又は低いしきい値電圧を持つものである。前記Ｘ系
とＹ系のデコーダによって選択されたメモリセルがワー
ド線が選択レベルにされているにもかかわらずオフ状態
にされている場合、共通データ線ＣＤは、ＭＯＳＦＥＴ
Ｑ１２とＱ１４からの電流供給によって比較的ハイレベ
ルにされる。一方、選択されたメモリセルがワード線選
択レベルによってオン状態にされている場合、共通デー
タ線ＣＤは比較的ロウレベルにされる。

【００５７】この場合、共通データ線ＣＤのハイレベル
は、このハイレベルの電位を受ける反転増幅回路により
形成された比較的低いレベルの出力電圧がＭＯＳＦＥＴ
Ｑ１４のゲートに供給されることによって比較的低い電
位に制限される。一方、共通データ線ＣＤのロウレベル
は、このロウレベルの電位を受ける反転増幅回路により
形成された比較的高いレベルの電圧がＭＯＳＦＥＴＱ１
４のゲートに供給されることによって比較的高い電位に
制限される。このような共通データ線ＣＤのレベル制限
作用によって、メモリセルから連続して読み出される記
憶情報が１レベルから０レベルに変化するとき、あるは
０レベルから１レベルに変化するときの信号変化速度を
実質的に速くできる。

【００５８】上記増幅用のＭＯＳＦＥＴＱ１２は、ゲー
ト接地型ソース入力の増幅動作を行い、その出力信号を
ＣＭＯＳインバータ回路Ｎ４の入力に伝える。ＣＭＯＳ
インバータ回路Ｎ４は、増幅ＭＯＳＦＥＴＱ１２のドレ
イン出力信号を波形整形して対応したデータ出力バッフ
ァＤＯＢの入力に伝える。データ出力バッファＤＯＢ
は、上記センスアンプＳＡ０からの信号を増幅して対応
する外部端子Ｉ／Ｏ０から送出させる。また、同図では
省略されているが、上記外部端子Ｉ／Ｏ０から供給され
る書き込み信号は、データ入力バッファに入力され、そ
の出力信号Ｄｉが書き込みアンプＷＡ０のＭＯＳＦＥＴ
Ｑ１５のゲートに供給される。

【００５９】この実施例では、各メモリブロックＭＢ０
〜ＭＢｎ毎の選択的な消去動作を可能にするため、各メ
モリブロックＭＢ０〜ＭＢｎの共通ソース線ＣＳ０〜Ｃ
Ｓｎにそれぞれ対応して消去制御回路としてのソースス
イッチ回路ＳＳ０〜ＳＳｎが設けられる。同図において
は、ソーススイッチ回路ＳＳ０の具体的回路が代表とし
て例示的に示されている。

【００６０】ソーススイッチ回路ＳＳ０は、特に制限さ
れないが、消去時にソース線ＣＳ０に高電圧ＶＰＰを供
給するＰチャンネル型ＭＯＳＦＥＴＱ６と、書き込み時
に共通ソース線ＣＳ０に接地電位０Ｖを供給するＮチャ
ンネル型ＭＯＳＦＥＴＱ５及び後述するようなバイアス
電圧発生回路ＢＶＧにより形成された中間バイアス電圧
ＶＳを供給するＰチャンネル型ＭＯＳＦＥＴＱ４が設け
られる。このＭＯＳＦＥＴＱ４とＱ５は、書き込み時に
おいては相補的にスイッチ制御される。

【００６１】Ｐチャンネル型ＭＯＳＦＥＴＱ６のゲート
には、ブロック選択信号Ｓ０と消去制御信号ＥＲＡＳＥ
を受けるナンドゲート回路Ｇ１の出力信号が供給され
る。Ｐチャンネル型ＭＯＳＦＥＴＱ４のゲートには、上
記ブロック選択信号Ｓ０を受けるインバータ回路Ｎの出
力信号と書き込み制御信号ＰＲＯＧとを受けるナンドゲ
ート回路Ｇ２の出力信号が供給される。そして、Ｎチャ
ンネル型ＭＯＳＦＥＴＱ５のゲートには、オアゲート回
路Ｇ５の出力信号が供給される。このオアゲート回路Ｇ
５の入力には、消去制御信号ＥＲＡＳＥと書き込み制御
信号ＰＲＯＧを受けるノアゲート回路Ｇ３の出力信号と
書き込み制御信号ＰＲＯＧとブロック選択信号Ｓ０を受
けるアンドゲート回路Ｇ４の出力信号が供給される。

【００６２】書き込み／消去以外の読み出し動作等にお
いては、上記各制御信号ＥＲＡＳＥとＰＲＯＧは、共に
ロウレベルの“０”にされる。それ故、ノアゲート回路
Ｇ３の出力信号がハイレベルの“１”となり、オアゲー
ト回路Ｇ５の出力信号をハイレベルにするので、このＭ
ＯＳＦＥＴＱ５がオン状態にされる。このとき、ナンド
ゲート回路Ｇ１とＧ２の出力信号は、上記信号ＥＲＡＳ
ＥとＰＲＯＧのロウレベルの“０”に応じてハイレベル
にされ、Ｐチャンネル型ＭＯＳＦＥＴＱ４とＱ６とが共
にオフ状態にされる。その結果、共通ソース線ＣＳ０に
は、オン状態にされたＭＯＳＦＥＴＱ５により回路の接
地電位が供給される。

【００６３】書き込み動作においては、上記消去制御信
号ＥＲＡＳＥがロウレベルで、書き込み制御信号ＰＲＯ
Ｇがハイレベルにされる。書き込みが行われるメモリブ
ロックＭＢ０においては、書き込み制御信号ＰＲＯＧの
ハイレベルとブロック選択信号Ｓ０のハイレベルによ
り、アンドゲート回路Ｇ４の出力信号がハイレベルとな
り、上記同様にオアゲート回路Ｇ５の出力信号をハイレ
ベルにする。この結果、ＭＯＳＦＥＴＱ５がオン状態と
なって共通ソース線ＣＳ０には回路の接地電位を供給す
る。このとき、消去用制御信号ＥＲＡＳＥのロウレベル
により、ナンドゲート回路Ｇ１の出力信号がハイレベル
されてＭＯＳＦＥＴＱ６がオフ状態とされる。また、ブ
ロック選択信号Ｓ０のハイレベルによりインバータ回路
Ｎの出力信号がロウレベルにされるので、ナンドゲート
回路Ｇ２の出力信号がハイレベルにされる。この結果、
ＭＯＳＦＥＴＱ４もオフ状態にされている。

【００６４】上記消去制御信号ＥＲＡＳＥがロウレベル
で、書き込み制御信号ＰＲＯＧがハイレベルにされる書
き込み動作おいて、他のメモリブロックにおいて書き込
みが行われることにより上記メモリブロックＭＢ０に書
き込みが行われないときには、ブロック選択信号Ｓ０の
ロウレベルを受けるインバータ回路Ｎの出力信号のハイ
レベルと、書き込み制御信号ＰＲＯＧのハイレベルによ
りナンドゲート回路Ｇ２の出力信号がロウレベルとな
る。これにより、Ｐチャンネル型ＭＯＳＦＥＴＱ４がオ
ン状態となって、バイアス電圧発生回路ＢＶＧで形成さ
れたバイアス電圧ＶＳが共通ソース線ＣＳ０に与えられ
る。このとき、消去用制御信号ＥＲＡＳＥのロウレベル
により、ナンドゲート回路Ｇ１の出力信号がハイレベル
されてＭＯＳＦＥＴＱ６がオフ状態とされる。また、ブ
ロック選択信号Ｓ０のロウレベルによりアンドゲート回
路Ｇ４の出力信号はロウレベルであり、書き込み制御信
号ＰＲＯＧのハイレベルによりノアゲート回路Ｇ３の出
力信号がロウレベルであることから、オアゲート回路Ｇ
５の出力信号もロウレベルなってＭＯＳＦＥＴＱ５がオ
フ状態とされている。

【００６５】消去動作においては、上記消去制御信号Ｅ
ＲＡＳＥがハイレベルで、書き込み制御信号ＰＲＯＧが
ロウレベルにされる。消去が行われるメモリブロックＭ
Ｂ０においては、消去制御信号ＥＲＡＳＥのハイレベル
とブロック選択信号Ｓ０のハイレベルにより、ナンドゲ
ート回路Ｇ１の出力信号がロウレベルとなり、Ｐチャン
ネル型ＭＯＳＦＥＴＱ６をオン状態にする。これによ
り、共通ソース線ＣＳ０には高電圧ＶＰＰが供給され
る。このとき、書き込み制御信号ＰＲＯＧのロウレベル
により、ナンドゲート回路Ｇ２の出力信号がハイレベル
されてＭＯＳＦＥＴＱ４がオフ状態とされる。また、書
き込み制御信号ＰＲＯＧのロウレベルによりノアゲート
回路Ｇ３とアンドゲート回路Ｇ４の出力信号が共にロウ
レベルにされるので、オアゲート回路Ｇ５の出力信号も
ロウレベルとなり、ＭＯＳＦＥＴＱ５もオフ状態にされ
ている。

【００６６】消去動作においては、上記消去制御信号Ｅ
ＲＡＳＥがハイレベルで、書き込み制御信号ＰＲＯＧが
ロウレベルにされる。他のメモリブロックが消去される
ことに応じてメモリブロックＭＢ０の消去が行われない
ときには、共通ソース線ＣＳ０はハイインピーダンス状
態に置かれる。すなわち、書き込み制御信号ＰＲＯＧの
ロウレベルによりナンドゲート回路Ｇ２の出力信号がハ
イレベルになるのでＭＯＳＦＥＴＱ４はオフ状態であ
り、消去制御信号ＥＲＡＳＥのハイレベルに応じてノア
ゲート回路Ｇ３の出力信号がロウレベルであり、書き込
み制御信号ＰＲＯＧのロウレベルに応じてアンドゲート
回路Ｇ４の出力信号がロウレベルであることからＭＯＳ
ＦＥＴＱ５はオフ状態であり、ブロック選択信号Ｓ０の
ロウレベル応じてナンドゲート回路Ｇ１の出力信号がハ
イレベルであることからＭＯＳＦＥＴＱ６はオフ状態で
ある。この構成に代えて、消去動作において、消去され
ないメモリブロックの共通ソース線ＣＳ０を回路の接地
電位にするものであってもよい。すなわち、消去制御信
号ＥＲＡＳＥとインバータ回路により反転されたブロッ
ク選択信号をアンドゲート回路に供給し、その出力信号
を上記オアゲート回路Ｇ５の入力に供給すればよい。具
体的回路を図示しない他のソーススイッチ回路ＳＳ１〜
ＳＳｎの構成及び動作も、上記回路と同様であるのでそ
の説明を省略する。

【００６７】バイアス電圧発生回路ＢＶＧでは、ツェナ
ーダイオードＺＤと電流制限用ＭＯＳＦＥＴＱ２が直列
形態に接続される。この直列回路には、書き込み制御信
号ＰＲＯＧを受けるインバータ回路の出力信号によって
スイッチ制御されるＰチャンネル型ＭＯＳＦＥＴＱ１を
介して高電圧ＶＰＰが供給される。特に制限されない
が、ツェナー電圧にＭＯＳＦＥＴＱ２のゲート，ソース
間のしきい値電圧を加えて電圧は、直列抵抗Ｒ１，Ｒ２
により分圧される。この分圧電圧は、ソースフォロワ出
力ＭＯＳＦＥＴＱ３のゲートに伝えられる。このＭＯＳ
ＦＥＴＱ３のドレインは電源電圧ＶＣＣに接続されてソ
ースからバイアス電圧ＶＳが出力される。

【００６８】この実施例では、ＭＯＳＦＥＴＱ２とＱ３
のしきい値電圧がほぼ等しいとすると、ツェナーダイオ
ードＺＤによるツェナー定電圧を抵抗Ｒ１とＲ２で分圧
するので、電源電圧ＶＣＣや高電圧ＶＰＰに対して依存
性を持たない定電圧を形成することができる。このよう
な定電圧ＶＳを書き込み動作において、書き込みが行わ
れないメモリブロックの共通ソース線に供給することに
より、書き込み非選択のメモリブロックにおいて、消去
状態のメモリセルのフローティングゲートとソース間の
電圧差を小さくして、そこに流れるトンネル注入電流を
実質的に防止するようにするものである。

【００６９】図７には、この発明に係る他の一実施例の
半導体記憶装置とそれを用いたマイクロコンピュータシ
ステムのブロック図が示されている。この実施例の半導
体記憶装置は、同図に点線で示すように２つのメモリチ
ップが１つのパッケージに実装されて構成される。この
実施例では、２つのメモリチップＤＲＡＭとＦＬＡＳＨ
とのデータ転送が、パッケージの内部において行われる
ようにされる。言い換えるならば、前記図１の実施例の
ようにＣＰＵを介在させないで、半導体記憶装置の内部
で自動的にＤＲＡＭからＦＬＡＳＨへ、あるいはＦＬＡ
ＳＨからＤＲＡＭへのデータ転送が行われるようにされ
る。

【００７０】上記のようなデータ転送を可能にするた
め、転送方向を指示する制御信号ＴＲが追加される。ま
た、ＤＲＡＭとＦＬＡＳＨとの間でのデータの授受のた
めに制御端子ready1とready2とが設けられる。そして、
外部からはＤＲＡＭのみがアクセス可能となり、ＦＬＡ
ＳＨはＤＲＡＭの記憶情報のバックアップとしての役割
しか持たないようにされる。このため、ＦＬＡＳＨは、
アドレス端子を持たないようにされるとともに、データ
端子Ｉ／Ｏはパッケージ内部においてＤＲＡＭの転送専
用のデータ端子Ｉ／Ｏと接続される。また、動作モード
を指定する制御信号としては、チップイネーブル信号Ｃ
ＥＢとライトイネーブル信号ＷＥＢに、上記のように新
たに付加された端子ＴＲからの転送動作を指示する信号
と、ＤＲＡＭとの間でやり取りが行われる制御端子read
y1とready2の信号とが組み合わされて用いられる。上記
チップイネーブル信号ＣＥＢは、ＤＲＡＭのＲＡＳＢと
共通に接続され、ライトイネーブル信号ＷＥＢもＤＲＡ
ＭのＷＥＢと共通に接続される。なお、ＣＥＢはＲＡＳ
Ｂとし、ＷＥＢはＤＲＡＭ／ＦＬＡＳＨを意味するＤ／
Ｆのような信号としてもよい。すなわち、データ転送動
作においては、ＷＥＢにより転送方向を指示するために
用いられるから、ＦＬＡＳＨ側ではＤＲＡＭ／ＦＬＡＳ
Ｈを意味するＤ／Ｆのようにしてもよい。

【００７１】信号ＴＲは、それがロウレベルにされると
ＤＲＡＭモードとなり、外部からはＤＲＡＭに対するメ
モリアクセスが可能にされる。この間、ＦＬＡＳＨ側は
スタンバイ状態にされる。信号ＴＲがハイレベルにされ
ると、ＤＲＡＭからＦＬＡＳＨへのデータ転送又はＦＬ
ＡＳＨからＤＲＡＭへのデータ転送が指示される。この
ように信号ＴＲがハイレベルに立ち上がる時に、信号Ｗ
ＥＢがハイレベルならＤＲＡＭからＦＬＡＳＨへのデー
タ転送が行われ、信号ＷＥＢがロウレベルならＦＬＡＳ
ＨからＤＲＡＭへのデータ転送が行われる。

【００７２】信号ready1は、ＦＬＡＳＨの動作状態を示
す信号であり、転送時にready1＝１（ハイレベル）のと
きのみＤＲＡＭが活性化される。信号ready2は、ＤＲＡ
Ｍの動作状態を示す信号であり、転送時にready2＝１
（ハイレベル）のときのみＦＬＡＳＨが活性化される。

【００７３】図８には、上記ＤＲＡＭの一実施例の内部
ブロック図が示されている。ＸアドレスバッファＸＡＢ
とＹアドレスバッファＹＡＢは、アドレス端子Ａ０〜Ａ
１０から入力されたＸ系とＹ系のアドレス信号を、ロウ
アドレスストローブ信号ＲＡＳＢとカラムアドレススト
ローブ信号ＣＡＳＢに同期して発生されるラッチ制御信
号ＸＬとＹＬによりそれぞれ取り込む。

【００７４】メモリアレイは、非反転のデータ線Ｔと反
転のデータ線Ｂとからなる一対の相補データ線(Data Li
ne) が平行に配置される折り返しデータ線方式により構
成される。この相補データ線は、差動のセンスアンプ
（Sense Amp)の一対の入出力端子に接続される。ワード
線（Word Line)は、上記データ線と直交するよう配置さ
れ、上記データ線との交点にダイナミック型メモリセル
が設けられる。

【００７５】Ｘアドレスデコーダ（X Address Decorde
r) は、ＸアドレスバッファＸＡＢを通して入力された
アドレス信号を解読して上記ワード線を選択レベルにす
る。Ｙアドレスデコーダ（Y Address Decorder) は、Ｙ
アドレスバッファＹＡＢを通して入力されたアドレス信
号を解読して、上記相補データ線を入出力線（I/O Lin
e）に接続させるカラムスイッチの選択信号を形成す
る。同図には、センスアンプの部分にカラムスイッチも
含まれるものと理解されたい。

【００７６】メインアンプＭＡは、上記入出力線に読み
出された読み出し信号を増幅してデータ出力バッファＤ
out を介して外部端子Ｉ／Ｏ０〜Ｉ／Ｏ７から送出させ
る。この外部端子Ｉ／Ｏ０〜Ｉ／Ｏ７から入力された書
き込みデータは、データ入力バッファＤinに取り込ま
れ、書き込み用のメインアンプＭＡを介して上記入出力
線と選択されたデータ線を通してメモリセルに書き込ま
れる。

【００７７】タイミング発生回路ＴＧは、アドレススト
ローブ信号ＲＡＳＢとＣＡＳＢ、ライトイネーブル信号
ＷＥＢ及びアウトプットイネーブル信号ＯＥＢを受け
て、内部回路の動作に必要なタイミング信号ＤＯＥ、Ｘ
Ｌ、ＹＬ、ＤＬ、ＣＥ及びＷＭＡ等を発生せさる。以上
の各回路ブロックは、基本的には従来のＤＲＡＭと同様
である。

【００７８】この実施例では、ＤＲＡＭとＦＬＡＳＨと
で内部で自動的にデータ転送を行わせるようにするた
め、転送コントローラと転送アドレスカウンタが設けら
れる。上記の転送コントローラの制御のために、制御信
号ready1とクロックＣＬＫ及び転送動作を指示す信号Ｔ
Ｒが入力される。また、上記ライトイネーブル信号ＷＥ
Ｂが転送方向を指示する信号として入力される。

【００７９】転送コントローラは、後述するような転送
動作においてＤＲＡＭの読み出し動作や書き込み動作に
必要な制御信号ＲＡＳＢ、ＣＡＳＢ、ＷＥＢ及びＯＥＢ
を発生させ、内部の信号経路により上記タイミング発生
回路ＴＧに伝えられる。これにより、ＤＲＡＭは、外部
端子から供給される制御信号ではなく、内部の転送コン
トローラにより発生される制御信号により動作が指示さ
れる。

【００８０】図２０には、上記ＤＲＡＭのメモリアレイ
とその周辺回路のうちＸ系のアドレス選択回路の一実施
例の回路図が示されている。例示的に示されたメモリア
レイＭＡＲＹは、特に制限されないが、２交点（折り返
しビット線）方式とされる。同図には、その一対の行が
代表として例示的に示されている。一対の平行に配置さ
れた相補データ線（ビット線又はディジット線）Ｄ０，
Ｄ０Ｂに、アドレス選択用ＭＯＳＦＥＴＱｍと情報記憶
用キャパシタＣｓとで構成された複数のメモリセルのそ
れぞれの入出力ノードが同図に示すように所定の規則性
をもって配分されて結合されている。

【００８１】代表として示された相補データ線Ｄ０，Ｄ
０Ｂ間には、図示しないがスイッチＭＯＳＦＥＴが設け
られ、チップ非選択状態のとき又はメモリセルが選択状
態にされる前にオン状態にされる。これにより、前の動
作サイクルにおいて、センスアンプの増幅動作による相
補データ線Ｄ０，Ｄ０Ｂのハイレベルとロウレベルを短
絡して、相補データ線Ｄ０，Ｄ０Ｂを約ＶＣＣ／２（Ｈ
ＶＣ）のプリチャージ電圧とする。特に制限されない
が、ＤＲＡＭチップが比較的長い時間非選択状態に置か
れる場合、上記相補データ線Ｄ０，Ｄ０Ｂ等のプリチャ
ージレベルはリーク電流等によって低下する。そこで、
スイッチＭＯＳＦＥＴを介してハーフプリチャージ電圧
ＨＶＣを供給するようにしてもよい。このハーフプリチ
ャージ電圧ＨＶＣを形成する電圧発生回路は、上記リー
ク電流等を補うよう比較的小さな電流供給能力しか持た
ないようにされる。これによって、消費電力が増大する
のを抑えている。

【００８２】Ｘアドレスデコーダは、特に制限されない
が、ゲート回路Ｇ１〜Ｇ４からなる第１のアドレスデコ
ーダ回路と、単位回路ＵＸＤＣＲのような第２のアドレ
スデコーダ回路からなるように２分割されて構成され
る。同図には、第２のアドレスデコーダ回路を構成する
１回路分（単位回路）ＵＸＤＣＲと、第１のアドレスデ
コーダ回路を構成するノア（ＮＯＲ）ゲート回路Ｇ１〜
Ｇ４が示されている。なお、ゲート回路Ｇ２とＧ３は回
路記号が省略されている。上記単位回路ＵＸＤＣＲは、
ワード線４本分のデコード信号を形成する。

【００８３】第１のＸデコーダ回路を構成する４個のゲ
ート回路Ｇ１〜Ｇ４は、下位２ビットのアドレス信号X0
B,X1B 〜X0,X1 の組み合わせにより４通りのワード線選
択タイミング信号φx0ないしφx3を形成する。これらの
ワード線選択タイミング信号φx0〜φx3は、上記第２の
アドレスデコーダ回路ＵＸＤＣＲによってスイッチ制御
される伝送ゲート上記ＭＯＳＦＥＴＱ２０〜Ｑ２３を介
して単位のワード線ドライバＵＷＤ０〜ＵＷＤ３に入力
される。

【００８４】ワード線ドライバＷＤは、単位回路ＵＷＤ
０が代表として例示的に示されているように、Ｐチャン
ネルＭＯＳＦＥＴＱ２６とＮチャンネルＭＯＳＦＥＴＱ
２７からなるＣＭＯＳ駆動回路と、その入力と動作電圧
端子ＶＣＨとの間に設けられたＰチャンネルＭＯＳＦＥ
ＴＱ２４，Ｑ２５から構成される。ワード線選択タイミ
ング信号φx0のロウレベルによりＰチャンネル型ＭＯＳ
ＦＥＴＱ２６のオン状態にされ、電源電圧ＶＣＣよりＭ
ＯＳＦＥＴのしきい値電圧分だけ高くされた昇圧電圧Ｖ
ＣＨを選択ワード線Ｗ０に出力する。ＰチャンネルＭＯ
ＳＦＥＴＱ２４のゲートにはプリチャージ信号ｗｐｈが
供給される。ＰチャンネルＭＯＳＦＥＴＱ２５のゲート
にはワード線Ｗ０の駆動出力が供給される。

【００８５】ＭＯＳＦＥＴＱ２５は、電源電圧ＶＣＣに
従って形成されたワード線選択タイミング信号φx0がハ
イレベルにされて、ワード線Ｗ０を接地電位のような非
選択レベルにするとき、そのロウレベルを受けてＣＭＯ
Ｓ回路の入力レベルを高電圧ＶＣＨまでプルアップして
ＰチャンネルＭＯＳＦＥＴＱ２６を確実にオフ状態にす
る。これにより、非選択のワード線に対応したＣＭＯＳ
駆動回路を構成するＰチャンネルＭＯＳＦＥＴＱ２６と
Ｑ２７との間で直流電流が消費されるのを防ぐものであ
る。

【００８６】Ｘアドレスデコーダを上記のように２分割
することによって、第２のＸアドレスデコーダ回路を構
成する単位回路ＵＸＤＣＲのピッチ（間隔）とワード線
のピッチとを合わせることができる。その結果、無駄な
空間が半導体基板上に生じなくすることができる。

【００８７】ワード線の遠端側と回路の接地電位との間
にはスイッチＭＯＳＦＥＴＱ１〜Ｑ４等が設けられる。
これらのスイッチＭＯＳＦＥＴＱ１〜Ｑ４のゲートに
は、それに対応したワード線Ｗ０〜Ｗ３に供給される選
択信号とは逆相の信号ＷＣ０〜ＷＣ３が供給される。こ
れにより、選択されたワード線に対応したスイッチＭＯ
ＳＦＥＴのみがオフ状態に、他のスイッチＭＯＳＦＥＴ
はオン状態にされる。これにより、選択ワード線の立ち
上がりによる容量結合によって非選択ワード線が不所望
に中間電位に持ち上げられてしまうことを防止できる。

【００８８】図９には、上記ＦlashからＤＲＡＭへのデ
ータ転送動作を説明するための一実施例のフローチャー
ト図が示されている。図示しないが、前記のように信号
ＴＲがロウレベルからハイレベルに変化するときに信号
ＷＥＢのロウレベルによりＦlashからＤＲＡＭへの転送
モード（ＤＲＡＭ転送;Yes) が指示される。

【００８９】この転送モードにおいて、ready1=0、read
y2=1、X=1 、Y=1 でI/O7=0の初期設定が行われる。read
y1=0によりＤＲＡＭはＦlashによりready1=1にセットさ
れまでの間セルフリフレッシュ動作を行っている。

【００９０】Ｆlashは、ready2=1により活性化されて上
記の転送方向に応じてリードモードとなり、先頭アドレ
スX=1 、Y=1 から読み出しが行われ、内部出力端子Ｉ／
Ｏから出力信号を送出するとready1=1にセットして、Ｄ
ＲＡＭ側からready2=1にセットされまでの間、スタンバ
イ状態に置かれる。

【００９１】上記Ｆlashによるready1=1のセットに応じ
てＤＲＡＭが活性化され、内部出力端子Ｉ／Ｏのデータ
をラッチした後に、ready2=0にリセットさせる。これに
より、Ｆlashはスタンバイ状態にされる。続いて、ＤＲ
ＡＭはライトモードにされ、上記同じアドレスX=1 、Y=
1 にデータの書き込み動作を行う。この後に、ready2=1
にセットし、ＹアドレスをＹ＋１に更新する。最終アド
レスＮでなければ、セルフリフレッシュに移行する。

【００９２】上記ＤＲＡＭによるready2=1のセットに応
じてＦlashが活性化され、ＸアドレスをＸ＋１に更新さ
せて、最終アドレスＮでないときにはready1=0にリセッ
トさせ、前記リードモードに入る。これにより、X2,Y2
の次アドレスの読み出しが行われる。以下、同様の動作
がＸアドレスとＹアドレスが共に最終アドレスＮに到達
するまで繰り返して行われ、最終アドレスまでのデータ
転送が終了すると、端子Ｉ／Ｏ７がハイレベル（＝１）
にセットされ、ＣＰＵによるポーリングによって転送終
了が判定される。

【００９３】図１０には、上記ＤＲＡＭからＦlashへの
データ転送動作を説明するための一実施例のフローチャ
ート図が示されている。図示しないが、前記のように信
号ＴＲがロウレベルからハイレベルに変化するときに信
号ＷＥＢのハイレベルによりＤＲＡＭからＦlashへの転
送モード（ＤＲＡＭ転送;No)が指示される。

【００９４】この転送モードにおいて、ready1=0、read
y2=1、X=1 、Y=1 、ｉ＝０でI/O7=0の初期設定が行われ
る。ready1=0によりＤＲＡＭはＦlashによりready1=1に
セットされまでの間セルフリフレッシュ動作を行ってい
る。

【００９５】Ｆlashは、ready2=1により活性化され上記
の転送方向に応じてまず消去モードとなり一括消去動作
を行う。この消去動作には、前記のようなプレライト動
作が含まれる。消去動作の終了によりready1=1にセット
して、ＤＲＡＭ側からready2=1にセットされまでの間ス
タンバイ状態に置かれる。

【００９６】上記Ｆlashによるready1=1がセットれる
と、ready2=0にリセットしてＦlashをスタンバイ状態に
した後に、上記のような転送方向に対応してリードモー
ドにされ、先頭アドレスX=1 、Y=1 から読み出しが行わ
れ、内部出力端子Ｉ／Ｏから出力信号を送出するとread
y2=1にセットする。

【００９７】ready2=1に応じてＦlashは活性化されて上
記ＤＲＡＭから出力されたデータをデータラッチに取り
込んで、ｉ＝ｉ＋１にインクリメントさせる。ｉが７に
なるまで、言い換えるならば、８バイト分のデータがＤ
ＲＡＭから読み出されて上記のようにＦlashのデータラ
ッチに取り込まれるまで、上記の動作が繰替えられる。
すなわち、ＤＲＡＭはｉ＝７になるまではready1=1の状
態に置かれるから、アドレスをＹ＋１にインクリメント
し、ready2=0にリセットしていったんＦlashをスタンバ
イ状態にしてから次の読み出しを行う。

【００９８】上記のような動作の繰り返しにより、８バ
イト分のデータがＤＲＡＭから読み出されてＦlashのデ
ータラッチに取り込まれると、Ｆlashはready1=0にリセ
ットさせる。これによりＤＲＡＭでは、ＹアドレスをＹ
＋１に更新させて最終アドレスでないと判定すると最初
のセルフリフレッシュモードに入る。

【００９９】Ｆlashは、ｉ＝０にクリアした後に、上記
データラッチに取り込まれた８×８ビットのデータを一
斉に書き込んで、ＸアドレスをＸ＋１に更新させる。そ
して、ＸアドレスがＮ／８の最終アドレスでないきに
は、ready1=1にセットしてスタンバイ状態に入る。すな
わち、Ｆlashはready1=1に応じてＤＲＡＭが活性化され
てready2=0にリセットするので、再びready2=1にセット
されるまでの間スタンバイ状態に置かれる。

【０１００】以下、同様にＤＲＡＭとＦlashとで８ビッ
トずつのデータ転送を８回行うと、Ｆlashでは書き込み
が行われるという動作を最終アドレスまで繰り返す。最
終アドレスまでデータ転送が行われると、Ｉ／Ｏ７をハ
イレベルにし、上記のような転送動作を終了する。この
後は、ＤＲＡＭのデータは全てＦlash側に転送されてい
るので、マイクロコンピュータシステムに電源が入って
いる状態でも、ＤＲＡＭではスタンバイ状態となり一定
時間経過後に全てのデータが消滅することになる。すな
わち、この実施例では、上記のようなＤＲＡＭからＦla
shへのデータ転送後は、システムの電源遮断を前提とし
ＤＲＡＭのデータの消滅を予定しているので、外部より
セルフリフレッシュを行う要求がない限り上記のような
セルフリフレッシュ動作が行われない。

【０１０１】図１１には、上記ＦlashからＤＲＡＭへの
転送動作の一例のタイミング図が示されている。信号Ｔ
Ｒのハイレベルの立ち上がりエッジにおいて、信号ＷＥ
ＢのロウレベルによりＦlashからＤＲＡＭへのデータ転
送モードにされる。このとき、ＤＲＡＭの転送コントロ
ーラやＦlashのオートコントローラの動作に必要なクロ
ックパルスＣＬＫが、前記図８や後述する図１３のよう
に外部端子ＣＬＫから入力されるのではなく、このとき
使用しない外部端子ＲＡＳＢを利用してクロックパルス
が入力される。すなわち、ＤＲＡＭではリード動作やラ
イト動作に必要な各種制御タイミング信号は、転送コン
トローラにより内部で形成されるから、外部端子ＲＡＳ
Ｂ等は使用しないので、これを利用してマイクロコンピ
ュータシステム等に用いられるシステムクロックが入力
される。

【０１０２】上記のようなクロックパルスにより、前記
図９や図１０に示されたように２つのメモリチップＤＲ
ＡＭとＦlashとの間でのシーケンシャルなデータ転送に
必要な回路動作が行われる。同図では、上記のようなモ
ード設定とクロックパルスとの関係を明らかにするもの
であり、端子Ｉ／Ｏ７がロウレベルになってデータ転送
中からハイレベルに変化して転送終了に至るまでの時間
が省略されて描かれている。

【０１０３】図１２には、上記ＤＲＡＭからＦlashへの
転送動作の一例のタイミング図が示されている。信号Ｔ
Ｒのハイレベルの立ち上がりにエッジにおいて、信号Ｗ
ＥＢのハイレベルによりＤＲＡＭからＦlashへのデータ
転送モードにされる。このときも、上記同様にＤＲＡＭ
の転送コントローラやＦlashのオートコントローラの動
作に必要なクロックパルスＣＬＫが、前記図８や後述す
る図１３のように外部端子ＣＬＫから入力されるのでは
なく、このとき使用しない外部端子ＲＡＳＢ（図７の実
施例ではＣＥＢ）を利用してクロックパルスが入力され
る。同図では、上記のようなモード設定とクロックパル
スとの関係を明らかにするものであり、上記同様に端子
Ｉ／Ｏ７がロウレベルになってデータ転送中からハイレ
ベルに変化して転送終了に至るまでの時間が省略されて
描かれている。

【０１０４】図１３には、図７のように内部でのデータ
転送動作を行う場合のＦlashメモリの一実施例の内部ブ
ロック図が示されている。この実施例のＦlashメモリの
基本的な部分は、図６に示された実施例と同様である
が、半導体記憶装置内部でのデータ転送のために図８の
ＤＲＡＭと同様に転送コントロール回路（Control)と転
送アドレスカウンタ(Add.counter )が設けられる。これ
に応じて、アドレス端子Ａｉが削除される。この実施例
では、転送コントロール回路のシーケンシャルな動作の
ためのクロックパルスＣＬＫが制御端子から供給され
る。これに代えて、信号ＣＥＢ（ＲＡＳＢ）をクロック
入力に利用するものであってもよい。

【０１０５】図１４には、この発明に係る他の一実施例
の半導体記憶装置とそれを用いたマイクロコンピュータ
システムのブロック図が示されている。この実施例の半
導体記憶装置は、汎用のＤＲＡＭと汎用のＦＬＡＳＨに
加えてデータ転送動作を行う制御チップが１つのパッケ
ージに設けられる。同図では、発明の理解を容易にする
ため、制御チップは、その内部の回路ブロックが例示的
に示されている。言い換えるならば、ＤＲＡＭとＦＬＡ
ＳＨを除く回路ブロックは、制御チップとして１つの半
導体チップに構成される。

【０１０６】この実施例では、２つのメモリチップＤＲ
ＡＭとＦＬＡＳＨとのデータ転送が、制御チップを介し
てパッケージの内部において行われるようにされる。言
い換えるならば、前記図７の実施例のようにＤＲＡＭや
ＦＬＡＳＨに転送用の制御信号を内蔵しないで、それを
外部の制御チップに同等の機能を実現するものである。
この構成においては、ＤＲＡＭの記憶容量に対して、Ｆ
ＬＡＳＨの記憶容量が大きいことを除いて、他の如何な
る制約も受けなくできる。

【０１０７】データの転送動作は、ＦＬＡＳＨとＤＲＡ
Ｍの一方からデータを読み出してデータバッァＤＢにス
トックし、他方にコントロール部を用いて書き込み動作
をさせるようにする。ここで、ＣＯＮＴは、コントロー
ル部であり、クロックパルス発生回路ＣＬＫによりクロ
ックパルスを受けて、上記データ転送に必要な一連のシ
ーケンシャルな動作制御を受け持つ。

【０１０８】ＡＣ１はアドレスカウンタであり、ＤＲＡ
Ｍ用のアドレスマルチプレックス用のアドレス信号を発
生させる。ＡＣ２もアドレスカウンタであるが、ＦＬＡ
ＳＨ用のアドレスノンマクチプレックス用のアドレス信
号を発生させる。ＲＴＭは、リフレッシュ用タイマーで
あり、データ転送方向に対応してＤＲＡＭのセフルリフ
レッシュ動作の制御を行う。ＡＢＴはアービタであり、
リフレッシュ動作とメモリアクセス動作の調停を行う。
ＴＧはタイミングゼネレータであり、ＲＡＳＢ、ＣＡＳ
Ｂ、ＷＥＢ及びＯＥＢ等のＤＲＡＭの動作に必要な各種
タイミングパルスを発生させる。

【０１０９】システム側では、データレジスタや電源電
圧ＶＣＣとＶＰＰの供給制御を行うリレー回路が新たに
追加される。データレジスタは、アドレスデコーダによ
り選択されて、上記のような電源制御のためのコマンド
を受け取り、それに対応してリレー回路を制御する。

【０１１０】この実施例では、制御チップを汎用チップ
として用いるものであってもよい。すなわち、１チップ
のマイクロコンピュータにより制御チップを構成し、２
つのメモリチップＤＲＡＭとＦＬＡＳＨとの間でのデー
タ転送を行うようにする。このことは、等価的に図１の
実施例と同様にしてデータ転送を行うようにすることが
できるものである。すなわち、システム上のマイクロプ
ロセッサに代わって、専用のローカルプロセッサによっ
てデータ転送が行われるれるものである。

【０１１１】図１５には、ＤＲＡＭの一実施例のピン配
置図が示されている。この実施例では、ＤＲＡＭは約１
６Ｍビットの記憶容量を持つようにされ、２８ピンのパ
ッケージにより構成される。この場合、×１ビット構成
と×４ビット構成の例が示されている。×８ビット構成
にするときには、Ｘ系又はＹ系に対して最上位ビットア
ドレスＡ１０が無効にされる。

【０１１２】図１６には、この発明に係る半導体記憶装
置の一実施例の断面図が示されている。この実施例で
は、フレーム（リード）とチップ表面とは、フィルムを
介在させて接着剤によりそれぞれ接着される。フレーム
の端子は金ワイヤによってチップホンディングパッドと
接続される。このような構成に代え、フレームは、接着
剤によってチップの表面に形成された絶縁体に接続させ
るものとしてもよいし、フレームは、モールド樹脂によ
ってボンディング用の接続を行うリード表面を除く個所
を覆うようにしておき、接着によりチップの表面に接続
されるものとしてもよい。フレーム（リード）の端子
は、金ワイヤによってチップのホンディングパッドに接
続される。

【０１１３】この実施例では、フレームは外部端子と一
体的に構成される主フレームに対してＤＲＡＭチップが
接続される。これに対して、Ｆlashチップはいわば副フ
レームというべきフレームに接続され、上記ＤＲＡＭチ
ップの上部にＦlashチップの表面が向かいあって重ね合
うようにフレーム部分で接続される。これにより、パッ
ケージの厚みは多少厚くなるが、２つのチップが内蔵さ
れるにもかかわらず、半導体記憶装置の外観形状をチッ
プが１つのものとほぼ同じくできる。

【０１１４】図１７には、図１６に示した半導体記憶装
置の一部内部平面図が示されている。同図には、上側の
Ｆlashチップと、その下側に配置されるＤＲＡＭチップ
の一部表面が例示的に示されている。特に制限されない
が、Ｆlashチップの内部ピンというべきフレームは、Ｄ
ＲＡＭチップが接続されるフレームに対してハンダによ
り電気的に接続される。この実施例のＤＲＡＭやＦlash
は、電源インピーダンスを低く抑えるために、接地電位
ＶＳＳのリードは同図で縦長に示されたチップの中央部
右側を上方向に延びてＤＲＡＭチップ及びＦlashチップ
の複数箇所で接地電位を与えるボンディングパッドに金
ワイヤにより接続される。同様に、５Ｖのような電源電
圧ＶＣＣのリードは、チップの中央部左側を上方向に延
びてＤＲＡＭチップ及びＦlashチップの複数箇所で電源
電圧を与えるボンディングパッドに金ワイヤにより接続
される。

【０１１５】フィルムは、前記のようなチップの表面と
リードとが電気的に接触されてしまうのを防ぐ絶縁膜と
しての役割を果たす。また、前記図１４の実施例のよう
に３つのチップを１つパッケージ内に封止する場合に
は、このＦlashチップの上側にか、又はＤＲＡＭチップ
の下側に制御チップを同様に重ね合わせるようにすれば
よい。

【０１１６】図１８には、（Ａ）にＤＲＡＭメモリのメ
モリセルの一実施例の平面部分が示され、（Ｂ）にはそ
れに対応した断面部分が示されている。ＤＲＡＭメモリ
のメモリセルは、情報記憶用の容量電極からなるキャパ
シタと、アドレス選択用のスイッチＭＯＳから構成され
る。

【０１１７】図１９には、（Ａ）にＦＬＡＳＨメモリの
メモリセルの一実施例の平面部分が示され、（Ｂ）には
それに対応した断面部分が示されている。ＦＬＡＳＨメ
モリのメモリセルは、フローティングゲートとコントロ
ールゲートとを持つスタックドゲート構造の１つのメモ
リＭＯＳから構成される。

【０１１８】図１８と図１９は、ほぼ同じ縮尺で描かれ
ている。このようにＤＲＡＭのメモリセルのサイズに比
べてＦＬＡＳＨのメモリセルのサイズは若干小さい。し
かし、図２１の実施例のように、書き込み動作や消去動
作のために、その周辺回路の規模はＤＲＡＭに比べて大
きい。このようなメモリセルアレイとその周辺回路の大
小関係により、記憶容量が同じＤＲＡＭチップとＦＬＡ
ＳＨチップとはほぼ同じ大きさに形成できる。

【０１１９】上記のように同じ記憶容量を持つ２種類の
メモリチップのサイズがほぼ同じにできるということ
は、図１６の実施例のようにして２つのメモリチップを
重合わせて１つのパッケージに封止する上では極めて都
合がよい。

【０１２０】図２２には、この発明に係る半導体記憶装
置を用いたマイクロコンピュータシステムの電源供給方
法の一実施例のブロック図が示されている。電源回路は
主電源からの電源を受けてこの発明に係る半導体記憶装
置を用いたメモリ装置（ＤＲＡＭ＋ＦＬＡＳＨ）に対し
てＶＣＣ、ＶＳＳ及びＶＰＰの電圧を供給する。特に制
限されないが、転送用電池が搭載されたシステムでは、
主電源が遮断されて転送用電池により電源回路が動作し
て、内部回路に対して電源供給が可能になる。

【０１２１】上記のように転送用電池が搭載されたシス
テムにおいて、その電池の容量が比較的小さくて、ＦＬ
ＡＳＨに対する書き換えが出来ないときには、この電池
を用いてＤＲＡＭをセルフリフレッシュモードとしてバ
ッテリーバックアップとして用いる。すわなち、不意に
電源が遮断されたときのデータ破壊を防止することがで
きる。

【０１２２】上記転送用の電池の容量が大きいときに
は、主電源が不用意にあるいは不所望に切断されたとき
でも、ＣＰＵやメモリ装置には転送用電池により電源供
給が継続して行われ、ＤＲＡＭのデータをＦＬＡＳＨに
転送した後の転送終了信号ＥＮＤを以てＣＰＵが電源回
路の動作を停止させるためのパワーダウン信号ＰＤＮを
発生させる。

【０１２３】正常に電源遮断を行うときには、ＣＰＵが
メモリ装置のＤＲＡＭとＦＬＡＳＨとをアクセスして、
あるいはメモリ装置に対して転送命令を指示してＤＲＡ
ＭのデータをＦＬＡＳＨに転送させたことを確認して主
電源の遮断が行われる。このような動作により、ＦＬＡ
ＳＨの書き換え回数は１０万回程度に制限されるが、上
記のようにＤＲＡＭと組み合わせ通常のデータの書き換
えはＤＲＡＭに対して行うようにし、電源遮断時のみＦ
ＬＡＳＨの書き換えを行うようにすることよって実質的
な書き換え回数の制限を無くすことができる。すなわ
ち、上記のようなマイクロコンピュータシステムの電源
の遮断を１日に２回の割り合でい行うものとすると、１
０万／３６５×２＝１００年となり、書き換え回数制限
が１万回としても１０年以上使用可能なる。しかも、デ
ータ処理におけるデータの書き換えは、ＤＲＡＭに対し
て行われるからメモリアクセスの高速化が可能となり、
データ処理時間の大幅な短縮化が可能になるという利点
ももたらされる。

【０１２４】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、（１）電気的に書き込みと消去が可能にされた不揮発
性のメモリチップとＲＡＭとを同一のパッケージに実装
させて１つの半導体記憶装置を構成することにより、通
常のメモリアクセスがＲＡＭに対して行われるから高速
化と不揮発性メモリに対する書き換え回路数の制限を無
くしつつ、電源を遮断する前にＲＡＭのデータが不揮発
性メモリに転送されるからデータの不揮発化を図ること
ができるという効果が得られる。

【０１２５】（２）上記不揮発性のメモリチップとし
て、トンネル酸化膜を通して流れるトンネル電流により
フローティングゲートに蓄積された情報電荷の消去動作
が行われる一括消去型不揮発性メモリとし、ＲＡＭとし
てダイナミック型ＲＡＭとを用いることにより、両者の
チップサイズはほぼ同じで記憶容量も同一にできるから
２つのメモリチップを１つの組み合わせるときの整合性
を良くすることができるという効果が得られる。

【０１２６】（３）上記不揮発性のメモリチップとＲ
ＡＭチップとの外部アドレス端子及び制御端子が実質的
に同様にされて外部からアドレス信号と制御信号とが共
通に供給させるとともにいずれかのチップをアクセスす
るかを選択する制御端子を設けることにより、パッケー
ジの内部での対応する端子の接続が簡単に行えるという
効果が得られる。

【０１２７】（４）上記不揮発性のメモリチップに一
連の自動消去動作及び自動書き込み動作を制御する制御
回路を内蔵させることにより、外部からの書き換えが簡
単に行われるという効果が得られる。

【０１２８】（５）上記不揮発性のメモリチップとＲ
ＡＭチップに、それぞれ内部でデータの相互に転送を行
わせる制御回路を含ませることより、外部からはデータ
転送を指示するだけでよく、取扱いが極めて簡単になる
という効果が得られる。

【０１２９】（６）上記不揮発性のメモリチップに対
して外部からの直接アクセスを不能にすることにより、
メモリ制御を単純化できるという効果が得られる。

【０１３０】（７）上記不揮発性のメモリチップとＲ
ＡＭチップとはＬＯＣ技術によりリードフレームに接続
され、このリードを介して２つが同一パッケージの中で
電気的に接続されるよう重合わされて実装させることに
より、実質的な半導体記憶装置のサイズを小さくできる
という効果が得られる。

【０１３１】（８）電気的に書き込みと消去が可能に
された不揮発性メモリチップと、ＲＡＭチップ及び上記
両メモリチップの間でデータの転送を行わせる制御用チ
ップとを同一のパッケージに実装させることにより、汎
用のチップを用いて新しい機能を持つ半導体記憶装置を
得ることができるという効果が得られる。

【０１３２】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、ＲＡ
Ｍは、ダイナミック型ＲＡＭの他にスタティック型ＲＡ
Ｍを用いるものであってもよい。電気的に消去動作が可
能にされる不揮発性メモリは、ＦＬＡＳＨの他に書き込
み動作もトンネル電流を利用するＦＬＴＯＸ型やＭＮＯ
Ｓトランジスタを用いるものであってもよい。

【０１３３】ダイナミック型ＲＡＭを用いる場合、アド
レス端子はＸ系とＹ系のアドレスを独立した端子から入
力させるものであってもよい。このようなアドレス端子
を独立した場合には、それに応じてＦＬＡＳＨ等の不揮
発性メモリも独立したアドレス端子を持つようにすれば
よい。２つのチップを重合わせて１つのパッケージに搭
載するとき、図１６とは逆に２つのチップの裏面が互い
に背中合わせになるようにし、副フレーム側のリードが
背面に向かって延びて主フレームの対応するリードに接
続されるようにしてもよい。このように、２つ又は３つ
のチップを１つのパッケージに実装させる構成は、種々
の実施形態を採ることができる。この発明は、ＲＡＭチ
ップとと不揮発性メモリチップとを組み合わせてなる半
導体記憶装置として広く利用できる。

【０１３４】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、電気的に書き込みと消去が
可能にされた不揮発性のメモリチップとＲＡＭとを同一
のパッケージに実装させて１つの半導体記憶装置を構成
することにより、通常のメモリアクセスがＲＡＭに対し
て行われるから高速化と不揮発性メモリに対する書き換
え回路数の制限を無くしつつ、電源を遮断する前にＲＡ
Ｍのデータが不揮発性メモリに転送されるからデータの
不揮発化を図ることができる。

【図面の簡単な説明】

【図１】この発明に係る半導体記憶装置とそれを用いた
マイクロコンピュータシステムの一実施例を示すブロッ
ク図である。

【図２】ＦlashからＤＲＡＭへのデータ転送動作を説明
するための一実施例を示すフローチャート図である。

【図３】ＤＲＡＭからＦlashへのデータ転送動作を説明
するための一実施例を示すフローチャート図である。

【図４】ＦlashからＤＲＡＭへのデータ転送動作を説明
するための一実施例を示すタイミング図である。

【図５】ＤＲＡＭからＦlashへのデータ転送動作を説明
するための一実施例を示すタイミング図である。

【図６】Ｆlashメモリの一実施例を示す内部ブロック図
である。

【図７】この発明に係る他の一実施例の半導体記憶装置
とそれを用いたマイクロコンピュータシステムのブロッ
ク図である。

【図８】ＤＲＡＭの一実施例を示す内部ブロック図であ
る。

【図９】ＦlashからＤＲＡＭへのデータ転送動作を説明
するための一実施例のフローチャート図である。

【図１０】ＤＲＡＭからＦlashへのデータ転送動作を説
明するための一実施例のフローチャート図である。

【図１１】ＦlashからＤＲＡＭへの転送動作の一例を示
すタイミング図である。

【図１２】ＤＲＡＭからＦlashへの転送動作の一例を示
すタイミング図である。

【図１３】Ｆlashメモリの他の一実施例を示す内部ブロ
ック図である。

【図１４】この発明に係る他の一実施例の半導体記憶装
置とそれを用いたマイクロコンピュータシステムのブロ
ック図である。

【図１５】ＤＲＡＭの一実施例を示すピン配置図であ
る。

【図１６】この発明に係る半導体記憶装置の一実施例を
示す断面図である。

【図１７】この発明に係る半導体記憶装置の一実施例を
示す一部内部平面図である。

【図１８】ＤＲＡＭメモリのメモリセルの平面部分とそ
れに対応した断面部分を示す構造図である。

【図１９】ＦＬＡＳＨメモリのメモリセルの平面部分と
それに対応した断面部分を示す構造図である。

【図２０】ＤＲＡＭのメモリアレイとＸ系のアドレス選
択回路の一実施例を示す回路図である。

【図２１】ＦＬＡＳＨのメモリマットＭＡＴとその主要
な周辺回路の一実施例を示す回路図である。

【図２２】この発明に係る半導体記憶装置を用いたマイ
クロコンピュータシステムの電源供給方法の一実施例を
示すブロック図である。

【符号の説明】

ＤＲＡＭ…ダイナミック型ＲＡＭ、ＦＬＡＳＨ，Ｆlash
…一括消去型不揮発性メモリ、ＣＰＵ…マイクロプロセ
ッサ、ＡＢ…アドレスバス、ＤＢ…データバス、ＣＢ…
制御バス、ＭＡＴ…メモリマット、Ｘ−ＤＥＣ…Ｘデコ
ーダ、Ｙ−ＤＥＣ…Ｙデコーダ、Ｓ．Ａ…センスアン
プ、ＸＡＢ…Ｘアドレスバッファ、ＹＡＢ…Ｙアドレス
バッファ、ＴＧ…タイミング発生回路、ＭＡ…メインア
ンプ、Ｄin…データ入力バッファ、Ｄout …データ出力
バッファ、ＣＯＮＴ…コントロール部、ＡＣ１，ＡＣ２
…アドレスカウンタ、ＲＴＭ…リフレッシュタイマ、Ａ
ＢＴ…アービタ、ＤＢ…データバッファ、ＣＬＫ…クロ
ック発生回路、ＭＡＲＹ…メモリアレイ、ＵＸＤＣＲ…
単位デコーダ回路、ＵＷＤ０〜ＵＷＤ３…ワード線駆動
回路、ＭＢ０〜ＭＢｎ…メモリブロック、ＳＳ０〜ＳＳ
ｎ…ソーススイッチ回路、ＳＡ０…センスアンプ、ＷＡ
０…書き込みアンプ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者吉田敬一東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内

Claims

【特許請求の範囲】

【請求項１】電気的に書き込みと消去が可能にされた
不揮発性のメモリチップと、ランダム・アクセス・メモ
リチップとを同一のパッケージに実装させてなることを
特徴とする半導体記憶装置。
【請求項２】上記不揮発性のメモリチップは、トンネ
ル酸化膜を通して流れるトンネル電流によりフローティ
ングゲートに蓄積された情報電荷の消去動作が行われる
一括消去型不揮発性メモリであり、ランダム・アクセス
・メモリはダイナミック型ＲＡＭであることを特徴とす
る請求項１の半導体記憶装置。
【請求項３】上記一括消去型不揮発性メモリとダイナ
ミック型ＲＡＭとは同じ記憶容量を持つようにされるも
のであことを特徴とする請求項２の半導体記憶装置。
【請求項４】上記不揮発性のメモリチップとランダム
・アクセス・メモリチップとは、外部アドレス端子及び
制御端子が実質的に同様にされて外部からアドレス信号
と制御信号とが共通に供給されるとともにいずれかのチ
ップをアクセスするかを選択する制御端子が設けられて
なることを特徴とする請求項１、請求項２又は請求項３
の半導体記憶装置。
【請求項５】上記不揮発性のメモリチップは、一連の
自動消去動作及び自動書き込み動作を制御する制御回路
が内蔵されるものであることを特徴とする請求項１、請
求項２、請求項３又は請求項４の半導体記憶装置。
【請求項６】上記不揮発性のメモリチップとランダム
・アクセス・メモリチップには、それぞれ内部でデータ
の転送を行わせる制御回路が含まれるものであることを
特徴とする請求項１、請求項２、請求項３、請求項４又
は請求項５の半導体記憶装置。
【請求項７】上記不揮発性のメモリチップは、外部か
らの直接アクセスが不能にされ、上記データの転送を行
わせる制御回路によりランダム・アクセス・メモリチッ
プの記憶データのバックアップ用にのみ使用されるもの
であることを特徴とする請求項６の半導体記憶装置。
【請求項８】上記不揮発性のメモリチップとランダム
・アクセス・メモリチップとはＬＯＣ技術によりリード
に接続され、このリードを介して２つが同一パッケージ
の中で電気的に接続されるよう重合わされて実装される
ものであることを特徴とする請求項１、請求項２、請求
項３、請求項４、請求項５又は請求項６の半導体記憶装
置。
【請求項９】上記不揮発性メモリチップのアクセス
は、電源遮断時に必要な消去動作が行われた後にランダ
ム・アクセス・メモリチップの必要な記憶データが書き
込まれるものであることを特徴とする請求項１、請求項
２、請求項３、請求項４、請求項５、請求項６、請求項
７又は請求項８の半導体記憶装置。
【請求項１０】電気的に書き込みと消去が可能にされ
た不揮発性のメモリチップと、ランダム・アクセス・メ
モリチップと、上記両メモリチップの間でデータの転送
を行わせる制御用チップとを同一のパッケージに実装さ
せてなることを特徴とする半導体記憶装置。