JPH0223959B2 - - Google Patents
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- JPH0223959B2 JPH0223959B2 JP56212934A JP21293481A JPH0223959B2 JP H0223959 B2 JPH0223959 B2 JP H0223959B2 JP 56212934 A JP56212934 A JP 56212934A JP 21293481 A JP21293481 A JP 21293481A JP H0223959 B2 JPH0223959 B2 JP H0223959B2
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- JP
- Japan
- Prior art keywords
- turned
- output
- memory
- potential
- power
- Prior art date
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- Expired - Lifetime
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4072—Circuits for initialization, powering up or down, clearing memory or presetting
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は、半導体記憶装置特にダイミツク型の
ランダムアクセスメモリ（Ｄ−RAM）に関す
る。
ランダムアクセスメモリ（Ｄ−RAM）に関す
る。
(2) 技術の背景
半導体記憶装置は集積回路として構成される
が、集積回路１個のメモリ容量には限界があるの
で、大容量メモリとする場合は第１図に示すよう
に多数のIC（集積回路）メモリをマトリクス状に
配列して用いる。この図で００，０１，０２……
３６，３７はＤ−RAM ICではローアドレ
スストローブバー略してラスバー、はコラ
ムアドレスストローブバー略してキヤスバーであ
り、添字０，１，２，３、は各群本例では４群の
相互を区別する符号である。DOは出力データ
で、添字０〜７は８ビツト並列出力の相互を区別
する符号である。即ちこのメモリ群は４×８個の
ICメモリを用いて８ビツトデータの並列入、出
力が可能な４群のメモリシステムを構成する。
ICメモリにはこの他アドレス信号、入力（書き
込み）データ書き込み可（）信号も入力され
るが、これらの図示は省略してある。メモリアク
セスの態様は周知の通りで、例えば読出しに際し
て０をＬ（ロー）にするとメモリ群００〜０
７はローアドレスを取り込み、次いで０を
Ｌにするとコラムアドレスを取り込み、これらの
ロー、コラム各アドレスにより指定されたメモリ
セルの記憶データがDO0〜DO7としてデータバス
DBから出力される。１，１をＬにすれ
ばメモリ群１０〜１７の選択セル記憶データがデ
ータバスDBより出力されてくる。
が、集積回路１個のメモリ容量には限界があるの
で、大容量メモリとする場合は第１図に示すよう
に多数のIC（集積回路）メモリをマトリクス状に
配列して用いる。この図で００，０１，０２……
３６，３７はＤ−RAM ICではローアドレ
スストローブバー略してラスバー、はコラ
ムアドレスストローブバー略してキヤスバーであ
り、添字０，１，２，３、は各群本例では４群の
相互を区別する符号である。DOは出力データ
で、添字０〜７は８ビツト並列出力の相互を区別
する符号である。即ちこのメモリ群は４×８個の
ICメモリを用いて８ビツトデータの並列入、出
力が可能な４群のメモリシステムを構成する。
ICメモリにはこの他アドレス信号、入力（書き
込み）データ書き込み可（）信号も入力され
るが、これらの図示は省略してある。メモリアク
セスの態様は周知の通りで、例えば読出しに際し
て０をＬ（ロー）にするとメモリ群００〜０
７はローアドレスを取り込み、次いで０を
Ｌにするとコラムアドレスを取り込み、これらの
ロー、コラム各アドレスにより指定されたメモリ
セルの記憶データがDO0〜DO7としてデータバス
DBから出力される。１，１をＬにすれ
ばメモリ群１０〜１７の選択セル記憶データがデ
ータバスDBより出力されてくる。
(3) 従来技術と問題点
ところでかゝるメモリシステムでは各ICメモ
リの出力端はデータバスDBに接続されてワイヤ
ードオアとなつているので、次のような問題があ
る。即ち電源投入時など正常又は定常でない異常
又は過度状態では，のＨ（ハイ）、Ｌ（ロ
ー）は不定又は異常であつて、必ずしもＨではな
い。つまりＬになる場合もある。ＬになるとIC
メモリの出力端から後述の理由でＨ又はＬのレベ
ルが出力されることがある。ここでＨとなるかＬ
となるかは電源の投入方法、メモリ個々の特性の
バラツキなどにより異なり確定したものではな
い。ここでは０，０，１，１
がＬで電源が投入され、００がＨを出力、１０が
Ｌを出力したとすると、メモリは第１図の如くワ
イヤードオアされているので、第２図に示す如
く、Ｈレベル出力のICメモリ本例では００から、
Ｌレベル出力のICメモリ本例では１０へ電流が
流れ、この回路には特に抵抗が入つていないの
で、大きな短絡電流が流れる。この第２図で
Q01，Q02は、Ｄ−RAM IC００の出力段トラン
ジスタ、Q11，Q12は同１０のそれである。出力
段トランジスタは100pF程度のデータバスDBに
接続される容量を数nSで充放電する能力、電流
値で言えば100mA程度の電流を流す能力を持つ
ており、メモリ動作時は該容量充放電の極めて短
かい時間流れるだけであるが、電源オン時の第２
図経路による電流はそれより遥かに長い間続く
DC（直流）的な電流である。従つて出力トランジ
スタの損傷及び又は半導体メモリ内のアルミニウ
ム配線の断線を招く恐れがある。
リの出力端はデータバスDBに接続されてワイヤ
ードオアとなつているので、次のような問題があ
る。即ち電源投入時など正常又は定常でない異常
又は過度状態では，のＨ（ハイ）、Ｌ（ロ
ー）は不定又は異常であつて、必ずしもＨではな
い。つまりＬになる場合もある。ＬになるとIC
メモリの出力端から後述の理由でＨ又はＬのレベ
ルが出力されることがある。ここでＨとなるかＬ
となるかは電源の投入方法、メモリ個々の特性の
バラツキなどにより異なり確定したものではな
い。ここでは０，０，１，１
がＬで電源が投入され、００がＨを出力、１０が
Ｌを出力したとすると、メモリは第１図の如くワ
イヤードオアされているので、第２図に示す如
く、Ｈレベル出力のICメモリ本例では００から、
Ｌレベル出力のICメモリ本例では１０へ電流が
流れ、この回路には特に抵抗が入つていないの
で、大きな短絡電流が流れる。この第２図で
Q01，Q02は、Ｄ−RAM IC００の出力段トラン
ジスタ、Q11，Q12は同１０のそれである。出力
段トランジスタは100pF程度のデータバスDBに
接続される容量を数nSで充放電する能力、電流
値で言えば100mA程度の電流を流す能力を持つ
ており、メモリ動作時は該容量充放電の極めて短
かい時間流れるだけであるが、電源オン時の第２
図経路による電流はそれより遥かに長い間続く
DC（直流）的な電流である。従つて出力トランジ
スタの損傷及び又は半導体メモリ内のアルミニウ
ム配線の断線を招く恐れがある。
(4) 発明の目的
本発明はかゝる点を改善しようとするものであ
り、電源投入時には，がＬレベルでも
出力段トランジスタはハイインピーダンス状態を
とるようにした。
り、電源投入時には，がＬレベルでも
出力段トランジスタはハイインピーダンス状態を
とるようにした。
(5) 発明の構成
即ち本発明は外部より入力される制御信号に応
じて記憶情報を出力する半導体記憶装置におい
て、該制御信号が該記憶情報を出力させるレベル
であつても、電源投入時に該メモリのデータ出力
段をハイインピーダンス状態にする付加回路を設
けたことを特徴とするが、次に実施例を参照しな
がらこれを詳細に説明する。
じて記憶情報を出力する半導体記憶装置におい
て、該制御信号が該記憶情報を出力させるレベル
であつても、電源投入時に該メモリのデータ出力
段をハイインピーダンス状態にする付加回路を設
けたことを特徴とするが、次に実施例を参照しな
がらこれを詳細に説明する。
(6) 発明の実施例
第３図および第４図はＤ−RAMのデータ出力
段の構成を示す。第３図はOE（アウトプツトイネ
ーブル）ゼネレータであり、第４図はOEとセル
からの読出しデータＤ，を受けて出力段トラン
ジスタQ1，Q2（第２図のQ01，Q02，Q11，Q12など
を代表して示す）を制御する信号OUT1，OUT2
を生じる出力バツフアOBを、主として示す。OE
ゼネレータはトランジスタQ101〜Q113を電源VCC，
VSS間に図示の如く接続してなる。N1〜N5は本回
路の図示ノードを示す。次に第５図および第６図
を参照しながらこの回路の動作を説明する。
段の構成を示す。第３図はOE（アウトプツトイネ
ーブル）ゼネレータであり、第４図はOEとセル
からの読出しデータＤ，を受けて出力段トラン
ジスタQ1，Q2（第２図のQ01，Q02，Q11，Q12など
を代表して示す）を制御する信号OUT1，OUT2
を生じる出力バツフアOBを、主として示す。OE
ゼネレータはトランジスタQ101〜Q113を電源VCC，
VSS間に図示の如く接続してなる。N1〜N5は本回
路の図示ノードを示す。次に第５図および第６図
を参照しながらこの回路の動作を説明する。
がＬになるとＤ−RAMはローアドレスを
取込み、次いでがＬになるとコラムアドレ
スを取り込み、かつ図示しないがコラムクロツク
発生器はCE（コラムイネーブル）クロツクをＨに
する。CEがＨ，がＬになると第３図でノード
N3の電位がトランジスタQ107のゲート、ソース
間容量で突き上げられ、またトランジスタQ101，
Q106がオン、Q102，Q103，Q105，Q108はオフとな
り、ノードN1の電位が上つてトランジスタQ104
がオンとなり、ノードN2の電位が下る。またノ
ードN4の電位はトランジスタQ107がオンである
から、CEクロツクに追従して立上る。ノードN2
の電位が下るとトランジスタQ111，Q113はオフと
なり、またN4電位立上りでトランジスタQ109，
Q112オンとなつているから、ノードN5の電位は
立上り、MOSキヤパシタQ110によるブートスト
ラツプ効果でノードN4の電位は更に突き上げら
れ、トランジスタQ109，Q112は完全オンになる。
従つて出力OEはＨになり、これが第４図の出力
バツフアOBの電源となる。
取込み、次いでがＬになるとコラムアドレ
スを取り込み、かつ図示しないがコラムクロツク
発生器はCE（コラムイネーブル）クロツクをＨに
する。CEがＨ，がＬになると第３図でノード
N3の電位がトランジスタQ107のゲート、ソース
間容量で突き上げられ、またトランジスタQ101，
Q106がオン、Q102，Q103，Q105，Q108はオフとな
り、ノードN1の電位が上つてトランジスタQ104
がオンとなり、ノードN2の電位が下る。またノ
ードN4の電位はトランジスタQ107がオンである
から、CEクロツクに追従して立上る。ノードN2
の電位が下るとトランジスタQ111，Q113はオフと
なり、またN4電位立上りでトランジスタQ109，
Q112オンとなつているから、ノードN5の電位は
立上り、MOSキヤパシタQ110によるブートスト
ラツプ効果でノードN4の電位は更に突き上げら
れ、トランジスタQ109，Q112は完全オンになる。
従つて出力OEはＨになり、これが第４図の出力
バツフアOBの電源となる。
出力バツフアOBのトランジスタQ201，Q202は
メモリセルからの読出し出力Ｄ，（出力バスが
とる電位であつて、必ずしも読出しデータとは限
らない）により一方がオン、他方がオフとなる。
今Q201がオン、Q202がオフとすると、バツフア
OBの出力OUT1がＨ，OUT2はＬとなり、Ｄ−
RAM出力段トランジスタQ1がオン、Q2がオフと
なり、ＨレベルデータDOが出力される。Ｄ，
がこの逆なら、出力DOはＬレベルとなる。以上
は正常時の動作であるが、電源投入時などの過度
状態では次の如くなる。
メモリセルからの読出し出力Ｄ，（出力バスが
とる電位であつて、必ずしも読出しデータとは限
らない）により一方がオン、他方がオフとなる。
今Q201がオン、Q202がオフとすると、バツフア
OBの出力OUT1がＨ，OUT2はＬとなり、Ｄ−
RAM出力段トランジスタQ1がオン、Q2がオフと
なり、ＨレベルデータDOが出力される。Ｄ，
がこの逆なら、出力DOはＬレベルとなる。以上
は正常時の動作であるが、電源投入時などの過度
状態では次の如くなる。
即ち第６図に示すように、，がＬの
状態で電源が投入されると、VCCは次第に立上
り、つれてCEも立上る。CEが立下るとトランジ
スタQ101はオンになつてノードN1の電位はCEに
追従して立上つてゆく。しかしなどは電源オ
ン時などの特殊な状態ではCEがＬつまり電源投
入前ではCEと共にＬであり、電源が投入されて
CEが立上るとそのままＬの状態を持続する。よ
つてN1はQ102がオフであるので電位が上昇する。
その結果Q104はオンでありN2はＬを維持する。
Q106のゲートにもCEが入力されソースはN2すな
わちVSSであるのでN3もＬとなりQ107はオフであ
る。この時Q108もゲートがであるため、オフ
である。よつてN4はフローテイング状態である
が、この時電源VCC又は電源投入時上昇する接点
に対して容量をもつと容量結合で電位が上昇す
る。OEについてはN2がＬであるのでQ113はオフ
である。よつてQ112によつて充電されるが、N4
の場合と同様容量結合により電位が上昇する。こ
のように不充分ながらOEはＨになるのでデータ
出力DOはメモリ記憶内容によつてはＨ又はＬと
なり、第２図で説明したように、同じデータバス
DBを通して電源短絡電流が流れる。本発明はこ
れを阻止しようとするもので実施例を第７図およ
び第８図に示す。
状態で電源が投入されると、VCCは次第に立上
り、つれてCEも立上る。CEが立下るとトランジ
スタQ101はオンになつてノードN1の電位はCEに
追従して立上つてゆく。しかしなどは電源オ
ン時などの特殊な状態ではCEがＬつまり電源投
入前ではCEと共にＬであり、電源が投入されて
CEが立上るとそのままＬの状態を持続する。よ
つてN1はQ102がオフであるので電位が上昇する。
その結果Q104はオンでありN2はＬを維持する。
Q106のゲートにもCEが入力されソースはN2すな
わちVSSであるのでN3もＬとなりQ107はオフであ
る。この時Q108もゲートがであるため、オフ
である。よつてN4はフローテイング状態である
が、この時電源VCC又は電源投入時上昇する接点
に対して容量をもつと容量結合で電位が上昇す
る。OEについてはN2がＬであるのでQ113はオフ
である。よつてQ112によつて充電されるが、N4
の場合と同様容量結合により電位が上昇する。こ
のように不充分ながらOEはＨになるのでデータ
出力DOはメモリ記憶内容によつてはＨ又はＬと
なり、第２図で説明したように、同じデータバス
DBを通して電源短絡電流が流れる。本発明はこ
れを阻止しようとするもので実施例を第７図およ
び第８図に示す。
第７図で第３図と同じ部分には同じ符号を付し
てあり、そして両者を比較すれば明らかなように
第７図は鎖線ブロツクCBを追加した点が第３図
と異なる。第８図は第４図と同じである。鎖線ブ
ロツクはフリツプフロツプ接続されたトランジス
タQ302，Q304と負荷のデイプリーシヨントランジ
スタQ303と、制御用トランジスタQ301を備える。
次に第９図および第１０図を参照しながら本回路
の動作を説明する。
てあり、そして両者を比較すれば明らかなように
第７図は鎖線ブロツクCBを追加した点が第３図
と異なる。第８図は第４図と同じである。鎖線ブ
ロツクはフリツプフロツプ接続されたトランジス
タQ302，Q304と負荷のデイプリーシヨントランジ
スタQ303と、制御用トランジスタQ301を備える。
次に第９図および第１０図を参照しながら本回路
の動作を説明する。
第９図に示すように、，が立下ると
第５図で説明したようにロー、コラムアドレスの
取り込み、CEクロツクの発生が行なわれ、N3電
位の突き上げ、N4，N1電位の上昇、N2電位の下
降、N5電位の立上りが行なわれる。付加回路CB
においては、ノードN6はデイプリーシヨントラ
ンジスタQ303により電源VCCへプルアツプされて
いるので最初はＨであり、トランジスタQ301，
Q302はオン、Q304はオフであるが、トランジスタ
Q301，Q302の駆動能力は小さく、ノードN4およ
び出力OEの電位上昇を妨げる力はない。そして
OEが立上るとトランジスタQ304がオンになり、
ノードN6の電位が下つてトランジスタQ301，
Q302はオフになる。出力OEは従来と同様に出力
バツフアOBの電源となり、メモリセルの読出し
情報Ｄ，に従つてトランジスタQ201，Q202は一
方がオン、他方がオフとなり、出力バツフアOB
は一方がＨ、他方がＬの出力OUT1，OUT2を生
じ、出力段トランジスタQ1，Q2の一方をオン、
他方をオフにしてＨまたはＬのデータ出力DOを
生じさせる。つまり定常状態では付加回路CBは
OEゼネレータの動作に支障を与えない。
第５図で説明したようにロー、コラムアドレスの
取り込み、CEクロツクの発生が行なわれ、N3電
位の突き上げ、N4，N1電位の上昇、N2電位の下
降、N5電位の立上りが行なわれる。付加回路CB
においては、ノードN6はデイプリーシヨントラ
ンジスタQ303により電源VCCへプルアツプされて
いるので最初はＨであり、トランジスタQ301，
Q302はオン、Q304はオフであるが、トランジスタ
Q301，Q302の駆動能力は小さく、ノードN4およ
び出力OEの電位上昇を妨げる力はない。そして
OEが立上るとトランジスタQ304がオンになり、
ノードN6の電位が下つてトランジスタQ301，
Q302はオフになる。出力OEは従来と同様に出力
バツフアOBの電源となり、メモリセルの読出し
情報Ｄ，に従つてトランジスタQ201，Q202は一
方がオン、他方がオフとなり、出力バツフアOB
は一方がＨ、他方がＬの出力OUT1，OUT2を生
じ、出力段トランジスタQ1，Q2の一方をオン、
他方をオフにしてＨまたはＬのデータ出力DOを
生じさせる。つまり定常状態では付加回路CBは
OEゼネレータの動作に支障を与えない。
次に電源投入時には第１０図に示すように
RAS，共にＬであつたとすると、CEクロツ
クは電源VCCに追従して立上る。付加回路CBの
ノードN6の電位もデプリーシヨントランジスタ
によりVCCにプルアツプされているので確実に
VCCに追従して上昇し、トランジスタQ301，Q302
はオン、Q304はオフとなる。CEの立上りでOEゼ
ネレータではトランジスタQ101，Q106がオンとな
り、はＬのままであるのでトランジスタQ102，
Q103，Q105，Q108はオフのままである。ノードN1
の電位はQ101オンで電源VCCに追従して立上り、
トランジスタQ104はオンとなるが、ノードN2は
Q104オン以前からＬレベルであり、状態は変らな
い。状態が変らないのはN3などもそうであり、
Ｌのままである。ノードN4はCE立上りでQ107の
容量結合により立上ろうとするが、トランジスタ
Q301がオンであるから立上れない。従つてトラン
ジスタQ109，Q112はオフであり、N5，OE電位上
昇もない。つまり出力バツフアOBへは電源が与
えられないので出力OUT1，OUT2はなく（共に
Ｌレベル）、出力端はトランジスタQ1，Q2が共に
オフでハイインピーダンス状態となる。従つて第
２図に示したような短絡電流はない。又電源投入
時、N6の電位の上昇を確実にするためQ304のス
レツシユホールドをQ302のスレツシユホールドよ
り高くする事も有効である。
RAS，共にＬであつたとすると、CEクロツ
クは電源VCCに追従して立上る。付加回路CBの
ノードN6の電位もデプリーシヨントランジスタ
によりVCCにプルアツプされているので確実に
VCCに追従して上昇し、トランジスタQ301，Q302
はオン、Q304はオフとなる。CEの立上りでOEゼ
ネレータではトランジスタQ101，Q106がオンとな
り、はＬのままであるのでトランジスタQ102，
Q103，Q105，Q108はオフのままである。ノードN1
の電位はQ101オンで電源VCCに追従して立上り、
トランジスタQ104はオンとなるが、ノードN2は
Q104オン以前からＬレベルであり、状態は変らな
い。状態が変らないのはN3などもそうであり、
Ｌのままである。ノードN4はCE立上りでQ107の
容量結合により立上ろうとするが、トランジスタ
Q301がオンであるから立上れない。従つてトラン
ジスタQ109，Q112はオフであり、N5，OE電位上
昇もない。つまり出力バツフアOBへは電源が与
えられないので出力OUT1，OUT2はなく（共に
Ｌレベル）、出力端はトランジスタQ1，Q2が共に
オフでハイインピーダンス状態となる。従つて第
２図に示したような短絡電流はない。又電源投入
時、N6の電位の上昇を確実にするためQ304のス
レツシユホールドをQ302のスレツシユホールドよ
り高くする事も有効である。
メモリ動作に入るには一旦，をＨに
する。このときCEはＬ、はＨとなり、トラン
ジスタQ102，Q103，Q105，Q108がオン、Q101，
Q106がオフとなり、ノードN1はＬ、Q104はオフ、
N2はＨ、Q111，Q113オン、N3はＨ、Q107のゲー
ト、ソース間容量充電などが行なわれ、ブートス
トラツプ効果などが働らく準備がなされる。この
後，がＬになると第５図、第９図を参
照して説明した前述の動作が行なわれる。
する。このときCEはＬ、はＨとなり、トラン
ジスタQ102，Q103，Q105，Q108がオン、Q101，
Q106がオフとなり、ノードN1はＬ、Q104はオフ、
N2はＨ、Q111，Q113オン、N3はＨ、Q107のゲー
ト、ソース間容量充電などが行なわれ、ブートス
トラツプ効果などが働らく準備がなされる。この
後，がＬになると第５図、第９図を参
照して説明した前述の動作が行なわれる。
Ｄ−RAMでは電源を投入してもメモリ動作さ
せないと回路各部の電位はジヤンクシヨンリーク
などによりVSSレベルへ低下する傾向があり、従
つて第２図で説明したあるＤ−RAMでは出力
Ｈ、他のＤ−RAMでは出力Ｌ、従つて短絡電流
発生の状態は長くは続かず、数秒〜数ミリ秒でど
ちらの出力もＬ、従つて短絡電流消滅となる。し
かしnSのオーダで動作するＤ−RAMにとつて数
秒ないし数ミリ秒という時間は相当に長い。そこ
で従来ではＤ−RAM群への電源投入は必らず
RAS，をＨにした状態で、という注意書き
を付けたりしていた。本発明によればこのような
制限は不要である。
せないと回路各部の電位はジヤンクシヨンリーク
などによりVSSレベルへ低下する傾向があり、従
つて第２図で説明したあるＤ−RAMでは出力
Ｈ、他のＤ−RAMでは出力Ｌ、従つて短絡電流
発生の状態は長くは続かず、数秒〜数ミリ秒でど
ちらの出力もＬ、従つて短絡電流消滅となる。し
かしnSのオーダで動作するＤ−RAMにとつて数
秒ないし数ミリ秒という時間は相当に長い。そこ
で従来ではＤ−RAM群への電源投入は必らず
RAS，をＨにした状態で、という注意書き
を付けたりしていた。本発明によればこのような
制限は不要である。
なおＤ−RAM出力段トランジスタQ1，Q2をオ
フにするには、出力バツフアOBの電源OEをＬレ
ベルに抑える代りに、該ノツフアのトランジスタ
Q201，Q202のゲート回路とVSSとの間に、電源投
入時に一時にオンになるトランジスタ（例えばパ
ワーオンリセツト回路の出力でオンになるトラン
ジスタ）を接続してもよい。
フにするには、出力バツフアOBの電源OEをＬレ
ベルに抑える代りに、該ノツフアのトランジスタ
Q201，Q202のゲート回路とVSSとの間に、電源投
入時に一時にオンになるトランジスタ（例えばパ
ワーオンリセツト回路の出力でオンになるトラン
ジスタ）を接続してもよい。
(7) 発明の効果
以上説明したように本発明によれば、メモリシ
ステムの同じデータバスに接続されたICメモリ
相互間に、電源投入時に一時的に過大電流が流れ
て素子破壊などを生じることを防止でき、甚だ有
効である。また防止手段は比較的簡単であり、メ
モリ使用上の注意事項を削減できるという利点も
得られる。
ステムの同じデータバスに接続されたICメモリ
相互間に、電源投入時に一時的に過大電流が流れ
て素子破壊などを生じることを防止でき、甚だ有
効である。また防止手段は比較的簡単であり、メ
モリ使用上の注意事項を削減できるという利点も
得られる。
第１図はメモリシステムの構成を示すブロツク
図、第２図は該システムで生じる問題の説明図、
第３図および第４図は従来のOEゼネレータおよ
び出力段部の回路図、第５図および第６図はその
動作説明用タイムチヤート、第７図および第８図
は本発明の実施例を示す回路図、第９図および第
１０図はその動作説明用タイムチヤートである。 図面で、DBはデータバス、００，０１……１
０，１１……はダイナミツクメモリ、CBは付加
回路である。
図、第２図は該システムで生じる問題の説明図、
第３図および第４図は従来のOEゼネレータおよ
び出力段部の回路図、第５図および第６図はその
動作説明用タイムチヤート、第７図および第８図
は本発明の実施例を示す回路図、第９図および第
１０図はその動作説明用タイムチヤートである。 図面で、DBはデータバス、００，０１……１
０，１１……はダイナミツクメモリ、CBは付加
回路である。
Claims (1)
- 【特許請求の範囲】 １ 外部より入力される制御信号に応じて記憶情
報を出力する半導体記憶装置において、 該制御信号が該記憶情報を出力させるレベルで
あつても、電源投入時に該記憶装置のデータ出力
段をハイインピーダンス状態にする付加回路を設
けたことを特徴とする半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56212934A JPS58128089A (ja) | 1981-12-26 | 1981-12-26 | 半導体記憶装置 |
| EP82306938A EP0083229B1 (en) | 1981-12-26 | 1982-12-23 | Semiconductor memory device |
| DE8282306938T DE3278867D1 (en) | 1981-12-26 | 1982-12-23 | Semiconductor memory device |
| US06/452,436 US4583204A (en) | 1981-12-26 | 1982-12-23 | Semiconductor memory device |
| IE3100/82A IE54376B1 (en) | 1981-12-26 | 1982-12-30 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56212934A JPS58128089A (ja) | 1981-12-26 | 1981-12-26 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58128089A JPS58128089A (ja) | 1983-07-30 |
| JPH0223959B2 true JPH0223959B2 (ja) | 1990-05-25 |
Family
ID=16630707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56212934A Granted JPS58128089A (ja) | 1981-12-26 | 1981-12-26 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4583204A (ja) |
| EP (1) | EP0083229B1 (ja) |
| JP (1) | JPS58128089A (ja) |
| DE (1) | DE3278867D1 (ja) |
| IE (1) | IE54376B1 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6069895A (ja) * | 1983-09-22 | 1985-04-20 | Fujitsu Ltd | 半導体集積回路 |
| EP0194939B1 (en) * | 1985-03-14 | 1992-02-05 | Fujitsu Limited | Semiconductor memory device |
| US5367485A (en) * | 1987-09-29 | 1994-11-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device including output latches for improved merging of output data |
| US5089993B1 (en) * | 1989-09-29 | 1998-12-01 | Texas Instruments Inc | Memory module arranged for data and parity bits |
| JPH03231320A (ja) * | 1990-02-06 | 1991-10-15 | Mitsubishi Electric Corp | マイクロコンピュータシステム |
| US5387826A (en) * | 1993-02-10 | 1995-02-07 | National Semiconductor Corporation | Overvoltage protection against charge leakage in an output driver |
| US5406140A (en) * | 1993-06-07 | 1995-04-11 | National Semiconductor Corporation | Voltage translation and overvoltage protection |
| JP3500149B2 (ja) * | 1993-06-07 | 2004-02-23 | ナショナル・セミコンダクター・コーポレイション | 過電圧保護 |
| US7020019B2 (en) * | 2004-05-21 | 2006-03-28 | Simpletech, Inc. | System and method for destructive purge of memory device |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56101694A (en) * | 1980-01-18 | 1981-08-14 | Nec Corp | Semiconductor circuit |
| JPS5951073B2 (ja) * | 1980-03-27 | 1984-12-12 | 富士通株式会社 | 半導体記憶装置 |
| US4385369A (en) * | 1981-08-21 | 1983-05-24 | Mostek Corporation | Semiconductor memory address buffer having power down mode |
-
1981
- 1981-12-26 JP JP56212934A patent/JPS58128089A/ja active Granted
-
1982
- 1982-12-23 DE DE8282306938T patent/DE3278867D1/de not_active Expired
- 1982-12-23 US US06/452,436 patent/US4583204A/en not_active Expired - Lifetime
- 1982-12-23 EP EP82306938A patent/EP0083229B1/en not_active Expired
- 1982-12-30 IE IE3100/82A patent/IE54376B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| IE54376B1 (en) | 1989-09-13 |
| EP0083229A3 (en) | 1985-12-04 |
| IE823100L (en) | 1983-06-26 |
| DE3278867D1 (en) | 1988-09-08 |
| JPS58128089A (ja) | 1983-07-30 |
| EP0083229B1 (en) | 1988-08-03 |
| EP0083229A2 (en) | 1983-07-06 |
| US4583204A (en) | 1986-04-15 |
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