JPS6376192A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6376192A JPS6376192A JP61221019A JP22101986A JPS6376192A JP S6376192 A JPS6376192 A JP S6376192A JP 61221019 A JP61221019 A JP 61221019A JP 22101986 A JP22101986 A JP 22101986A JP S6376192 A JPS6376192 A JP S6376192A
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- JP
- Japan
- Prior art keywords
- data bus
- gate
- data
- clock
- transistor
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
データバスのリセットレベルをｖｔｈとすることを特徴
とした半導体記憶装置。
とした半導体記憶装置。
本発明は半導体記憶装置、特にそのデータバスのリセッ
トに関する。
トに関する。
半導体記憶装置は既知のようにメモリセルアレイ、ロー
／コラムデコーダ、アドレスバッファ、入／出カバソフ
ァなどからなる。第７図は２５６Ｋ ＤＲＡＭの構成
を示すブロック図で、１０はメモリセルアレイ、１２は
ローデコーダ、１４はコラムデコーダ、１６はセンスア
ンプ及びＩ１０ゲート、１８．２０はアドレスバッファ
、２２はデータ入力（！Ｆ込みデータ）バッファ、２４
はデータ出力（読出しデータ）バッファ、２６，２８．
３０はクロックジェネレータ、３２はリフレッシュコン
トローラ、３４はアドレスカウンタ、３６は基板バイア
スジェネレータである。
／コラムデコーダ、アドレスバッファ、入／出カバソフ
ァなどからなる。第７図は２５６Ｋ ＤＲＡＭの構成
を示すブロック図で、１０はメモリセルアレイ、１２は
ローデコーダ、１４はコラムデコーダ、１６はセンスア
ンプ及びＩ１０ゲート、１８．２０はアドレスバッファ
、２２はデータ入力（！Ｆ込みデータ）バッファ、２４
はデータ出力（読出しデータ）バッファ、２６，２８．
３０はクロックジェネレータ、３２はリフレッシュコン
トローラ、３４はアドレスカウンタ、３６は基板バイア
スジェネレータである。
メモリセルアレイ１０は多数のワード線とビット線及び
これらの各交点に配設されるメモリセルを備える。ＤＲ
ＡＭのメモリセルは１トランジスタ１キヤパシタ型が一
般的で、該トランジスタのドレインがビット線に、ゲー
トがワード線に接続され、ローデコーダによりワード線
が選択されると該ワード線に属する全メモリセルのトラ
ンジスタがオンになってそのキャパシタを各々のビット
線に接続し、各ビット線の電位をキャパシタ電荷（記憶
情報）に従って変える。これはセンスアンプにより増幅
され、そしてコラムデコーダ１４により選択されたＩ１
０ゲートがオンになってセンスアンプ出力の１つがデー
タバスＤＢへ取出され、データ出力バッファ２４を通し
て読出しデータＤｏｕｔとして出力される。
これらの各交点に配設されるメモリセルを備える。ＤＲ
ＡＭのメモリセルは１トランジスタ１キヤパシタ型が一
般的で、該トランジスタのドレインがビット線に、ゲー
トがワード線に接続され、ローデコーダによりワード線
が選択されると該ワード線に属する全メモリセルのトラ
ンジスタがオンになってそのキャパシタを各々のビット
線に接続し、各ビット線の電位をキャパシタ電荷（記憶
情報）に従って変える。これはセンスアンプにより増幅
され、そしてコラムデコーダ１４により選択されたＩ１
０ゲートがオンになってセンスアンプ出力の１つがデー
タバスＤＢへ取出され、データ出力バッファ２４を通し
て読出しデータＤｏｕｔとして出力される。
各ビット線はセンスアンプよりＢＬとＢＬの対として延
びており、センスアンプが動作すると例えば一方がＨレ
ベルであるＶ ＣＣ％他方がＬレベルであるＶｓｓにな
る。データバスもＤＢ、ＤＢの対で構成され、第１図に
このビット線およびデータバス部の概要を示す。
びており、センスアンプが動作すると例えば一方がＨレ
ベルであるＶ ＣＣ％他方がＬレベルであるＶｓｓにな
る。データバスもＤＢ、ＤＢの対で構成され、第１図に
このビット線およびデータバス部の概要を示す。
データバスはメモリチップの長辺の半分又は全部程度の
長さを持ち、等測的には分布抵抗Ｒと寄生容１ｃからな
るＲＣ回路で表わせる。データを読出すと一方がＨ１他
方がＬになるが、次のデータを読出す前にリセットして
電源電位（Ｖｃｃ電位）、零電位（Ｖｓｓ電位）または
中間電位にし、この状態でビット線ＢＬ、ＢＬを接続し
て該ビ・ノド線電位に応じたＨ、Ｌ電位をとらせる。第
２図にデータバスＤＢ、ＤＢのリセット電位を電源電位
（Ｖｃｃ電位）にする例を、また第３図にこれを零電位
（Ｖｓｓ電位）にする例を示す。
長さを持ち、等測的には分布抵抗Ｒと寄生容１ｃからな
るＲＣ回路で表わせる。データを読出すと一方がＨ１他
方がＬになるが、次のデータを読出す前にリセットして
電源電位（Ｖｃｃ電位）、零電位（Ｖｓｓ電位）または
中間電位にし、この状態でビット線ＢＬ、ＢＬを接続し
て該ビ・ノド線電位に応じたＨ、Ｌ電位をとらせる。第
２図にデータバスＤＢ、ＤＢのリセット電位を電源電位
（Ｖｃｃ電位）にする例を、また第３図にこれを零電位
（Ｖｓｓ電位）にする例を示す。
これらの図でＴｒ＋、Ｔｒ２はＩ１０ゲートを構成する
トランジスタで、コラムデコーダの出力φＴによりオン
／オフされ、ビット線ＢＬ、ＢＬをデータバスＤＢ、Ｄ
Ｂへ接続／開放する。Ｔ ｒ ３１Ｔｒｉはデータバス
リセット用のトランジスタで、リセットクロックφＲが
入るときオンになり、データバスＤＢ、ＤＢを第２図で
はＶｃｃへ、第３図ではＶｓｓへ接続する。データバス
リセット電位は、一般にはＶｃｃとすることが多い。
トランジスタで、コラムデコーダの出力φＴによりオン
／オフされ、ビット線ＢＬ、ＢＬをデータバスＤＢ、Ｄ
Ｂへ接続／開放する。Ｔ ｒ ３１Ｔｒｉはデータバス
リセット用のトランジスタで、リセットクロックφＲが
入るときオンになり、データバスＤＢ、ＤＢを第２図で
はＶｃｃへ、第３図ではＶｓｓへ接続する。データバス
リセット電位は、一般にはＶｃｃとすることが多い。
第４図にデータバスのリセット電位をＶｃｃとするもの
の読取り時の動作波形を示す。ＲＡＳ （ラスパーエロ
ーアドレスストロープバー）信号が外部より入力すると
クロックジェネレータ２６ （第７図）は内部クロック
φ１を発生し、これによりローアドレス系のアドレスバ
ッファ２０およびローデコーダ１２が動作してメモリセ
ルアレイ１０のワード線ＷＬを選択し、セルキャパシタ
がビット線を充／放電し、ビット線ＢＬ、ＢＬに差電圧
をつける。クロックφ１は、今はＬレベルであるτＡＳ
（−１−ヤスバー：コラムアドレスストローブバー）に
より開いているゲート３８を通ってクロックジェネレー
タ２８に入り、該ジェネレータ２８はクロックφＳを発
生してこれをセンスアンプに与え、これをアクティブに
する。従ってセンスアンプは動作してビット線ＢＬ、Ｂ
Ｌの一方本例ではＢＬをＶｃｃ側へプルアンプし、他方
ＢＬをＶｓｓ側へプルダウンする。なお第４図ではビッ
ト線ＢＬ、ＢＬのプリチャージレベルはＶ ｃｃ／ ２
としている。
の読取り時の動作波形を示す。ＲＡＳ （ラスパーエロ
ーアドレスストロープバー）信号が外部より入力すると
クロックジェネレータ２６ （第７図）は内部クロック
φ１を発生し、これによりローアドレス系のアドレスバ
ッファ２０およびローデコーダ１２が動作してメモリセ
ルアレイ１０のワード線ＷＬを選択し、セルキャパシタ
がビット線を充／放電し、ビット線ＢＬ、ＢＬに差電圧
をつける。クロックφ１は、今はＬレベルであるτＡＳ
（−１−ヤスバー：コラムアドレスストローブバー）に
より開いているゲート３８を通ってクロックジェネレー
タ２８に入り、該ジェネレータ２８はクロックφＳを発
生してこれをセンスアンプに与え、これをアクティブに
する。従ってセンスアンプは動作してビット線ＢＬ、Ｂ
Ｌの一方本例ではＢＬをＶｃｃ側へプルアンプし、他方
ＢＬをＶｓｓ側へプルダウンする。なお第４図ではビッ
ト線ＢＬ、ＢＬのプリチャージレベルはＶ ｃｃ／ ２
としている。
クロックジェネレータ２８の出力クロックはまたコラム
デコーダ１４に入力し、該コラムデコーダはコラム系の
アドレスバッファ１８からのアドレス入力に従ってＩ１
０ゲート（トランジスタＴｒｙ、Ｔｒ２）を選択するク
ロックφＴを発生する。トランジスタＴｒ＋、Ｔｒ２は
ｎチャネルＭＯ３）ランジスタとすると、ゲート電圧（
φＴ）がソース電位（ＢＬ、ＢＬの電位）より闇値電圧
（Ｖｔｈ）以上高（なってオンし、ビット線ＢＬ。
デコーダ１４に入力し、該コラムデコーダはコラム系の
アドレスバッファ１８からのアドレス入力に従ってＩ１
０ゲート（トランジスタＴｒｙ、Ｔｒ２）を選択するク
ロックφＴを発生する。トランジスタＴｒ＋、Ｔｒ２は
ｎチャネルＭＯ３）ランジスタとすると、ゲート電圧（
φＴ）がソース電位（ＢＬ、ＢＬの電位）より闇値電圧
（Ｖｔｈ）以上高（なってオンし、ビット線ＢＬ。
ＢＬをデータバスＤＢ、ＤＢへ接続するから、データバ
スＤＢに電位変化が現われるのは時点Ｔ３以降、データ
バスＤＢに電位変化が現われるのは時点Ｔ４以降である
。
スＤＢに電位変化が現われるのは時点Ｔ３以降、データ
バスＤＢに電位変化が現われるのは時点Ｔ４以降である
。
第５図はデータバスＤＢ、ＤＢのリセット電位をＶｓｓ
とする場合の動作波形図である。クロックφ１を上げる
とワード線ＷＬが選択されて時点Ｔ１でビット線ＢＬ、
ＢＬに電位差がつき始め、次いでクロックφＳを上げる
と時点Ｔ２でセンスアンプが動作してビット線電位差の
拡大を開始する。
とする場合の動作波形図である。クロックφ１を上げる
とワード線ＷＬが選択されて時点Ｔ１でビット線ＢＬ、
ＢＬに電位差がつき始め、次いでクロックφＳを上げる
と時点Ｔ２でセンスアンプが動作してビット線電位差の
拡大を開始する。
次いでクロックφＴが上って時点Ｔ５でトランジスタＴ
ｒ＋、Ｔｒ２がオンになり、データバスＤＢ、百ｌをビ
ット線ＢＬ、百エヘ接続する。なおこの場合はデータバ
スのリセット電位はＶｓｓであるからトランジスタＴｒ
＋、Ｔｒ２のデータバス側がソースになり、これらのト
ランジスタのオンはφＴがｖｔｈになる時点Ｔ５で行な
われる。ビット線ＢＬ、ＢＬのプリチャージレベルはや
はりＶＣ（／２としており、そして選択セルによりＢＬ
がＨｌＢＬがＬになるとしている。トランジスタＴ ｒ
＋ ＊Ｔ ｒ ２がオンになるとＤＢの電位はＢＬに
よりプルアップされて立上り、面の電位は立下りつ−あ
るＢＬに引張られて最初は立上るが、やがて石りと共に
下降する。
ｒ＋、Ｔｒ２がオンになり、データバスＤＢ、百ｌをビ
ット線ＢＬ、百エヘ接続する。なおこの場合はデータバ
スのリセット電位はＶｓｓであるからトランジスタＴｒ
＋、Ｔｒ２のデータバス側がソースになり、これらのト
ランジスタのオンはφＴがｖｔｈになる時点Ｔ５で行な
われる。ビット線ＢＬ、ＢＬのプリチャージレベルはや
はりＶＣ（／２としており、そして選択セルによりＢＬ
がＨｌＢＬがＬになるとしている。トランジスタＴ ｒ
＋ ＊Ｔ ｒ ２がオンになるとＤＢの電位はＢＬに
よりプルアップされて立上り、面の電位は立下りつ−あ
るＢＬに引張られて最初は立上るが、やがて石りと共に
下降する。
第４図と第５図を比較すれば明らかなように、データバ
スＤＢ、ＤＢの電位変化開始点Ｔ３．Ｔ５はＴ ３ ＞
Ｔ ５である。即ち第４図ではφＴが百１＋ ｖ ｔ
ｈ以上にならないとＩ１０ゲートがオンしないのに対し
、第５図ではφＴがｖｔｈ以上になればＩ１０ゲートが
オンし、前者より早い、出力バッファ２４はデータバス
ＤＢ、ＤＢの電位差で動作し、これを拡大して出力（読
出し）データＤｏｕｔとするので、データバスに電位差
が付（時点が遅れると、出力データを生じる時点も遅れ
てしまう。
スＤＢ、ＤＢの電位変化開始点Ｔ３．Ｔ５はＴ ３ ＞
Ｔ ５である。即ち第４図ではφＴが百１＋ ｖ ｔ
ｈ以上にならないとＩ１０ゲートがオンしないのに対し
、第５図ではφＴがｖｔｈ以上になればＩ１０ゲートが
オンし、前者より早い、出力バッファ２４はデータバス
ＤＢ、ＤＢの電位差で動作し、これを拡大して出力（読
出し）データＤｏｕｔとするので、データバスに電位差
が付（時点が遅れると、出力データを生じる時点も遅れ
てしまう。
つまりアクセスタイムが大になってしまう。より高速な
メモリを実現するには、ＢＬ−ＤＢ、ＢＬ−面間のデー
タ転送を速くすることが必要である。
メモリを実現するには、ＢＬ−ＤＢ、ＢＬ−面間のデー
タ転送を速くすることが必要である。
ビット線、データバス間のデータ転送を高速にするには
データバスのリセット電位をＶｓｓにするのがよい。し
かしながらデータバスのリセット電位をＶｓｓにすると
、Ｉ１０ゲート開閉クロックφＴにノイズがのって一時
的にしろｖｔｈ以上になるとＩ１０ゲートはオンしてし
まい、例えばプリチャージされたビット線ＢＬ、ＢＬの
電荷を逃がしてしまうなどの不都合がある。クロックφ
Ｔのレベル上昇（ノイズ）は、クロックφ↑の発生回路
のグランド配線がデータバスＤＢ、ＤＢのリセット回路
のグランド配線と異なり、前者に比較的大きな電流が流
れたような場合に発生し、不可避的である。
データバスのリセット電位をＶｓｓにするのがよい。し
かしながらデータバスのリセット電位をＶｓｓにすると
、Ｉ１０ゲート開閉クロックφＴにノイズがのって一時
的にしろｖｔｈ以上になるとＩ１０ゲートはオンしてし
まい、例えばプリチャージされたビット線ＢＬ、ＢＬの
電荷を逃がしてしまうなどの不都合がある。クロックφ
Ｔのレベル上昇（ノイズ）は、クロックφ↑の発生回路
のグランド配線がデータバスＤＢ、ＤＢのリセット回路
のグランド配線と異なり、前者に比較的大きな電流が流
れたような場合に発生し、不可避的である。
それ数本発明はビット線、データバス間のデータ転送を
高速に行なうことができ、かつ誤動作を起し難いデータ
バスリセットを提供しようとするものである。
高速に行なうことができ、かつ誤動作を起し難いデータ
バスリセットを提供しようとするものである。
本発明は、メモリセルアレイ （１０）の各ビット線が
、コラムデコーダ（１４）の出力でオンオフされるＩ１
０ゲート（１６）を介して接続されるデータバス（ＤＢ
、、ＤＢ）を備える半導体記憶装置において、該データ
バス（ＤＢ、ＤＢ）に、リセットクロック（φＲ）が入
るとき動作して該データバスにトランジスタの閾値電圧
ｖｔｈ又はその２倍２ Ｖ ｔｈを与えるリセット回路
（４０）を接続したことを特徴とするものである。
、コラムデコーダ（１４）の出力でオンオフされるＩ１
０ゲート（１６）を介して接続されるデータバス（ＤＢ
、、ＤＢ）を備える半導体記憶装置において、該データ
バス（ＤＢ、ＤＢ）に、リセットクロック（φＲ）が入
るとき動作して該データバスにトランジスタの閾値電圧
ｖｔｈ又はその２倍２ Ｖ ｔｈを与えるリセット回路
（４０）を接続したことを特徴とするものである。
（作用〕
このリセット回路によれば、ビット線からデータバスへ
のデータ転送を早くし、これによりアクセスタイムの向
上を図ることができ、かつデータバスのリセットレベル
をｖｔｈ又は２ ｖ ｔｈにするのでノイズに強い動作
確実なメモリを提供することができる。
のデータ転送を早くし、これによりアクセスタイムの向
上を図ることができ、かつデータバスのリセットレベル
をｖｔｈ又は２ ｖ ｔｈにするのでノイズに強い動作
確実なメモリを提供することができる。
第１図に本発明の実施例を示す。ＭＣはメモリセルで、
ワード線ＷＬとビット線ＢＬの交点に接続される。この
図では１つのメモリセルしか示していないが勿論実際に
は多数のワード線ＷＬおよびビット線ＢＬ、ＢＬがあり
、これらの各交点にメモリセルが接続される。センスア
ンプＳＡは具体的にはフリップフロップで、その低電位
側はクロックφＳでオンになるトランジスタＴｒｓを通
してグランドへ接続され、該トランジスタＴｒδがオン
になるときセンスアンプはアクティブになる。ピント線
ＢＬ、ＢＬはＩ１０ゲートトランジスタＴｒＩ、Ｔｒ２
を通してデータバスＤＢ、ＤＢへ接続され、データバス
ＤＢ、ＤＢは一端は開放、他端は出力バッファ２４に接
続される。このデータバスの出カバソファ側にリセット
回路４０が設けられ、このリセット回路を第１図ではト
ランジスタＴ ｒ ３１ Ｔ ｒ ａと、これらのトラ
ンジス夕の共通ソース配線とグランドとの間に挿入され
ゲートをドレインへ接続したトランジスタＴｒ５で構成
する。
ワード線ＷＬとビット線ＢＬの交点に接続される。この
図では１つのメモリセルしか示していないが勿論実際に
は多数のワード線ＷＬおよびビット線ＢＬ、ＢＬがあり
、これらの各交点にメモリセルが接続される。センスア
ンプＳＡは具体的にはフリップフロップで、その低電位
側はクロックφＳでオンになるトランジスタＴｒｓを通
してグランドへ接続され、該トランジスタＴｒδがオン
になるときセンスアンプはアクティブになる。ピント線
ＢＬ、ＢＬはＩ１０ゲートトランジスタＴｒＩ、Ｔｒ２
を通してデータバスＤＢ、ＤＢへ接続され、データバス
ＤＢ、ＤＢは一端は開放、他端は出力バッファ２４に接
続される。このデータバスの出カバソファ側にリセット
回路４０が設けられ、このリセット回路を第１図ではト
ランジスタＴ ｒ ３１ Ｔ ｒ ａと、これらのトラ
ンジス夕の共通ソース配線とグランドとの間に挿入され
ゲートをドレインへ接続したトランジスタＴｒ５で構成
する。
このようにすると、クロックφＲを入れてトランジスタ
Ｔｒ３．ＴｒａをオンにするときデータバスＤＢ、ＤＢ
はトランジスタＴｒ５を通してグランドへ接続され、ト
ランジスタＴｒｓの閾値電圧Ｖｔｈを持つようになる。
Ｔｒ３．ＴｒａをオンにするときデータバスＤＢ、ＤＢ
はトランジスタＴｒ５を通してグランドへ接続され、ト
ランジスタＴｒｓの閾値電圧Ｖｔｈを持つようになる。
即ちデータバスリセットレベルは該ｖｔｈになる。リセ
ットレベルがｖｔｈであればＩ１０ゲート信号φＴにノ
イズがのっても、それが２Ｖｔｈ以上にならない限りＩ
１０ゲートがオンすることはなく、この結果ビット線Ｂ
Ｌ。
ットレベルがｖｔｈであればＩ１０ゲート信号φＴにノ
イズがのっても、それが２Ｖｔｈ以上にならない限りＩ
１０ゲートがオンすることはなく、この結果ビット線Ｂ
Ｌ。
ＢＬの電荷洩れは回避される。
ゲート・ドレイン短絡のｎチャネルＭＯＳトランジスタ
Ｔｒ５を２個直列にするとデータバスのリセットレベル
は２ ｖ ｔｈになり、φ↑に３ｖｔｈ以上のノイズが
のらない限り誤動作はない。しかし、リセットレベルを
上げると、ビット線とデータバスとの接続が遅くなる。
Ｔｒ５を２個直列にするとデータバスのリセットレベル
は２ ｖ ｔｈになり、φ↑に３ｖｔｈ以上のノイズが
のらない限り誤動作はない。しかし、リセットレベルを
上げると、ビット線とデータバスとの接続が遅くなる。
第６図はデータバスリセットレベルをｖｔｈにした場合
で、この場合は時点Ｔ６でビット線、データバス間接続
が行なわれる。
で、この場合は時点Ｔ６でビット線、データバス間接続
が行なわれる。
第５図と対比すれば明らかなようにＴｓ＞Ｔ’５である
。リセットレベルを２ Ｖ ｔｈにすると、クロックφ
↑が更に立上るまで接続が行なわれない。結局、φＴへ
の有り得るノイズに従って可及的に低（リセットレベル
を決めるのがよく、これは一般にはｖ ｔｈ、マージン
を一層高めて２ Ｖ Ｌｈ、である。
。リセットレベルを２ Ｖ ｔｈにすると、クロックφ
↑が更に立上るまで接続が行なわれない。結局、φＴへ
の有り得るノイズに従って可及的に低（リセットレベル
を決めるのがよく、これは一般にはｖ ｔｈ、マージン
を一層高めて２ Ｖ Ｌｈ、である。
リセットレベルにｖｔｈ又は２ Ｖ ｔｈを用いるとリ
セット回路をｗＪ素化することができる。即ちこれには
ゲート、ドレイン短絡のＭＯＳ）ランジスタを１個また
は２個、トランジスタＴｒ３．Ｔｒａの共通ソースとグ
ランドとの間に接続すればよいが、ｖｔｈ、ｚｖｔｈ以
外の電位にするには抵抗分圧回路などを用いねばならず
、複雑になる。
セット回路をｗＪ素化することができる。即ちこれには
ゲート、ドレイン短絡のＭＯＳ）ランジスタを１個また
は２個、トランジスタＴｒ３．Ｔｒａの共通ソースとグ
ランドとの間に接続すればよいが、ｖｔｈ、ｚｖｔｈ以
外の電位にするには抵抗分圧回路などを用いねばならず
、複雑になる。
なおりロックφＴは、ビット線ＢＬ、ＢＬの電位差が完
全に付くまで上げない方式では本発明は有効でない。し
かし高速メモリを実現しようとするとφＴはＢＬ、ＢＬ
が十分開き切らないうちに入れることになり、このとき
本発明は有効となる。
全に付くまで上げない方式では本発明は有効でない。し
かし高速メモリを実現しようとするとφＴはＢＬ、ＢＬ
が十分開き切らないうちに入れることになり、このとき
本発明は有効となる。
以上説明したように本発明によれば、ビット線からデー
タバスへのデータ転送を早くし、これによりアクセスタ
イムの向上を図ることができ、かつデータバスのリセッ
トレベルをｖｔｈ又は２ Ｖ ｔｈにするのでノイズに
強い動作確実なメモリを提供することができる。
タバスへのデータ転送を早くし、これによりアクセスタ
イムの向上を図ることができ、かつデータバスのリセッ
トレベルをｖｔｈ又は２ Ｖ ｔｈにするのでノイズに
強い動作確実なメモリを提供することができる。
第１図は本発明の実施例を示す回路図、第２図および第
３図はデータバスリセット回路の例を示す回路図、 第４図〜第６図は動作説明用の波形図、第７図はＤＲＡ
Ｍの構成を示すブロック図である。 第１図および第７図で１０はメモリセルアレイ、ＢＬ、
ＢＬはビット線、１４はコラムデコーダ、１６はＩ１０
ゲート、ＤＢ、ＤＢはデータバス、４０はリセ・ノド回
路である。 第１０１
３図はデータバスリセット回路の例を示す回路図、 第４図〜第６図は動作説明用の波形図、第７図はＤＲＡ
Ｍの構成を示すブロック図である。 第１図および第７図で１０はメモリセルアレイ、ＢＬ、
ＢＬはビット線、１４はコラムデコーダ、１６はＩ１０
ゲート、ＤＢ、ＤＢはデータバス、４０はリセ・ノド回
路である。 第１０１
Claims (1)
- メモリセルアレイ（１０）の各ビット線が、コラムデコ
ーダ（１４）の出力でオンオフされるＩ／Ｏゲート（１
６）を介して接続されるデータバス（ＤＢ、＠ＤＢ＠）
を備える半導体記憶装置において、該データバス（ＤＢ
、＠ＤＢ＠）に、リセットクロック（φＲ）が入るとき
動作して該データバスにトランジスタの閾値電圧Ｖｔｈ
又はその２倍２Ｖｔｈを与えるリセット回路（４０）を
接続したことを特徴とする半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61221019A JPS6376192A (ja) | 1986-09-19 | 1986-09-19 | 半導体記憶装置 |
| KR1019870010293A KR910004733B1 (ko) | 1986-09-19 | 1987-09-16 | 데이타 버스 리셋트 회로를 지닌 반도체 기억장치 |
| US07/097,556 US4821232A (en) | 1986-09-19 | 1987-09-16 | Semiconductor memory device having data bus reset circuit |
| EP87113714A EP0262531B1 (en) | 1986-09-19 | 1987-09-18 | Semiconductor memory device having data bus reset circuit |
| DE8787113714T DE3778470D1 (de) | 1986-09-19 | 1987-09-18 | Halbleiterspeicheranordnung mit einer datenbus-ruecksetzungsschaltung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61221019A JPS6376192A (ja) | 1986-09-19 | 1986-09-19 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6376192A true JPS6376192A (ja) | 1988-04-06 |
| JPH0421277B2 JPH0421277B2 (ja) | 1992-04-09 |
Family
ID=16760208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61221019A Granted JPS6376192A (ja) | 1986-09-19 | 1986-09-19 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4821232A (ja) |
| EP (1) | EP0262531B1 (ja) |
| JP (1) | JPS6376192A (ja) |
| KR (1) | KR910004733B1 (ja) |
| DE (1) | DE3778470D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0283891A (ja) * | 1988-09-20 | 1990-03-23 | Fujitsu Ltd | 半導体メモリ |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02146180A (ja) * | 1988-11-28 | 1990-06-05 | Nec Corp | 半導体メモリ装置 |
| JP2545481B2 (ja) * | 1990-03-09 | 1996-10-16 | 富士通株式会社 | 半導体記憶装置 |
| EP0457347B1 (en) * | 1990-05-18 | 1997-01-22 | Nec Corporation | Semiconductor memory device |
| JPH0474382A (ja) * | 1990-07-17 | 1992-03-09 | Fujitsu Ltd | 半導体記憶装置 |
| US5229967A (en) * | 1990-09-04 | 1993-07-20 | Nogle Scott G | BICMOS sense circuit for sensing data during a read cycle of a memory |
| TW223172B (en) * | 1992-12-22 | 1994-05-01 | Siemens Ag | Siganl sensing circuits for memory system using dynamic gain memory cells |
| IT1266740B1 (it) * | 1994-07-01 | 1997-01-14 | Maria Paola Landini | Materiale proteico ricombinante legante anticorpi contro il citomegalovirus umano, reagenti diagnostici derivati da tale |
| JP3277192B2 (ja) * | 1996-12-27 | 2002-04-22 | 富士通株式会社 | 半導体装置 |
| JP2003100097A (ja) * | 2001-09-25 | 2003-04-04 | Mitsubishi Electric Corp | 半導体記憶装置及びそのテスト方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57127989A (en) * | 1981-02-02 | 1982-08-09 | Hitachi Ltd | Mos static type ram |
| DE3202028A1 (de) * | 1982-01-22 | 1983-07-28 | Siemens AG, 1000 Berlin und 8000 München | Integrieter dynamischer schreib-lese-speicher |
| JPS58159294A (ja) * | 1982-03-17 | 1983-09-21 | Hitachi Ltd | 半導体記憶装置 |
| JPS59121691A (ja) * | 1982-12-01 | 1984-07-13 | Fujitsu Ltd | ダイナミツク型半導体記憶装置 |
| JPS59132492A (ja) * | 1982-12-22 | 1984-07-30 | Fujitsu Ltd | 半導体記憶装置 |
-
1986
- 1986-09-19 JP JP61221019A patent/JPS6376192A/ja active Granted
-
1987
- 1987-09-16 US US07/097,556 patent/US4821232A/en not_active Expired - Lifetime
- 1987-09-16 KR KR1019870010293A patent/KR910004733B1/ko not_active Expired
- 1987-09-18 DE DE8787113714T patent/DE3778470D1/de not_active Expired - Lifetime
- 1987-09-18 EP EP87113714A patent/EP0262531B1/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0283891A (ja) * | 1988-09-20 | 1990-03-23 | Fujitsu Ltd | 半導体メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3778470D1 (de) | 1992-05-27 |
| EP0262531A2 (en) | 1988-04-06 |
| US4821232A (en) | 1989-04-11 |
| EP0262531A3 (en) | 1990-07-04 |
| KR880004481A (ko) | 1988-06-04 |
| KR910004733B1 (ko) | 1991-07-10 |
| EP0262531B1 (en) | 1992-04-22 |
| JPH0421277B2 (ja) | 1992-04-09 |
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