JPH0224053B2 - - Google Patents
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- JPH0224053B2 JPH0224053B2 JP55015656A JP1565680A JPH0224053B2 JP H0224053 B2 JPH0224053 B2 JP H0224053B2 JP 55015656 A JP55015656 A JP 55015656A JP 1565680 A JP1565680 A JP 1565680A JP H0224053 B2 JPH0224053 B2 JP H0224053B2
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- JP
- Japan
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- input
- circuit
- signal
- input signal
- transistor
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- 238000010586 diagram Methods 0.000 description 4
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09425—Multistate logic
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- Engineering & Computer Science (AREA)
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Description
【発明の詳細な説明】
本発明はＣ−MOS回路を用いた入力回路に関
する。
する。
従来のＣ−MOS回路の入力及び入出力回路は
第１図ａ，ｂに示す様に入力端子１から入力され
る信号がＣ−MOS回路で構成されるインバータ
（入力バツフア）２を介して入力される回路構成
になつている。ここで、同図ｂのインバータ５は
入出力端子１′に出力信号を供給するもので、全
体として入出力回路を構成している。
第１図ａ，ｂに示す様に入力端子１から入力され
る信号がＣ−MOS回路で構成されるインバータ
（入力バツフア）２を介して入力される回路構成
になつている。ここで、同図ｂのインバータ５は
入出力端子１′に出力信号を供給するもので、全
体として入出力回路を構成している。
ここで、Ｃ−MOSインバータとしての入力バ
ツフア２は第１図ｃで示すように直列接続される
Ｐ型トランジスタ（Ｐ−Tr）３およびＮ型トラ
ンジスタ（Ｎ−Tr）４で構成されるが、これら
トランジスタのスレツシヨルド電圧レベル以上の
十分高い電圧信号レベルを有する入力信号が印加
されれば、入力回路として十分その機能をはた
す。しかしながら、本来の入力信号ではない中間
レベルの信号（Ｐ−Tr３、Ｎ−Tr４のスレツシ
ヨルド付近の信号入力で過渡的に印加される雑音
信号等）が入力されればＰ−Tr３、Ｎ−Tr４の
両方が導電してしまい電源Vccから接地に向けて
貫通電流が流れ出力レベルが不安定になるととも
に消費電力が増大する欠点があつた。
ツフア２は第１図ｃで示すように直列接続される
Ｐ型トランジスタ（Ｐ−Tr）３およびＮ型トラ
ンジスタ（Ｎ−Tr）４で構成されるが、これら
トランジスタのスレツシヨルド電圧レベル以上の
十分高い電圧信号レベルを有する入力信号が印加
されれば、入力回路として十分その機能をはた
す。しかしながら、本来の入力信号ではない中間
レベルの信号（Ｐ−Tr３、Ｎ−Tr４のスレツシ
ヨルド付近の信号入力で過渡的に印加される雑音
信号等）が入力されればＰ−Tr３、Ｎ−Tr４の
両方が導電してしまい電源Vccから接地に向けて
貫通電流が流れ出力レベルが不安定になるととも
に消費電力が増大する欠点があつた。
本発明の目的は、雑音信号等に代表される前記
中間レベルの信号の入力に対し貫通電流が流れな
いような入力回路を提供することにある。
中間レベルの信号の入力に対し貫通電流が流れな
いような入力回路を提供することにある。
本発明の特徴は、入力バツフアを形成するＣ−
MOSインバータ回路の一方のトランジスタと電
源端子との間に制御用トランジスタを付加し、入
力信号を必要とするときだけこの制御用トランジ
スタの制御電極に制御信号を印加して同トランジ
スタを導通させＣ−MOSインバータ回路に通電
し、一方入力信号を必要としないときは制御用ト
ランジスタは入力信号にかかわらず遮断状態とな
つてＣ−MOSインバータ回路への通電を阻止し
たことにある。
MOSインバータ回路の一方のトランジスタと電
源端子との間に制御用トランジスタを付加し、入
力信号を必要とするときだけこの制御用トランジ
スタの制御電極に制御信号を印加して同トランジ
スタを導通させＣ−MOSインバータ回路に通電
し、一方入力信号を必要としないときは制御用ト
ランジスタは入力信号にかかわらず遮断状態とな
つてＣ−MOSインバータ回路への通電を阻止し
たことにある。
このような構成によれば、本入力回路を有する
論理集積回路が必要とする所定の入力信号が入力
されるときだけ上記制御信号を発生して制御用ト
ランジスタを導通してやればインバータ回路（入
力バツフア回路）が動作して同入力信号が入力さ
れる。それ以外のときには、制御信号を切つて制
御用トランジスタを遮断する様にしてやれば雑音
等の前記中間レベルの信号が例え入力バツフア
（インバータ回路）に入力されても、同バツフア
は動作せず貫通電流が流れることはなく出力レベ
ルも不安定にならない。又、消費電力も極力低く
抑えることができる。
論理集積回路が必要とする所定の入力信号が入力
されるときだけ上記制御信号を発生して制御用ト
ランジスタを導通してやればインバータ回路（入
力バツフア回路）が動作して同入力信号が入力さ
れる。それ以外のときには、制御信号を切つて制
御用トランジスタを遮断する様にしてやれば雑音
等の前記中間レベルの信号が例え入力バツフア
（インバータ回路）に入力されても、同バツフア
は動作せず貫通電流が流れることはなく出力レベ
ルも不安定にならない。又、消費電力も極力低く
抑えることができる。
本発明の一実施例を第２図を参照してより詳細
に説明する。
に説明する。
第２図ａは本実施例の基本回路を論理回路で示
したもので、入力端子１０から入力される入力信
号はバツフア回路（本実施例ではインバータ回
路）６を介して集積回路内部へ導入される。この
バツフア回路６と電源端子Vccとの間には制御用
トランジスタ７が挿入されている。このトランジ
スタTr７はその制御電極に与える制御信号CNT
によつて導通する。
したもので、入力端子１０から入力される入力信
号はバツフア回路（本実施例ではインバータ回
路）６を介して集積回路内部へ導入される。この
バツフア回路６と電源端子Vccとの間には制御用
トランジスタ７が挿入されている。このトランジ
スタTr７はその制御電極に与える制御信号CNT
によつて導通する。
第２図ｂはバツフア回路６を具体的に示す本入
力回路の回路図であり、バツフア回路６はＰ型お
よびＮ型トランジスタ８，９でなり、これらの制
御電極に入力信号が印加され、これらの接続点か
ら次段の回路への信号が取り出されている。
力回路の回路図であり、バツフア回路６はＰ型お
よびＮ型トランジスタ８，９でなり、これらの制
御電極に入力信号が印加され、これらの接続点か
ら次段の回路への信号が取り出されている。
今、本入力回路を有する集積回路が必要とする
入力信号を与えるために第３図に示すように制御
信号CNTを与えると、トランジスタ７は導通し
てバツフア回路６に通電する。この状態のとき、
第３図のように接地レベルの入力信号を端子１０
に加えると、バツフア回路６を構成するＰ型トラ
ンジスタ８が導通し、一方Ｎ型トランジスタ９が
遮断する。この結果、第３図のように、入力信号
が反転して次段の回路へ電源Vccレベル信号とし
て入力される。
入力信号を与えるために第３図に示すように制御
信号CNTを与えると、トランジスタ７は導通し
てバツフア回路６に通電する。この状態のとき、
第３図のように接地レベルの入力信号を端子１０
に加えると、バツフア回路６を構成するＰ型トラ
ンジスタ８が導通し、一方Ｎ型トランジスタ９が
遮断する。この結果、第３図のように、入力信号
が反転して次段の回路へ電源Vccレベル信号とし
て入力される。
次に、トランジスタ７への信号CNTを切ると、
このトランジスタ７は遮断となる。トランジスタ
７が遮断しても、入力信号が接地レベルであれ
ば、トランジスタ８と９の接続点での容量によつ
てバツフア回路６の出力はVccレベルを保持する。
一方、第３図のように、入力信号でない雑音等の
中間レベルの信号が端子１０に入力されると、ト
ランジスタ８と９は共に導通するが、トランジス
タ７が遮断状態であるため、電源−接地間のバツ
フア回路６を介する貫通電流は生じない。また、
このときはトランジスタ９が導通し、トランジス
タ８も導通するが電源Vccから切り離されている
ので、出力レベルは接地レベルに安定し、不安定
になることもなく消費電力も低減する。
このトランジスタ７は遮断となる。トランジスタ
７が遮断しても、入力信号が接地レベルであれ
ば、トランジスタ８と９の接続点での容量によつ
てバツフア回路６の出力はVccレベルを保持する。
一方、第３図のように、入力信号でない雑音等の
中間レベルの信号が端子１０に入力されると、ト
ランジスタ８と９は共に導通するが、トランジス
タ７が遮断状態であるため、電源−接地間のバツ
フア回路６を介する貫通電流は生じない。また、
このときはトランジスタ９が導通し、トランジス
タ８も導通するが電源Vccから切り離されている
ので、出力レベルは接地レベルに安定し、不安定
になることもなく消費電力も低減する。
このように入力回路の間に制御用トランジスタ
７をつけ加えることによつて入力回路を通しての
電源間の貫通電流を容易に防止することが出来
る。
７をつけ加えることによつて入力回路を通しての
電源間の貫通電流を容易に防止することが出来
る。
ここで、制御信号CNTとしては、マイクロコ
ンピユータ等の集積回路の制御信号、プログラム
による制御信号等、いずれの信号でもよい。
ンピユータ等の集積回路の制御信号、プログラム
による制御信号等、いずれの信号でもよい。
第１図ａ，ｂ，ｃは夫々従来の入力回路の構成
図で、第２図ａ，ｂは夫々本発明の入力回路の一
実施例を示す入力回路の構成図、第３図は第２図
の動作を示す信号波形図である。 １，１０……入力端子、２……入力バツフア、
３，８……Ｐ型トランジスタ、４，９……Ｎ型ト
ランジスタ、５……出力バツフア、６……入力バ
ツフア、７……制御用トランジスタ。
図で、第２図ａ，ｂは夫々本発明の入力回路の一
実施例を示す入力回路の構成図、第３図は第２図
の動作を示す信号波形図である。 １，１０……入力端子、２……入力バツフア、
３，８……Ｐ型トランジスタ、４，９……Ｎ型ト
ランジスタ、５……出力バツフア、６……入力バ
ツフア、７……制御用トランジスタ。
Claims (1)
- １ 論理集積回路の入力回路であつて、直列に接
続された互いに異なる導電型の２個のトランジス
タよりなり、前記２個のトランジスタの入力電極
に入力信号が加えられ、前記２個のトランジスタ
の共通接続された出力電極から、前記論理集積回
路への入力信号が取り出されるバツフア回路を備
える入力回路において、前記バツフア回路のいず
れか一方のトランジスタと電源端子との間にの
み、当該トランジスタと前記電源端子との間の電
気的通路を導通及び遮断する制御用トランジスタ
を付加し、前記論理集積回路が必要とする入力信
号を入力するときのみ前記制御用トランジスタの
制御電極に制御信号を与え、当該制御信号によつ
て前記制御用トランジスタは導通して前記バツフ
ア回路に通電し、前記制御用トランジスタは前記
論理集積回路が入力信号を必要としない時は入力
信号にかかわらず前記電気的通路を遮断すること
を特徴とする入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1565680A JPS56112123A (en) | 1980-02-12 | 1980-02-12 | Input circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1565680A JPS56112123A (en) | 1980-02-12 | 1980-02-12 | Input circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56112123A JPS56112123A (en) | 1981-09-04 |
| JPH0224053B2 true JPH0224053B2 (ja) | 1990-05-28 |
Family
ID=11894765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1565680A Granted JPS56112123A (en) | 1980-02-12 | 1980-02-12 | Input circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56112123A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58164322A (ja) * | 1982-03-24 | 1983-09-29 | Toshiba Corp | 半導体入力回路装置 |
| JPS62221217A (ja) * | 1986-03-24 | 1987-09-29 | Matsushita Electronics Corp | 半導体集積回路装置 |
| JPH0346268A (ja) * | 1989-07-13 | 1991-02-27 | Toshiba Corp | 半導体装置のｃｍｏｓ型入力バッファ回路 |
| JP3609805B2 (ja) | 2002-07-11 | 2005-01-12 | 松下電器産業株式会社 | ブロック間インタフェース回路およびシステムｌｓｉ |
-
1980
- 1980-02-12 JP JP1565680A patent/JPS56112123A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56112123A (en) | 1981-09-04 |
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