JPH02240728A - 乗算器 - Google Patents

乗算器

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JPH02240728A
JPH02240728A JP2017662A JP1766290A JPH02240728A JP H02240728 A JPH02240728 A JP H02240728A JP 2017662 A JP2017662 A JP 2017662A JP 1766290 A JP1766290 A JP 1766290A JP H02240728 A JPH02240728 A JP H02240728A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は一般にデジタル信号処理システム、特に複素数
固定および浮遊小数点代数乗算を実行するようなシステ
ムで使用するための乗・算器に関する。
［従来技術］ 実時間で厳密なベクトルおよびスカラ計算動作を実行す
る性能は信号処理システムの重要な部分である。しかし
ながら、この要求はまた信号処理システムの寸法、重量
、電力および冷却に関する過酷な物理的制限を伴うこと
が多い。過去において、信号プロセッサ設計者は対立す
る要求において妥協しなければならず、結果として不十
分な特性を持つプロセッサになることが多がった。
［発明の解決すべき課題］ 通常の信号プロセッサはまたほぼ５メガヘルツの比較的
遅いシステムクロック速度およびｔａビットの固定小数
点データで動作する限定能力のために特性が制限されて
いる。このような通常の信号プロセッサの固定小数点動
作に基く制限は多数の適用状況において著しいものにな
ってきている。
多数の信号処理アルゴリズムには大きいダイナミック範
囲を存する代数計算が必要であり、３２ビツトの浮遊小
数点処理が必要とされている。
本発明によると、複素数代数乗算はデジタル信号処理に
使用されることが多い。４つの実数乗算および２つの実
数加算を必要とする複素数乗算は、通常非常に複雑な回
路を使用して計算される。
このような典型的な乗算器の１つはデニス９Ａ。
ヘンリン氏他ニヨル文献（’Ａ　　１８Ｂ　ｌｔＸ　１
８Ｂ　ｉｔＰ　１ｐｅ１１ｎｅｄ　　ＭｕｌｔｌｐＨｅ
ｒ　Ｍａｃｒｏｃｅｌｌ’Ｉ　Ｅ　Ｅ　Ｅ　　Ｊ　ｏｕ
ｒｎａｌ　ｏｆ　Ｓ　ｏｌｌｄ　−Ｓ　ｔａｔｅＣｌｒ
ｃｕｉｔｓ　、　Ｖｏｌ、　Ｓ　Ｃ−２０、Ｎｏ、２．
５４２乃至５４７頁、１９８５年４月）に記載されてい
る。この乗算器は、乗算を行うためによく知られた修正
ブース演算を使用する。
通常の乗算器は、典型的に固定小数点データまたは浮遊
小数点データのいずれかを処理する。このような通常の
乗算器の典型的ものはＷｅｌｔｅｋ社、Ｒａｙｔｈｏｎ
社またはＡ　ｎａｌｏｇ　Ｄ　ｏｖｉｃｅｓ社およびそ
の他の半導体製造業者により市販されている。しかしな
がら、単一の乗算装置内で固定および浮遊の両手数点乗
算が必要になる場合には、装置は大きいダイナミック範
囲を有する演算数を乗算し、このような乗算を行う能力
を具備した乗算器は通常得られない。
［課題解決のための手段］ 通常の乗算器の限界を克服するために、本発明は予め定
められたデータワード長（３２ビツト）を有する複数の
選択された入力ワードに関して複素数固定および浮遊小
数点代数乗算を行う乗算器を提供する。乗算器は、修正
されたブースアルゴリズムを実行する並列パイプライン
乗算装置である。
本発明の乗算器は、二重の１６ビツト固定小数点データ
ワードフォーマットまたは１つの３２ビツト浮遊小数点
データワードフォーマットのいずれかにおいて３２ビツ
トデータ入カワードの処理を可能にする。
乗算器は、入力データワードを受信し、選択されたワー
ド長をそれぞれ有する下位桁ワードおよび上位桁ワード
を含む第１および第２の出力ワードを選択的に供給する
入力論理回路を含む。乗算ユニットは、修正されたブー
スアルゴリズムを実行するように構成された第１および
第２の選択的に相互接続される並列バイブライン乗算パ
スを含む入力論理装置に結合されている。２つの乗算バ
スは、それぞれ第１および第２のデータワードの下位桁
ワードおよび上位桁ワードを処理する。第１および第２
の加算器は各バスの各′！Ｊ２の乗算器に結合され、第
１の乗算パスの加算器はその出力がキャリ入力を供給す
るように第２の乗算パスの加算器の入力に選択的に結合
される。
２つの乗算パスは、それぞれ第１および第２のデータワ
ードの下位桁ワードおよび上位桁ワードを処理する。各
乗算パスは、修正されたブースアルゴリズムにしたがっ
て乗数を記録する２つの記録装置を含む。各記録装置の
出力はそれらが関連した各乗算器に結合されている。バ
イブラインレジスタは、各バスの２つの乗算器の間およ
び各バスの第２の乗算器の後方に設けられている。加算
器は修正されたブースアルゴリズムに必要とされるよう
に各バスの第２の乗算器の出力に設けられている。第２
組の加算器は各バスの各Ｗｉ２の乗算器および各乗算パ
スの各加算器に結合されている。
第１の乗算パスは、種々の点で第２の乗算パスに接続さ
れている。これらのデータバスは３２ビツト浮遊小数点
データを処理したときに選択的にエネーブルされ、１１
３ビット固定小数点データの場合にはディスエーブルさ
れる。
本発明の並列およびインターリーブ構造は、二重の１６
ビツト固定小数点データワードフォーマットまたは１つ
の３２ビツト浮遊小数点データワードフォーマットのい
ずれかにおける３２ビツトデ一タ入力ワードの処理を可
能にする。選択的に２つの乗算パスを分離すると、１６
ビツト固定小数点データワードによって２つの１６ビツ
トのフォーマットにおける３２ビツト入カデータワード
を処理して２つの３２ビツト固定小数点の積を生成する
ことができる。
加算器を含むポスト乗算論理回路は、２つの３２ビツト
固定小数点積が４つの方法の任意の１つで結合されて単
一の３２ビツトワードにされることを可能にする。整数
乗算に関して、占積の下位桁のｔｅビットは３２とット
ワードにバックされることができる。分数乗算に関して
は、占積の上位桁の１６ビツトが３２とットワードにバ
ックされることができる。複素数乗算に関して、２つの
積の和または差が計算される。選択的に２つの乗算パス
を結合することにより、３２ビツト浮遊小数点データワ
ードを処理して１つの３２ビモ 成することができる。乗算器はまた、乗算器によって実
行された浮遊小数点乗算に関連する指数値を処理する乗
算器と並列結合された指数プロセッサを含んでいる。
［実施例］ 第１図を参照すると、本発明の原理による２つの乗算器
１４ａおよび１４ｂ　　（以下−括して示すときは１４
で示す）を含む信号プロセッサＩＯのブロック図が示さ
れている。信号プロセッサ１０は乗算器１４を説明する
内容を提供するために概略的に示される。
第１図に示された信号プロセッサｌＯは一般に１１０で
示された入力／出力セクション、ＣＰＵで示された中央
処理ユニット、およびＡＥＯおよびＡＥＩで示された２
つの演算素子の４つの主要セクションを含む。特に、入
力／出力セクションは複数の構成可能な入力／出力ボー
トを提供する外部インターフェイスユニット１１を含む
。外部インターフェイスユニット１１はデータバス１２
ａ　、　１２ｂによってデータを蓄積するために使用さ
れる２つのデータ蓄積メモリ１３ａ　、　１３ｂ　、　
２つの乗算器１４ａ　、　１４ｂ　、およびデータで動
作する２つのレジスタおよび演算論理ユニット２０ａ　
、　２０ｂに結合されている。データ蓄積メモリ１３ａ
　、　１３ｂは典型的に技術的に良く知られた方法でメ
モリ空間を保存するために予め限定されたバックフォー
マットにデータを蓄積する。
制御コードを蓄積するために使用される制御蓄積メモリ
１５は、演算素子制御装置１７、乗算器１４ａ。
１４ｂおよび２つのレジスタおよび演算論理ユニット２
０ａ　、　２０ｂに対して制御蓄積バス１６によって結
合される。マイクロ蓄積メモリ１８は演算素子制御装置
１７に結合され、データ蓄積メモリ１３ａ　、　１３ｂ
　。
乗算器１４ａ　、　１４ｂおよびレジスタおよび演算論
理ユニット２０ａ　、　２０ｂによって使用されるマイ
クロコード命令を蓄積するために使用される。
プロセッサＩＯは一般に以下のように機能する。
プロセッサＩＯによって処理されるべき信号はコンピュ
ータインターフェイス１１によって受信され、データ蓄
積メモリ１８ａ　、　１３ｂに蓄積される。プロセッサ
の演算素子の処理パラメータおよびどのステップが演算
素子ＡＥＯおよびＡＥＩによって実行されるかを定める
マイクロコード命令はマイクロ蓄積メモリ１８に蓄積さ
れる。マイクロコード命令に対するポインタ、計算中に
演算素子によって使用されるプログラム可能な係数およ
び演算素子からの直接データ処理結果から構成される適
用プログラムは制御蓄積メモリ１５に蓄積される。演算
素子制御装置１７は、マイクロコード命令を実行させて
データを処理させる適用プログラムを実行する。演算素
子ＡＥＯおよびＡＥＩは並列パイプラインプロセッサと
して動作し、通常理解されるように演算素子制御装置の
制御の下にマイクロコード命令にしたがってデータを処
理する。
制御パラメータは制御蓄積メモリ１５から乗算器１４ａ
　、　１４ｂおよびレジスタおよび演算論理ユニット２
０ａ　、　２０ｂに送られ、データ蓄積メモリ１３ａ　
。
ｔａｂからのデータは通常理解される方法で演算素子制
御装置１７の制御の下に演算素子ＡＥＯおよびＡＥＩに
よって処理される。
第２図を参照すると、本発明の原理による乗算器が示さ
れており、それは第１図に示された信号プロセッサｌＯ
の種々の素子に対する接続を含んでいる。本発明は上記
の信号プロセッサｌＯにおけるその配置および構造を参
照して記載されているが、その使用に限定されるもので
はない。本発明は、上記のプロセッサとは別の適用に適
した独立の乗算器として使用されることができる。
乗算器１４は、制御蓄積およびデータ蓄積バス３３８　
、３３８に結合された制御蓄積およびデータ蓄積アンパ
ック論理回路３３２　、３３４を含む入力論理回路３３
０を含む。５人カマルチブレクサ３４０および３人カマ
ルチブレクサ３４２を含む２つの多入力マルチプレクサ
は、出力されたデータ信号を受信するために各アンパッ
ク論理回路３３２　、８３４に結合された入力を有する
。アンパック論理回路３３２゜３３４の出力は各論理回
路３３２　、３３４から３人カマルチブレクサ３４２お
よび５人カマルチブレクサ３４０結合されている。
２つのマルチプレクサ３４０　、３４２の出力は第１お
よび第２のレジスタ３４４　、３４８によって乗算ユニ
ット３５０および指数プロセッサ３Ｂ２に結合されてい
る。さらに、第１のレジスタ３４４の出力はデータバス
３５Ｂに沿って５人カマルチブレクサ３４０に入力とし
てフィードバックされる出力を具備した第３のレジスタ
３４８に結合されている。乗算ユニット３５０および指
数プロセッサ３６２の出力は乗算出力レジスタ３５２に
結合される。出力レジスタ３５２の出力はデータバス３
５Ｂに沿って５人カマルチブレクサ３４０の入力に結合
され、またシステムｌＯのレジスタおよび演算論理ユニ
ット２０ａに結合される。
信号プロセッサ１０において、信号はレジスタおよび演
算論理ユニット２０から乗算器１４に結合される。これ
らの入力信号はデータバス３５４に沿って２つのマルチ
プレクサ３４０　、３４２の残り、の入力に結合される
。
状態／モード論理回路３［１０は制御蓄積バス３３６お
よび乗算ユニット３５０に結合されている。状態／モー
ド論理回路３６０は、乗算器１４およびシステムｌＯの
別の素子を通るデータの適切なパイプラインを保証する
ためにシステムの種々の素子に状態、モードおよびトラ
ップ信号を供給する。状態／モード回路３６０のデータ
レジスタおよびマルチプレクサの詳細は第２図に明瞭に
示されており、ここでは詳しく論じない。
第３図を参照すると、本発明の乗算ユニット３５０が詳
細に示されている。乗算ユニット３５０は、修正された
ブースアルゴリズムを実行するように構成された第１お
よび第２の選択的に相互接続される並列パイプライン乗
算バス３７０　、３７２を含む。
修正されたブースアルゴリズムは技術的に良く知られて
おり、デニス、Ａ、ヘンリン氏他による文献（’　Ａ　
　１８Ｂ　１ｔＸ　１６Ｂ　ｉｔ　　Ｐ　ｉｐｅｌｌｎ
ｅｄＭｕｌｔｌｐＨｅｒ　Ｍａｃｒｏｃｅｌｌ”　、　
　Ｉ　Ｅ　Ｅ　Ｅ　　Ｊ　ｏｕｒｎａｌｏｒ　　５ｏｌ
ｉｄ−Ｓｔａｔｅ　　　Ｃ１ｒｃｕ１ｔｓ　　、　　Ｖ
ｏｌ、　　５Ｃ−２０、Ｎｏ、２．５４２乃至５４７頁
、１９８５年４月）およびに、ハワングによる文献（“
ＣｏｍｐｕｔｅｒＡｒｌｔｈｉｅｔｌｃ　　、　　Ｎｅ
ｗ　　Ｙｏｒｋ　　：Ｗｌｌｅｙ、　　１９７９年）に
おいて詳細に論じられている。
２つの乗算パス３７０　、３７２はそれぞれ第１および
第２のデータワードの下位桁ワードおよびの上位桁ワー
ドを処理する。これらはＡＬ、ＢＬおよびＡＭ、ＢＭと
して識別される。これらのデータワードは、それぞれ第
１および第２のレジスタによって供給された信号から得
られる。各乗算パスは３７０　、３７２は、修正された
ブースアルゴリズムにしたがって乗数ＡＬ、ＢＬを記録
するように調節された２つの記録装置３７４　、３７８
および３７８゜３８０を含む。各記録装置３７４　、３
７８および３７８゜３８０の出力は、それらが関連する
各乗算器３８２゜３８４　、３８６　、３Ｈに結合され
ている。
第１のバイブラインレジスタ４０８ａ、　４０６ｂは各
パス３７０　、３７２の２つの乗算器３８２と３８４お
よび３８Ｂと３８８の間に設けられている。第２のパイ
ブラインレジスタ４０８ａ、　４０８ｂは各パス３７０
　、３７２の第２の乗算器３８４　、３８８の後方に挿
入されている。
加算器３９０　、　！２は、計算した部分的な積を合計
するために各パス３７０　、３７２の第２の乗算器３８
４゜３８８の出力に設けられている。第２組の加算器３
９４　、３９８は乗算パス３７０　、３７２の第２の乗
算器３８４　、３８８および加算器３９０　、３９２に
それぞれ結合されている。第２組の加算器３９４　、３
９８の各出力はそれぞれ乗算器３５０の出力積が出力さ
れる出力レジスタ４１０ａ、　４１０ｂに結合されてい
る。
第１の乗算パス３７０は、種々の点で第２の乗算パス３
７２に接続されている。各パスの第１および第２の乗算
器は２つのデータバス４００　、４０２１．：よって相
互接続され、一方策１のパスの２つの乗算器を分離する
レジスタはデータバス４０４によって第２のパス３７２
の第２の乗算器３８８に接続されている。下位桁ワード
を処理する第２の乗算パスの加算器は、キャリ入力を供
給するために選択的に第２の乗算パスの加算器３９４に
結合される出力を有する。これらの接続は、２つのパス
３７０　、３７２がそれぞれ接続データバスのエネーブ
ルに応じてビット×２４ビットまたは１６ビツトＸ１ｅ
ビツトデータを処理するように単独でまたは並列に動作
するように設けられている。これらの相互接続データバ
ス３７０　、３７２は、３２ビツト浮遊小数点データを
処理した場合に選択的にエネーブルされ、１８ビット固
定小数点データを処理した場合にはディスエーブルされ
る。
本発明の信号プロセッサ１０および乗算器１４のいずれ
に関しても制御ラインおよび論理回路は図面に示されて
いない。しかしながら、以下の表１はそこで識別された
オブコード記憶補助系を有する６４ビツトワードを示し
、そのビット２８乃至３５は第２図の乗算器１４によっ
て使用される。表１において乗算として識別されたビッ
トは乗算器１４に関連している。これらのオプコードは
以下において本発明の乗算器１４の制御論理を実行する
ために使用される制御蓄積ワード（ＣＳＤＡＴＡ）およ
びデータ蓄積ワード（、Ｄ　Ｓ　Ｄ　Ａ　Ｔ　Ａ　）に
関するマイクロコード命令セットを説明する表２乃至６
において与えられる。表７は乗算器１４に位置モードレ
ジスタ（ＳＭＲ）ビットを提供する。
表１．　　　　ワード分配 ビット　フィールド ６３乃至（ｔｏ　　ＭＯＤ ５９乃至５７　０ＰＥＲ ５６乃至５３０Ｐ１ ユニット アドレス データ／ オフセット データ／ オフセット コメント 発生器 ５２乃至４９０Ｐ２ メモリ 乗算器 ４８乃至４６ ４５乃至４３ ４２乃至３９ ３８乃至３６ ３５乃至３４ Ｒ Ｒ Ｓ Ｓ ＡＬＵ ３３乃至３１　８ ３０乃至２８Ｍ０Ｐ ２７乃至２Ｂ ■ 状態／モード レジスタ （ＳＭＲ） ＳＭＲ ＳＭＲ ＭＲ ２４乃至２１ ２０乃至１５ １４乃至１０ ９乃至５ ３乃至２ ＬＧ Ｄ ＰＯ Ｅ Ｒ Ｏ ＳＭＲ ＳＭＲ ＳＭＲ ＳＭＲ ＳＭＲ ＳＭＲ 保留 保留 表２．マイクロコード命令セット（ランモード）ＣＳデ
ータアクセス−ｍｓデデー＜４２：３９＞オブコード ＮＳ ＮＬ Ｒ ＮＡ ＳＯ 動作 Ｎ　ｏｐ、不履行長ワード Ｎｏｐ、不履行長ワード ＣＳデータから ＳＭＲを負荷する Ｎ　ｏｐ、不履行長ワード ＭＵＬＴＩから ＳＭＲを出力する ＮＯ ＳＩ ＮＩ ＮＳ ＮＬ ＳＡ ＬＡ ＮＳ　Ｏ ＬＯ ＳＩ ＮＬ　１ ＮＯｐｓ不履行長ワード ＭＵＬＴＩから ＳＭＲを出力する ＮＯｐ％不履行長ワード ＣＳデータ短ワード を読取る ＣＳデータ長ワード を読取る Ｎ　Ｏｐ、不履行短ワード Ｎ　Ｏｐ、不履行長ワード Ｎ　ｏｐ、不履行短ワード Ｎｏｐ、不履行長ワード Ｎ　ｏｐ、不履行短ワード Ｎ　Ｏｐ、不履行長ワード 表３．マイクロコード命令セット ＤＳデータアクセス−ｍｓデデー＜３８：３６＞ビット ０゜ １゜ オプコード ＮＳ、　　ＥＳ ＮＬ、　　ＥＬ 動作 Ｎｏｐｓ不履行長ワード Ｎｏｐｓ不履行長ワード ４゜ ５゜ Ｒ３゜ ＲＬ。
ＮＳ ＮＬ ＤＳデータ短ワード を読取る ＤＳデータ長ワード を読取る 表４．マイクロコード命令セット ＡおよびＢ演算数選択−ｍｓデデー＜３５：３１＞ビッ
ト オブコード　選択された演算数 Ａ　　　　　Ｂ ＨＨ保持、　　　保持、 Ａｌ−Ａｌ　　Ｂ１−Ｂ１、 ２−Ｂ２ ＨＲ保持、　　　Ｂｌ−ＲＡＬＵ。
Ａｌ−Ａｌ　　Ｂ２−ＢＩ ＨＣ保持、　　　Ｂ１− Ａｌ−Ａｌ　　ＣＳデータ、 ２−ＢＩ ＨＤ　　　　保持、　　　Ｂ１− Ａｌ−Ａｌ　　ＤＳデータ、 ２−Ｂ１ Ｒ Ｅ 保持、 Ａ　１−Ａ　１ 保持、 Ａ　１−Ａ　１ ＳＩ 保持、 Ｒ−Ａｌ Ｒ Ｒ− ＲＡＬＵ Ｒ Ｒ Ｆ Ａ　　Ｉ　　ＭＳＷ とＬＳＷを 交換 ＩＭＳＷ とＬＳＷを 交換 ＩＭＳＷ とＬＳＷを 交換 Ｂ　　１−ＭｏＵＴ ２−Ｂｌ 交換、 ２−ＢＩ ＢＩＭＳＷと ＬＳＷを交換 Ｂ２を保持 保持、 １−ＢＩ 保持、 １−ＢＩ ＲＡＬＵ。
２−ＢＩ Ｂ１端 ＣＳデータ、 ２−Ｂｌ Ｄ Ｍ Ｈ Ｓ Ｈ Ｈ Ｈ ＩＭＳＷ とＬＳＷを 交換 ＩＭＳＷ とＬＳＷを 交換 ＩＭＳＷ とＬＳＷを 交換 ＩＭＳＷ とＬＳＷを 交換 ＡＩ− ＲＡＬＵ ｌ− Ｃ５データ Ａ　ｌ　調 ＣＳデータ ＤＳデータ、 Ｂ２舖ＢＩ ＭｏＵＴ。
２−Ｂｌ 交換、 Ｂ１間Ｂ２、 ２−ＢＩ Ｂ　ＩＭＳＷと ＬＳＷを交換、 Ｂ２を保持 ＲＡＬＵ。
２−Ｂｌ 保持、 Ｂ１−Ｂ１、 ２−Ｂ２ ＲＡＬＵ。
　Ｃ Ｄ Ｍ Ｈ Ｓ Ｃ Ｈ ｌ− Ｃ５データ ｌ− Ｃ５データ ＡＩ糟 ＣＳデータ ２−ＢＩ ＣＳデータ、 ２−ＢＩ ＤＳデータ、 ２−ＢＩ ＭｏＵＴ。
Ａ　ｌ　卿 ＣＳデータ Ａ　１　曽 ＣＳデータ Ａ　１　冒 ＲＡ　　′Ｌ　Ｕ ＡＩ− 交換、 Ｂ１讃Ｂ２、 ２−ＢＩ ＢＩＭＳＷと ＬＳＷを交換、 Ｂ２を保持 Ｂ１卿 ＣＳデータ、 Ｂ２曝Ｂ１ 交換、 Ｈ Ｃ Ｄ Ｍ Ｈ Ｓ ＤＳデータ ＡＩ− ＤＳデータ Ａ　１　■ ＤＳデータ Ａ　１　■ ＤＳデータ ＤＳデータ ＡＩ− ＤＳデータ ＡＩ− ＲＡＬＵ Ｂｌ−Ｂｌ、 Ｂ　２輔Ｂ２ ＲＡＬＵ。
２−ＢＩ ＣＳデータ、 ２−ＢＩ ＤＳデータ、 Ｂ　２閣ＢＩ ＭｏＵＴ。
２−Ｂｌ 交換、 Ｂ１噛Ｂ２、 Ｂ２鱒ＢＩ ＢＩＭＳＷと ＬＳＷを交換、 Ｂ２を保持 Ｄ ＡＩ−Ｂｌ− ＲＡＬＵ　　　ＤＳデータ、 Ｂ２簡Ｂ１ 表５．マイクロコード命令セット 乗算動作−ｍｓデデー＜３０：２８＞ ピット　オブコード　動作 ＯＦＬＴ　　　　　浮遊小数点Ａ＊Ｂ Ｉ　　　ＦＬＸ　　　　　固定／浮遊小数点乗算、浮遊
（ＬＳＷＡ） ２　　　ＤＲＤ　　　　　固定小数点、ＭＳＷ　（ＭＳ
ＷＡ＊ＭＳ ＷＢ）：　ＭＳＷ　（ＬＳＷ ＡＩＬＳＷＢ） ３　　　ＤＬＴ　　　　　固定小数点、ＬＳＷ　（ＭＳ
ＷＡ＊ＭＳ ＷＢ）：　ＬＳＷ　（ＬＳＷ ＡＩＬＳＷＢ） ４　　　ＸＳＵ　　　　　固定小数点、ＭＳＷＡ＊ＭＳ
ＷＢ−Ｌ ＸＡＤ ＳＵ ７　　　　　ＱＡＤ ＳＷＡ　　＊　　Ｌ　　ＳＷＢ 固定小数点、 ＭＳＷＡ＊ＭＳＷＢ＋Ｌ ＳＷＡ＊ＬＳＷＢ ＭＳＷ　（ＭＯＵＴ）：　Ｍ ＳＷ　（ＸＳＵ　（Ａ、Ｂ）） ＭＳＷ　（ＭＯＵＴ）：　Ｍ ＳＷ　（ＸＡＤ　（Ａ、Ｂ）） 表６．マイクロコード命令セッ ＥＩＵＣ停止モード命令 ＥＩＵＣオブコード　動作 ＜６　：　３＞ ０　　　　１　ＤＬＥ １　　　　１　ＤＬＥ ２　　　　　ＬＤＡＥ 動作なし 動作なし ＭＳ　　ＭＵＬＴ＜０ニ ア〉上でＤＳ遅延く０： ３〉およびＤＳデータ ＜２８：３１＞を出力し、 ＭＵＬＴＯだけに供給 ト ＲＭＳ ＤＬＥ 　　ＤＬＥ ＤＡＥ ＤＬＥ する ＭＳ　　ＭＵＬＴ＜０ニ ア〉上でＤＳ遅延く０： ３〉およびＤＳデータ ＜２８：３１＞を出力し、 ＤＳデータ＜０　：　３＞ 上でＤＳ遅延＜０：３ 〉を負荷し、ＭＵＬＴ Ｏだけに供給する 動作なし 動作なし ＤＳデータ＜２８：３１＞ 上でＭＳ　　ＭＵＬＴ＜ ０：３〉を出力し、Ｍ ＵＬＴＯだけに供給す る ＤＳデータ＜Ｏ：３＞ 上で前のＭＳ　　ＭＵＬ Ｔ＜４　：　７＞を含むＭ Ｓ　　ＭＵＬＴ＜０：３ 　　ＤＬＥ ＥＳＥＴ ＴＳＴ ＤＬＥ ＨＦＬ ＨＦＳ ＳＣＮ ＳＣＮ 〉を出力し、ＭＵＬＴ Ｏに供給する 動作なし 動作なし 試験モードを設定 動作なし 長い走査バスをシフト する 短い走査バスをシフト する ＴＭＲ＜　１　＞を設定し、 短い走査パスをシフト する ＴＭＲ＜　１　＞をリセッ トし、短い走査パスを シフトする 表７゜ 位置モードレジスタ ＳＭＲビット ２５乃至２４ 名称 ＭＯＦ ＭＵ　　Ｆ ＭＩＯ ＭＩＲ ＣＳＤ ＬＩＭ 記載 トラップ：乗算器 オーバーフロー トラップ：乗算器 アンダーフロー トラップ：乗算器 無効動作 トラップ：正しく ない結果 モード二乗算器側 御蓄積遅延 モード：乗算器リ ミタ ＲＮＤ モード二乗算器ラ ウンディング ここに提供された表１乃至７および第２図および１１１
３図を含む情報から、信号プロセッサの当業者は手動で
またはＳ　ｏｑｕｅ１社（カルフォルニア）のＣＡＤグ
ループから市販されたような市販のソフトウェアによっ
て、本発明の乗算器１４を構成するタイミングおよび制
御論理回路を生成することができる。ここで与えられた
データ流の記載および動作のその説明によってこの論理
回路を使用して当業者は本発明を構成することができる
。
動作において第２図および第３図を参照すると、本発明
の乗算器１４は以下のように動作する。信号プロセッサ
１０における実行に関してレジスタおよび演算論理ユニ
ットからのデータバスは付加的に設けられているが、乗
算されるべきデータは２つのデータバス３３８　、３３
８に沿って供給される。データは１８ビツトの固定小数
点フォーマットまたは３２ビツト浮遊小数点フォーマッ
トのいずれかにおいて供給される。
二重の１６ビツトモードにおいて、各バス中のデータは
下位桁ワードおよび上位桁ワードに区分され、乗算ユニ
ット３５０に供給される。二重の１６ビツト固定小数点
モードにおいて、２つの並列乗算バス３７０　、３７２
は互いに接続されず、２つのバスは通常の方法で１６ビ
ツトの内および外積を生成するためにデータを処理する
。乗算器３５０が３２ビツト浮遊小数点モードで動作さ
れた場合、２つの乗算バス３７０　、３７２は相互接続
され、３２ビツト幅のデータバスの２４ビツトが乗算処
理に使用される。
８つの付加的なビットは、はぼ通常の方法で指数プロセ
ッサ３６２によって並列に処理される指数を含む。
乗算器１４はまたデータバス３３６　、３３８を使用せ
ずに各クロックパルス期間中変化しないデータとデータ
の乗算を実行する。これはレジスタ３４８および５人カ
マルチブレクサ３４０に対するそのフィードバックルー
プによって達成される。このフィードバックループは、
他の全クロックパルスの期間中に前に使用されたデータ
の再循環を可能にする。さらに、乗算器１４の最後の積
は、データバス３５Ｂによって５人カマルチブレクサに
この積を戻すことによって乗算数として使用されること
ができる。
乗算器は２つの３２ビツトデータワードで動作し、２つ
の１８ビツトＸＩＢビツトまたは１つの２４ビツト×２
４ビツトの乗算を実行する。３クロツク遅延後、２つの
３２ビツトまたは１つの４８ビツトの積はそれぞれ固定
および浮遊小数点動作からの出力として与えられる。乗
算動作と並列に、浮遊小数点積指数が計算される。
したがって、乗算器１４は１つおきの全クロックパルス
の間に複素数演算の固定小数点積を形成することができ
る。２つの１６ビツトＸ１８ビツト固定小数点積または
１つの３２ビツト浮遊小数点積はクロックパルス全てに
、関して開始され、その結果は連続ベースでの固定バイ
ブライン遅延後に利用することができる。固定および浮
遊小数点バイブライン動作はまた３２ビモ インターリーブされることができる。３２ビツト入力演
算数は３つの外部ソース（ＣＳデータ、ＤＳデータおよ
びＲＡＬＵ）または最後の出力積から選択される。
以上のように、３２ビツトデータワード長を有する複数
の選択された入力ワードに関して複素数固定および浮遊
小数点代数乗算を行う新しく改善された乗算器が記載さ
れている。本発明の並列およびインターリーブされた構
造は、２つの１６ビツトＸ１８ビツト固定小数点データ
ワードフォーマットまたは１つの３２ビツト浮遊小数点
データワードフォーマットのいずれかにおける３２ビツ
ト人カデータワードの処理を可能にする。
上記の実施例は単に本発明の原理の適用を表す多数の特
有の実施例の１つを説明しているに過ぎないものである
ことを理解すべきである。当業者は、本発明の技術的範
囲を逸脱することなく多数の他の構造を容易に構成し得
ることは明らかである。特に、適用されない特定の乗算
器として使用された場合、データ入力は例えば２つ（Ｃ
Ｓデータ、ＤＳデータ）に減少され、したがってＲＡＬ
Ｕを省略することができる。
【図面の簡単な説明】
第１図は、本発明の原理による乗算器を具備している信
号プロセッサのブロック図である。 第２図は第１図の乗算器の詳細なブロック図である。 第３図は第２図の乗算器の乗算ユニットを詳細に示す。 １０・・・プロセッサ、１１・・・インターフェイス、
１３ａ　。 １３ｂ・・・データ蓄積メモリ、１４・・・・・・乗算
器、１７・・・制御装置、１Ｂ・・・マイクロ蓄積メモ
リ、２０ａ　、　２０ｂ・・・演算論理ユニット、３３
２　、３３４　、３４４　、３４８　。 ３５２・・・レジスタ、３４０　、３４２・・・マルチ
プレクサ、３６０・・・状態／モード論理回路、３７４
　、３７６　、３７８　。 ３８０・・・記録装置、３９０　、３９２　、３９４　
、３９６・・・加算器。 出願人代理人　　弁理士　鈴江武彦 １、事件の表示 特願平２−１７６６２　＠ 名称　ヒユーズ−エアクラフト・カンパニ４、代理人 東京都千代田区霞が関３丁目７番２号 〒１００　１１１話　０３　（５０２）３１８１　（大
代表）６、補正の対象 明細書の特許請求の範囲の欄 ８、補正の内容 特許請求の範囲を別紙の通り訂正する ２、特許請求の範囲 （１）予め定められたデータワード基を有する複数の入
力ワードに関して実数および複素数固定小数点および浮
遊小数点代数乗算を選択的に実行する乗算回路において
、 入力データワードの下位および上位桁部分を含む第１お
よび第２の出力ワードを供給するために予め定められた
データワード基を有する複数の入力データワードを受信
するように構成された入力論理手段と、 第１および第２の出力ワードを受信するように構成され
た入力論理手段に結合され、浮遊小数点乗算を実行する
ときに第１および第２の出力ワードの下位桁のワードお
よび上位桁のワードをそれぞれ処理し、固定小数点乗算
を実行するときには各乗算パスに沿って複数の入力ワー
ドをそれぞれ処理する修正されたブース演算を行うよう
に構成された第１および第２の選択的に相互接続された
並列パイプライン乗算パスを含む乗算手段と、第１およ
び第２の直列接続された乗算器をそれぞれ含み、第１の
パイプラインレジスタがその間に接続され、第２のパイ
プラインレジスタが第２の乗算器の出力に接続されてい
る第１および第２の乗算パスと、 各パスの第２の乗算器の出力にそれぞれ結合された第１
および第２の加算器であって、第１の乗算パスの加算器
はキャリ入力を供給するために第２の乗算パスの加算器
の入力に選択的に結合可能な出力を有する第１および第
２の加算器とを具備し、 乗算手段は、第１および第２の並列バイブライン乗算パ
スおよび第１および第２の加算器が相互接続されたとき
に浮遊小数点乗算を実行し、第１および第２の並列バイ
ブライン乗算パスおよび第１および第２の加算器が選択
的に分離されたときに固定小数点乗算を実行することを
特徴とする乗算回路。 （２）前記乗算手段において、第１および第２の直列に
結合された乗算器は各パスに設けられ、各パス中の乗算
器はそれぞれ各上位桁のワードを受信するために入力論
理手段に記録論理回路を結合させ、各下位桁のワードを
受信するために入力論理手段に各パスの第１の乗算器を
結合させ、各パスの第１および第２の乗算器に結合され
た加算器は乗算回路の出力積を形成するために乗算器の
部分積出力を組み合わせることを特徴とする請求項１記
載の乗算回路。 （３）乗算手段によって実行される浮遊小数点乗算に関
連した指数値を処理するために乗算手段と並列に結合さ
れた指数処理手段を具備することを特徴とする請求項１
記載の乗算回路。 （４）予め定められたデータワード基を有する複数の入
力ワードに関して実数および複素数固定小数点および浮
遊小数点代数乗算を選択的に実行する乗算回路において
、 入力データワードの下位および上位桁部分を含む第１お
よび第２の出力ワードを供給するために予め定められた
データワード基を有する複数の入力データワードを受信
するように構成された入力論理手段と、 第１および第２の出力ワードを受信するように構成され
た入力論理手段に結合され、第１およびｍ２の出力ワー
ドの下位桁のワードおよび上位桁のワードをそれぞれ処
理し、修正されたブース演算を行うように構成された第
１および第２の選択的に相互接続された並列パイプライ
ン乗算バスを含む乗算手段と、 第１および第２の直列接続された乗算器をそれぞれ含み
、パイプラインレジスタがその間に接続され、第２のパ
イプラインレジスタが第２の乗算器の出力に接続され、
各バスは第２の乗算器の出力に結合された加算器を含み
、そこにキャリ入力を供給するために第１の乗算バスの
加算器は第２の乗算器の出力の加算器の入力に選択的に
結合された出力を有するｊｉｉｌおよび第２の乗算バス
と、第１および第２の選択的に結合されたデータバスを
具備し、第１および第２の乗算器にそれぞれ選択的に相
互接続するように構成され、第２の乗算バスの第２の乗
算器に第１の乗算バスのパイプラインレジスタを選択的
に相互接続するように構成された結合されたデータレジ
スタバスを具備する乗算手段とを具備し、 乗算回路は、第１および第２のレジスタパスおよびデー
タレジスタバスおよび第１および第２の加算器が一緒に
結合されたときに固定小数点乗算を実行し、第１および
第２のレジスタパスおよびデータレジスタバスおよび第
１および第２の加算器が結合されないときに浮遊小数点
乗算を実行することを特徴とする乗算回路。 （５）予め定められたデータワード長を有する複数の入
力ワードに関して実数および複素数固定小数点および浮
遊小数点代数乗算を選択的に実行する乗算回路において
、 第１および第２の出力ワードを出力するために予め定め
られたデータワード長を有する複数の入力データワード
を受信するように構成された入力論理手段と、 ′！Ｊ１および！１１Ｎ２の出力ワードを受信する入力
論理手段に接続され、修正されたブース演算を行うよう
に構成された第１および第２の選択的に相互接続された
並列パイプライン乗算バスを含む乗算手段と、 第１および第２の直列接続された乗算器をそれぞれ含み
、第１のパイプラインレジスタがその間に接続され、第
２のパイプラインレジスタが第２の乗算器の出力に接続
され、各バスは第２の出力に結合された加算器を含み、
第１の乗算バスの加算器はそこにキャリ入力を供給する
ために第２の乗算バスの加算器の入力に選択的に結合さ
れる出力を具備する第１および第２の乗算バスと、第１
および第２の選択的に結合可能なデータバスを具備し、
第１および第２の乗算器にそれぞれ相互接続するように
構成され、第２の乗算バスの第２の乗算器に第１の乗算
バスのパイプラインレジスタを選択的に相互接続するよ
うに構成された結合可能なデータレジスタバスを具備す
る乗算手段とを具備し、 乗算回路は、第１および第２のレジスタパスおよびデー
タレジスタバスおよび第１および第２の加算器が一緒に
結合されたときに固定小数点乗算を実行し、第１および
第２のレジスタパスおよびデータレジスタバスおよび第
１および第２の加算器が結合されないときに浮遊小数点
乗算を実行することを特徴とする乗算回路。 出願人代理人　弁理士　鈴江武彦

Claims (3)

    【特許請求の範囲】
  1. （１）予め定められたデータワード長を有する複数の入
    力ワードに関して実数および複素数固定少数点および浮
    遊小数点代数乗算を選択的に実行する乗算回路において
    、 入力データワードの下位および上位桁部分を含む第１お
    よび第２の出力ワードを供給するために予め定められた
    データワード長を有する複数の入力データワードを受信
    するように構成された入力論理手段と、 第１および第２の出力ワードを受信するように構成され
    た入力論理手段に結合され、浮遊小数点乗算を実行する
    ときに第１および第２の出力ワードの下位桁のワードお
    よび上位桁のワードをそれぞれ処理し、固定小数点乗算
    を実行するときには各乗算パスに沿って複数の入力ワー
    ドをそれぞれ処理する修正されたブース演算を行うよう
    に構成された第１および第２の選択的に相互接続された
    並列パイプライン乗算パスを含む乗算手段と、第１およ
    び第２の直列接続された乗算器をそれぞれ含み、第１の
    パイプラインレジスタがその間に接続され、第２のパイ
    プラインレジスタが第２の乗算器の出力に接続されてい
    る第１および第２の乗算パスと、 各パスの第２の乗算器の出力にそれぞれ結合された第１
    および第２の加算器であって、第１の乗算パスの加算器
    はキャリ入力を供給するために第２の乗算パスの加算器
    の入力に選択的に結合可能な出力を有する第１および第
    ２の加算器とを具備し、 乗算手段は、第１および第２の並列パイプライン乗算パ
    スおよび第１および第２の加算器が相互接続されたとき
    に浮遊小数点乗算を実行し、第１および第２の並列パイ
    プライン乗算パスおよび第１および第２の加算器が選択
    的に分離されたときに固定小数点乗算を実行することを
    特徴とする乗算回路。
  2. （２）前記乗算手段において、第１および第２の直列に
    結合された乗算器は各パスに設けられ、各パス中の乗算
    器はそれぞれ各上位桁のワードを受信するために入力論
    理手段に記録論理回路を結合させ、各下位桁のワードを
    受信するために入力論理手段に各パスの第１の乗算器を
    結合させ、各パスの第１および第２の乗算器に結合され
    た加算器は乗算回路の出力積を形成するために乗算器の
    部分積出力を組合わせることを特徴とする請求項１記載
    の乗算回路。
  3. （３）乗算手段によって実行される浮遊小数点乗算に関
    連した指数値を処理するために乗算手段と並列に結合さ
    れた指数処理手段を具備することを特徴とする請求項１
    記載の乗算回路。
JP2017662A 1989-01-27 1990-01-26 乗算器 Expired - Lifetime JPH0727457B2 (ja)

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US07/303,789 US4953119A (en) 1989-01-27 1989-01-27 Multiplier circuit with selectively interconnected pipelined multipliers for selectively multiplication of fixed and floating point numbers
US303789 1989-01-27

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JPH02240728A true JPH02240728A (ja) 1990-09-25
JPH0727457B2 JPH0727457B2 (ja) 1995-03-29

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ID=23173703

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