JPH0727457B2 - 乗算器 - Google Patents

乗算器

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JPH0727457B2
JPH0727457B2 JP2017662A JP1766290A JPH0727457B2 JP H0727457 B2 JPH0727457 B2 JP H0727457B2 JP 2017662 A JP2017662 A JP 2017662A JP 1766290 A JP1766290 A JP 1766290A JP H0727457 B2 JPH0727457 B2 JP H0727457B2
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Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は一般にデジタル信号処理システム、特に複素数
固定および浮遊小数点代数乗算を実行するようなシステ
ムで使用するための乗算器に関する。
［従来技術］ 実時間で厳密なベクトルおよびスカラ計算動作を実行す
る性能は信号処理システムの重要な部分である。しかし
ながら、この要求はまた信号処理システムの寸法、重
量、電力および冷却に関する過酷な物理的制限を伴うこ
とが多い。過去において、信号プロセッサ設計者は対立
する要求において妥協しなければならず、結果として不
十分な特性を持つプロセッサになることが多かった。
［発明の解決すべき課題］ 通常の信号プロセッサはまたほぼ５メガヘルツの比較的
遅いシステムクロック速度および16ビットの固定小数点
データで動作する限定能力のために特性が制限されてい
る。このような通常の信号プロセッサの固定小数点動作
に基く制限は多数の適用状況において著しいものになっ
てきている。多数の信号処理アルゴリズムには大きいダ
イナミック範囲を有する代数計算が必要であり、32ビッ
トの浮遊小数点処理が必要とされている。
本発明によると、複素数代数乗算はデジタル信号処理に
使用されることが多い。４つの実数乗算および２つの実
数加算を必要とする複素数乗算は、通常非常に複雑な回
路を使用して計算される。
このような典型的な乗算器の１つはデニス.A.ヘンリン
氏他による文献（“A16Bit×16Bit Pipelined Multipli
er Macrocell",IEEE Journal of Solid−State Circuit
s,Vol.SC−20,No.2,542乃至547頁、1985年４月）に記載
されている。この乗算器は、乗算を行うためによく知ら
れた修正ブース演算を使用する。
通常の乗算器は、典型的に固定小数点データまたは浮遊
小数点データのいずれかを処理する。このような通常の
乗算器の典型的なものはWeitek社、Raython社またはAna
log Devices社およびその他の半導体製造業者により市
販されている。しかしながら、単一の乗算装置内で固定
および浮遊の両小数点乗算が必要になる場合には、装置
は大きいダイナミック範囲を有する演算数を乗算し、こ
のような乗算を行う能力を具備した乗算器は通常得られ
ない。
［課題解決のための手段］ 通常の乗算器の限界を克服するために、本発明は予め定
められたデータワード長（32ビット）を有する複数の選
択された入力ワードに関して複素数固定および浮遊小数
点代数乗算を行う乗算器を提供する。乗算器は、修正さ
れたブースアルゴリズムを実行する並列パイプライン乗
算装置である。本発明の乗算器は、二重の16ビット固定
小数点データワードフォーマットまたは１つの32ビット
浮遊小数点データワードフォーマットのいずれかにおい
て32ビットデータ入力ワードの処理を可能にする。
乗算器は、入力データワードを受信し、選択されたワー
ド長をそれぞれ有する下位桁ワードおよび上位桁ワード
を含む第１および第２の出力ワードを選択的に供給する
入力論理回路を含む。乗算ユニットは、修正されたブー
スアルゴリズムを実行するように構成された第１および
第２の選択的に相互接続される並列パイプライン乗算パ
スを含む入力論理装置に結合されている。２つの乗算パ
スは、それぞれ第１および第２のデータワードの下位桁
ワードおよび上位桁ワードを処理する。第１および第２
の加算器は各パスの各第２の乗算器に結合され、第１の
乗算パスの加算器はその出力がキャリ入力を供給するよ
うに第２の乗算パスの加算器の入力に選択的に結合され
る。
２つの乗算パスは、それぞれ第１および第２のデータワ
ードの下位桁ワードおよび上位桁ワードを処理する。各
乗算パスは、修正されたブースアルゴリズムにしたがっ
て乗数を記録する２つの記録装置を含む。各記録装置の
出力はそれらが関連した各乗算器に結合されている。パ
イプラインレジスタは、各パスの２つの乗算器の間およ
び各パスの第２の乗算器の後方に設けられている。加算
器は修正されたブースアルゴリズムに必要とされるよう
に各パスの第２の乗算器の出力に設けられている。第２
組の加算器は各パスの各第２の乗算器および各乗算パス
の各加算器に結合されている。
第１の乗算パスは、種々の点で第２の乗算パスに接続さ
れている。これらのデータパスは32ビット浮遊小数点デ
ータを処理したときに選択的にエネーブルされ、16ビッ
ト固定小数点データの場合にはディスエーブルされる。
本発明の並列およびインターリーブ構造は、二重の16ビ
ット固定小数点データワードフォーマットまたは１つの
32ビット浮遊小数点データワードフォーマットのいずれ
かにおける32ビットデータ入力ワードの処理を可能にす
る。選択的に２つの乗算パスを分離すると、16ビット固
定小数点データワードによって２つの16ビットのフォー
マットにおける32ビット入力データワードを処理して２
つの32ビット固定小数点の積を生成することができる。
加算器を含むポスト乗算論理回路は、２つの32ビット固
定小数点積が４つの方法の任意の１つで結合されて単一
の32ビットワードにされることを可能にする。整数乗算
に関して、各積の下位桁の16ビットは32ビットワードに
パックされることができる。分数乗算に関しては、各積
の上位桁の16ビットが32ビットワードにパックされるこ
とができる。複素数乗算に関して、２つの積の和または
差が計算される。選択的に２つの乗算パスを結合するこ
とにより、32ビット浮遊小数点データワードを処理して
１つの32ビット浮遊小数点の積を生成することができ
る。乗算器はまた、乗算器によって実行された浮遊小数
点乗算に関連する指数値を処理する乗算器と並列結合さ
れた指数プロセッサを含んでいる。
［実施例］ 第１図を参照すると、本発明の原理による２つの乗算器
14aおよび14b（以下一括して示すときは14で示す）を含
む信号プロセッサ10のブロック図が示されている。信号
プロセッサ10は乗算器14を説明する内容を提供するため
に概略的に示される。
第１図に示された信号プロセッサ10は一般にI/Oで示さ
れた入力／出力セクション、CPUで示された中央処理ユ
ニット、およびAE0およびAE1で示された２つの演算素子
の４つの主要セクションを含む。特に、入力／出力セク
ションは複数の構成可能な入力／出力ポートを提供する
外部インターフェイスユニット11を含む。外部インター
フェイスユニット11はデータバス12a,12bによってデー
タを蓄積するために使用される２つのデータ蓄積メモリ
13a,13b、２つの乗算器14a,14b、およびデータで動作す
る２つのレジスタおよび演算論理ユニット20a,20bに結
合されている。データ蓄積メモリ13a,13bは典型的に技
術的に良く知られた方法でメモリ空間を保存するために
予め限定されたパックフォーマットにデータを蓄積す
る。
制御コードを蓄積するために使用される制御蓄積メモリ
15は、演算素子制御装置17、乗算器14a,14bおよび２つ
のレジスタおよび演算論理ユニット20a,20bに対して制
御蓄積バス16によって結合される。マイクロ蓄積メモリ
18は演算素子制御装置17に結合され、データ蓄積メモリ
13a,13b、乗算器14a,14bおよびレジスタおよび演算論理
ユニット20a,20bによって使用されるマイクロコード命
令を蓄積するために使用される。
プロセッサ10は一般に以下のように機能する。プロセッ
サ10によって処理されるべき信号はコンピュータインタ
ーフェイス11によって受信され、データ蓄積メモリ13a,
13bに蓄積される。プロセッサの演算素子の処理パラメ
ータおよびどのステップが演算素子AE0およびAE1によっ
て実行されるかを定めるマイクロコード命令はマイクロ
蓄積メモリ18に蓄積される。マイクロコード命令に対す
るポインタ、計算中に演算素子によって使用されるプロ
グラム可能な係数および演算素子からの直接データ処理
結果から構成される適用プログラムは制御蓄積メモリ15
に蓄積される。演算素子制御装置17は、マイクロコード
命令を実行させてデータを処理させる適用プログラムを
実行する。演算素子AE0およびAE1は並列パイプラインプ
ロセッサとして動作し、通常理解されるように演算素子
制御装置の制御の下にマイクロコード命令にしたがって
データを処理する。
制御パラメータは制御蓄積メモリ15から乗算器14a,14b
およびレジスタおよび演算論理ユニット20a,20bに送ら
れ、データ蓄積メモリ13a,13bからのデータは通常理解
される方法で演算素子制御装置17の制御の下に演算素子
AE0およびAE1によって処理される。
第２図を参照すると、本発明の原理による乗算器が示さ
れており、それは第１図に示された信号プロセッサ10の
種々の素子に対する接続を含んでいる。本発明は上記の
信号プロセッサ10におけるその配置および構造を参照し
て記載されているが、その使用に限定されるものではな
い。本発明は、上記のプロセッサとは別の適用に適した
独立の乗算器として使用されることができる。
乗算器14は、制御蓄積およびデータ蓄積バス336,338に
結合された制御蓄積およびデータ蓄積アンパック論理回
路332,334を含む入力論理回路330を含む。５入力マルチ
プレクサ340および３入力マルチプレクサ342を含む２つ
の多入力マルチプレクサは、出力されたデータ信号を受
信するために各アンパック論理回路332,334に結合され
た入力を有する。アンパック論理回路332,334の出力は
各論理回路332,334から３入力マルチプレクサ342および
５入力マルチプレクサ340結合されている。
２つのマルチプレクサ340,342の出力は第１および第２
のレジスタ344,346によって乗算ユニット350および指数
プロセッサ362に結合されている。さらに、第１のレジ
スタ344の出力はデータパス356に沿って５入力マルチプ
レクサ340に入力としてフィードバックされる出力を具
備した第３のレジスタ348に結合されている。乗算ユニ
ット350および指数プロセッサ362の出力は乗算出力レジ
スタ352に結合される。出力レジスタ352の出力はデータ
パス358に沿って５入力マルチプレクサ340の入力に結合
され、またシステム10のレジスタおよび演算論理ユニッ
ト20aに結合される。
信号プロセッサ10において、信号はレジスタおよび演算
論理ユニット20から乗算器14に結合される。これらの入
力信号はデータパス354に沿って２つのマルチプレクサ3
40,342の残りの入力に結合される。
状態／モード論理回路360は制御蓄積バス336および乗算
ユニット350に結合されている。状態／モード論理回路3
60は、乗算器14およびシステム10の別の素子を通るデー
タの適切なパイプラインを保証するためにシステムの種
々の素子に状態、モードおよびトラップ信号を供給す
る。状態／モード回路360のデータレジスタおよびマル
チプレクサの詳細は第２図に明瞭に示されており、ここ
では詳しく論じない。
第３図を参照すると、本発明の乗算ユニット350が詳細
に示されている。乗算ユニット350は、修正されたブー
スアルゴリズムを実行するように構成された第１および
第２の選択的に相互接続される並列パイプライン乗算パ
ス372,370を含む。修正されたブースアルゴリズムは技
術的に良く知られており、デニス.A.ヘンリン氏他によ
る文献（“A16Bit×Bit Pipelined Multiplier Macroce
ll",IEEE Journal of Solid−State Circuits,Vol.SC−
20,No.2,542乃至547頁、1985年４月）およびK.ハワング
による文献（“Computor Arithmetric",NewYork:Wiley,
1979年）において詳細に論じられている。２つの乗算パ
ス372,370はそれぞれ第１および第２のデータワードの
下位桁ワードおよび上位桁ワードを処理する。これらは
AL,BLおよびAM,BMとして識別される。これらのデータワ
ードは、それぞれ第１および第２のレジスタによって供
給された信号から得られる。各乗算パス370,372は、修
正されたブースアルゴリズムにしたがって乗数BM,BLを
記録するように調節された２つの記録装置374,376およ
び378,380を含む。各記録装置374,376および378,380の
出力は、それらが関連する各乗算器382,386,388に結合
されている。
第１のパイプラインレジスタ406a,406bは各パス370,372
の２つの乗算器382と384および386と388の間に設けられ
ている。第２のパイプラインレジスタ408a,408bは各パ
ス370,372の第２の乗算器384,388の後方に挿入されてい
る。第１組目の加算器390,392は、計算した部分的な積
を合計するために各パス370,372の第２の乗算器384,388
の出力に設けられている。第２組目の加算器394,396は
乗算パス370,372の第２の乗算器384,388および第１組目
の加算器390,392にそれぞれ結合されている。第２組目
の加算器394,396の各出力は、それぞれ乗算ユニット350
の出力積が出力される出力レジスタ410a,410bに結合さ
れている。
第１の乗算パス372は、種々の点で第２の乗算パス370に
接続されている。各パスの第１および第２の乗算器は、
２つのデータパス400,402によって相互接続され、一方
第２のパス370の２つの乗算器382,384を分離するレジス
タ406aは、データパス404によって第１のパス372の第２
の乗算器388に接続されている。下位桁ワードを処理す
る第１の乗算パス372の第２組目の加算器である第１の
加算器396は、パス405を通じてキュリ入力を供給するた
めに選択的に第２の乗算パス370の第２組目の加算器で
ある第２の加算器394に結合される出力を有する。これ
らの接続は、２つのパス370,372が、それぞれ接続デー
タパスのエネーブルに応じて24ビット×24ビットまたは
16ビットデータを処理するように単独でまたは並列に動
作するように設けられている。パス400,402,404,405に
よって、相互接続可能なこれらのデータパス370,372
は、32ビット浮遊小数点データを処理した場合に選択的
にエネーブルされ、16ビット固定小数点データを処理し
た場合はディスエーブルされる。
本発明の信号プロセッサ10および乗算器14のいずれに関
しても制御ラインおよび論理回路は図面に示されていな
い。しかしながら、以下の表１はそこで識別されたオプ
コード記憶補助系に有する64ビットワードを示し、その
ビット28乃至35は第２図の乗算器14によって使用され
る。表１において乗算として識別されたビットは乗算器
14に関連している。これらのオプコードは以下において
本発明の乗算器14の制御論理を実行するために使用され
る制御蓄積ワード（CSDATA）およびデータ蓄積ワード
（DSDATA）に関するマイクロコード命令セットを説明す
る表２乃至６において与えられる。表７は乗算器14に位
置モードレジスタ（SMR）ビットを提供する。
ここに提供された表１乃至７および第２図および第３図
を含む情報から、信号プロセッサの当業者は手動でまた
はSoquel社（カルフォルニア）のCADグループから市販
されたような市販のソフトウェアによって、本発明の乗
算器14を構成するタイミングおよび制御論理回路を生成
することができる。ここで与えられたデータ流の記載お
よび動作のその説明によってこの論理回路を使用して当
業者は本発明を構成することができる。
動作において第２図および第３図を参照すると、本発明
の乗算器14は以下のように動作する。信号プロセッサ10
における実行に関してレジスタおよび演算論理ユニット
からのデータパスは付加的に設けられているが、乗算さ
れるべきデータは２つのデータバス336,338に沿って供
給される。データは16ビットの固定小数点フォーマット
または32ビット浮遊小数点フォーマットのいずれかにお
いて供給される。
二重の16ビットモードにおいて、各パス中のデータは下
位桁ワードおよび上位桁ワードに区分され、乗算ユニッ
ト350に供給される。二重の16ビット固定小数点モード
において、２つの並列乗算パス370,372は互いに接続さ
れず、２つのパスは通常の方法で16ビットの内および外
積を生成するためにデータを処理する。乗算器350が32
ビット浮遊小数点モードで動作された場合、２つの乗算
パス370,372は相互接続され、32ビット幅のデータパス
の24ビットが乗算処理に使用される。８つの付加的なビ
ットは、ほぼ通常の方法で指数プロセッサ362によって
並列に処理される指数を含む。
乗算器14はまたデータバス336,338を使用せずに各クロ
ックパルス期間中変化しないデータとデータの乗算を実
行する。これはレジスタ348および５入力マルチプレク
サ340に対するそのフィードバックループによって達成
される。このフィードバックループは、他の全クロック
パルスの期間中に前に使用されたデータの再循環を可能
にする。さらに、乗算器14の最後の積は、データパス35
8によって５入力マルチプレクサにこの積を戻すことに
よって乗算数として使用されることができる。
乗算器は２つの32ビットデータワードで動作し、２つの
16ビット×16ビットまたは１つの24ビット×24ビットの
乗算を実行する。３クロック遅延後、２つの32ビットま
たは１つの48ビットの積はそれぞれ固定および浮遊小数
点動作からの出力として与えられる。乗算動作と並列
に、浮遊小数点積指数が計算される。
したがって、乗算器14は１つおきの全クロックパルスの
間に複素数演算の固定小数点積を形成することができ
る。２つの16ビット×16ビット固定小数点積または１つ
の32ビット浮遊小数点積はクロックパルス全てに関して
開始され、その結果は連続ベースでの固定パイプライン
遅延後に利用することができる。固定および浮遊小数点
パイプライン動作はまた32ビット浮遊小数点計算に対し
てインターリーブされることができる。32ビット入力演
算数は３つの外部ソース（CSデータ、DSデータおよびRA
LU）または最後の出力積から選択される。
以上のように、32ビットデータワード長を有する複数の
選択された入力ワードに関して複素数固定および浮遊小
数点代数乗算を行う新しく改善された乗算器が記載され
ている。本発明の並列およびインターリーブされた構造
は、２つの16ビット×16ビット固定小数点データワード
フォーマットまたは１つの32ビット浮遊小数点データワ
ードフォーマットのいずれかにおける32ビット入力デー
タワードの処理を可能にする。
上記の実施例は単に本発明の原理の適用を表す多数の特
有の実施例の１つを説明しているに過ぎないものである
ことを理解すべきである。当業者は、本発明の技術的範
囲を逸脱することなく多数の他の構造を容易に構成し得
ることは明らかである。特に、適用されない特定の乗算
器として使用された場合、データ入力は例えば２つ（CS
データ、DSデータ）に減少され、したがってRALUを省略
することができる。
【図面の簡単な説明】
第１図は、本発明の原理による乗算器を具備している信
号プロセッサのブロック図である。 第２図は第１図の乗算器の詳細なブロック図である。 第３図は第２図の乗算器の乗算ユニットを詳細に示す。 10…プロセッサ、11…インターフェイス、13a,13b…デ
ータ蓄積メモリ、14…乗算器、17…制御装置、18…マイ
クロ蓄積メモリ、20a,20b…演算論理ユニット、332,33
4,344,346,352…レジスタ、340,342…マルチプレクサ、
360…状態／モード論理回路、374,376,378,380…記録装
置、390,392,394,396…加算器。
フロントページの続き (56)参考文献 特開 昭60−205746（ＪＰ，Ａ) 特開 昭62−67637（ＪＰ，Ａ) 特開 昭60−37034（ＪＰ，Ａ)

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】予め定められたデータワード長を有する複
    数の入力ワードに関して、実数および複素数固定小数点
    および浮遊小数点代数乗算を選択的に実行する乗算回路
    において、 入力データワードの下位および上位桁部分を含む第１お
    よび第２の出力ワードを供給するために、予め定められ
    たデータワード長を有する複数の入力データワードを受
    信するように構成された入力論理手段と、 第１および第２の出力ワードを受信するように入力論理
    手段に結合され、浮遊小数点乗算を実行するときには第
    １および第２の出力ワードの下位桁のワードと上位桁の
    ワードとをそれぞれ処理し、固定小数点乗算を実行する
    ときには各乗算パスに沿った複数の入力ワードをそれぞ
    れ処理するために、修正されたブース演算を行うように
    構成された第１および第２の選択的に相互接続される並
    列パイプライン乗算パスを含む乗算手段と、 第１および第２の直列接続された乗算器をそれぞれ含
    み、第１のパイプラインレジスタがその間に接続され、
    第２のパイプラインレジスタが第２の乗算器の出力に接
    続されている第１および第２の乗算パスと、 各パスの第２の乗算器の出力にそれぞれ結合された第１
    および第２の加算器であって、第１の乗算パスの加算器
    はキャリ入力を供給するために第２の乗算パスの加算器
    の入力に選択的に結合可能な出力を有する第１および第
    ２の加算器とを具備し、 乗算手段は、第１および第２の並列パイプライン乗算パ
    スと第１および第２の加算器とが相互接続されたときに
    は浮遊小数点乗算を実行し、第１および第２の並列パイ
    プライン乗算パスと第１および第２の加算器とが選択的
    に分離されたときには固定小数点乗算を実行することを
    特徴とする乗算回路。
  2. 【請求項２】前記乗算手段において、第１および第２の
    直列に結合された乗算器は各パスに設けられ、各パス中
    の乗算器は記録論理回路を具備し、前記第２の乗算パス
    の第１および第２の乗算器は上位桁のワードを受信する
    ために入力論理手段に結合され、前記第１の乗算パスの
    第１および第２の乗算器は下位桁のワードを受信するた
    めに入力論理手段に結合され、 各パスの第１および第２の乗算器に結合された加算器
    は、乗算回路の出力積を形成するために乗算器の部分積
    出力を組み合わせることを特徴とする請求項１記載の乗
    算回路。
  3. 【請求項３】乗算手段によって実行される浮遊小数点乗
    算に関連した指数値を処理するために、乗算手段と並列
    に結合された指数処理手段を具備することを特徴とする
    請求項１記載の乗算回路。
  4. 【請求項４】予め定められたデータワード長を有する複
    数の入力ワードに関して実数および複素数固定小数点お
    よび浮遊小数点代数乗算を選択的に実行する乗算回路に
    おいて、 入力データワードの下位および上位桁部分を含む第１お
    よび第２の出力ワードを供給するために、予め定められ
    たデータワード長を有する複数の入力データワードを受
    信するように構成された入力論理手段と、 第１および第２の出力ワードを受信するように入力論理
    手段に結合され、第１および第２の出力ワードの下位桁
    のワードと上位桁のワードとをそれぞれ処理するため
    に、修正されたブース演算を行うように構成された第１
    および第２の選択的に相互接続される並列パイプライン
    乗算パスを含む乗算手段と、 第１および第２の直列接続された乗算器をそれぞれ含
    み、第１のパイプラインレジスタがその間に接続され、
    第２のパイプラインレジスタが第２の乗算器の出力に接
    続され、各パスは第２の乗算器の出力に結合された加算
    器を含み、第１の乗算パスの加算器はキャリ入力を供給
    するために第２の乗算パスの加算器の入力に選択的に結
    合可能な出力を有する第１および第２の乗算パスと、 第１および第２の乗算器のそれぞれを選択的に相互接続
    させるように構成された第１および第２の選択的に結合
    可能なデータパスと、 第２の乗算パスのパイプレジスタと第１の乗算パスの第
    ２の乗算器とを選択的に相互接続させるように構成され
    た選択的に結合可能なデータレジスタパスとを具備する
    乗算手段とを具備し、 乗算回路は、第１および第２のデータパス、データレジ
    スタパス、および第１および第２の加算器が互いに結合
    されたときには固定小数点乗算を実行し、第１および第
    ２のレジスタパス、データレジスタパス、および第１お
    よび第２の加算器が結合されないときには浮遊小数点乗
    算を実行することを特徴とする乗算回路。
  5. 【請求項５】予め定められたデータワード長を有する複
    数の入力ワードに関して実数および複素数固定小数点お
    よび浮遊小数点代数乗算を選択的に実行する乗算回路に
    おいて、 第１および第２の出力ワードを出力するために予め定め
    られたデータワード長を有する複数の入力データワード
    を受信するように構成された入力論理手段と、 第１および第２の出力ワードを受信するように入力論理
    手段に結合され、修正されたブース演算を行うように構
    成された第１および第２の選択的に相互接続される並列
    パイプライン乗算パスを含む乗算手段と、 第１および第２の直列接続された乗算器をそれぞれ含
    み、第１のパイプラインレジスタがその間に接続され、
    第２のパイプラインレジスタが第２の乗算器の出力に接
    続され、各パスは第２の乗算器出力に結合された加算器
    を含み、第１の乗算パスの加算器はキャリ入力を供給す
    るために第２の乗算パスの加算器の入力に選択的に結合
    可能な出力を有する第１および第２の乗算パスと、 第１および第２の乗算器のそれぞれを選択的に相互接続
    させるように構成された第１および第２の選択的に結合
    可能なデータパスと、 第２の乗算パスのパイプレジスタと第１の乗算パスの第
    ２の乗算器とを選択的に相互接続させるように構成され
    た選択的に結合可能なデータレジスタパスとを具備する
    乗算手段とを具備し、 乗算回路は、第１および第２のデータパス、データレジ
    スタパス、および第１および第２の加算器が互いに結合
    されたときには固定小数点乗算を実行し、第１および第
    ２のレジスタパス、データレジスタパス、および第１お
    よび第２の加算器が結合されないときには浮遊小数点乗
    算を実行することを特徴とする乗算回路。
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