JPH02240942A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH02240942A JPH02240942A JP1061722A JP6172289A JPH02240942A JP H02240942 A JPH02240942 A JP H02240942A JP 1061722 A JP1061722 A JP 1061722A JP 6172289 A JP6172289 A JP 6172289A JP H02240942 A JPH02240942 A JP H02240942A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- semiconductor device
- circuit board
- grooves
- leads
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
- H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、フェースダウン方式によりボンディングする
半導体装置に関するものである。
半導体装置に関するものである。
回路基板上に半導体装置をフェースダウン方式でボンデ
ィングする場合、ボンディング方式としては、フリップ
チップ方式やビームリード方式等が知られている。これ
らのボンディング方式を説明すると以下の通りである。
ィングする場合、ボンディング方式としては、フリップ
チップ方式やビームリード方式等が知られている。これ
らのボンディング方式を説明すると以下の通りである。
フリップチップ方式は、予め半導体チップの電極部には
んだバンプを形成しておき、予備はんだした回路基板の
導体部に、フェースダウンではんだ付けする方式である
。また、ビームリード方式は、半導体製造工程における
ウェハ段階で、微細なＡｕ（金）のビーム状のリードを
半導体チップ・の電極部に形成しておき、これをフェー
スダウンで回路基板上のＡｕ導体パターンに位置合わせ
して熱圧着する方法である。
んだバンプを形成しておき、予備はんだした回路基板の
導体部に、フェースダウンではんだ付けする方式である
。また、ビームリード方式は、半導体製造工程における
ウェハ段階で、微細なＡｕ（金）のビーム状のリードを
半導体チップ・の電極部に形成しておき、これをフェー
スダウンで回路基板上のＡｕ導体パターンに位置合わせ
して熱圧着する方法である。
以上のような半導体装置において、周囲温度が変化する
と回路基板と半導体装置の熱膨張係数が互いに異なるた
めに応力集中が接続部に生じ、接続不良の発生や信鎖性
の低下の主原因になっている。そこで、従来はこれらの
問題点に対し下記に示すような対策が施されている。
と回路基板と半導体装置の熱膨張係数が互いに異なるた
めに応力集中が接続部に生じ、接続不良の発生や信鎖性
の低下の主原因になっている。そこで、従来はこれらの
問題点に対し下記に示すような対策が施されている。
（１）半導体装置と熱膨張係数の差が小さい材質の回路
基板を使用する。
基板を使用する。
（２）接続部に生じる°応力集中を緩和する手段を設け
る。
る。
（３）樹脂等で応力集中の生じる接続部を補強する。
ここで、上記（２）について説明すると下記の通りであ
る。
る。
第５図に示すように、Ｓｉチップ１１の表面の電極部１
４と回路基板１２の表面もト突設されたリード１３・・
・とが応力集中緩和リード１６・・・により接続されて
いる。この結果、周囲温度が変化しても、Ｓｉチップ１
１と回路基板１２との接続部である応力集中緩和リード
１６・・・が応力集中を緩和させるので、接続不良の発
生や信鯨性の低下を防止することが可能である。
４と回路基板１２の表面もト突設されたリード１３・・
・とが応力集中緩和リード１６・・・により接続されて
いる。この結果、周囲温度が変化しても、Ｓｉチップ１
１と回路基板１２との接続部である応力集中緩和リード
１６・・・が応力集中を緩和させるので、接続不良の発
生や信鯨性の低下を防止することが可能である。
〔発明が解決しようとする課題］
ところが、上記従来の実装構造では、下記に示すような
各種の問題点を有している。
各種の問題点を有している。
即ち、上記（１）では、確実に接続部に生じる応力集中
は軽減できるが、使用する回路基板の材質が制限され、
それに伴って汎用性がなくなりコスト高になる。
は軽減できるが、使用する回路基板の材質が制限され、
それに伴って汎用性がなくなりコスト高になる。
また、上記（２）では、半導体装置の端子数が増加し端
子配列が微小ピッチになると、リード１６・・・を設け
ることが事実上困難になり、非常にコスト高になる。こ
の傾向は、半導体装置が大型化されるに伴い顕著になる
。
子配列が微小ピッチになると、リード１６・・・を設け
ることが事実上困難になり、非常にコスト高になる。こ
の傾向は、半導体装置が大型化されるに伴い顕著になる
。
一方、上記（３）は、最も容易に実施可能であるが、課
題を本質的に解決するものではなく、かつ、樹脂の選定
が非常に難しい。
題を本質的に解決するものではなく、かつ、樹脂の選定
が非常に難しい。
本発明に係る半導体装置は、上記Ｌｍｌｕを解決するた
めに、フェースダウン方式により回路基板上にボンディ
ングする半導体装置において、裏面に複数の溝が、所定
の間隔で形成されていることを特徴としている。
めに、フェースダウン方式により回路基板上にボンディ
ングする半導体装置において、裏面に複数の溝が、所定
の間隔で形成されていることを特徴としている。
上記の構成により、フェースダウン方式により半導体装
置が回路基板にボンディングされた後に、周囲温度が変
化して上記の半導体装置と回路基板とがそれぞれの熱膨
張係数に従って膨張して歪みを生じても、上記所定の間
隔で形成されている複数の溝が半導体装置の剛性を低下
させ、接続部に生じる応力集中を確実に緩和することが
でき、これに伴い接続不良の減少および信顛性の向上を
計ることが確実にできる。
置が回路基板にボンディングされた後に、周囲温度が変
化して上記の半導体装置と回路基板とがそれぞれの熱膨
張係数に従って膨張して歪みを生じても、上記所定の間
隔で形成されている複数の溝が半導体装置の剛性を低下
させ、接続部に生じる応力集中を確実に緩和することが
でき、これに伴い接続不良の減少および信顛性の向上を
計ることが確実にできる。
本発明の一実施例を第１図および第２図に基づいて説明
すれば、以下の通りである。
すれば、以下の通りである。
第１図に示すように、半導体装置としてのシリコン大規
模集積回路（以下、Ｓｉチップと称す）１は、長方形の
板状を成し、その裏面に複数の半切妻状の溝１ａ・・・
を刻設した構成になっている。
模集積回路（以下、Ｓｉチップと称す）１は、長方形の
板状を成し、その裏面に複数の半切妻状の溝１ａ・・・
を刻設した構成になっている。
この溝１ａ・・・は、第２図に示すようにＳｉチップ１
の長手方向に対して直交する方向に、所定の間隔をおい
て平行に形成されている。本実施例でのＳｉチップ１の
形状は、長辺１０ｎｎ、短辺６ｍ、の長方形で、厚みは
０．５３ｏｎであり、表面には突起電極４・・・が形成
されている。
の長手方向に対して直交する方向に、所定の間隔をおい
て平行に形成されている。本実施例でのＳｉチップ１の
形状は、長辺１０ｎｎ、短辺６ｍ、の長方形で、厚みは
０．５３ｏｎであり、表面には突起電極４・・・が形成
されている。
一方、回路基板２の表面には、Ｓｉチップｌがフェース
ダウン方式によりボンディングされる時に、リード３・
・・が上記の突起電極４・・・と対応する位置に突設さ
れている。このリード３・・・は、ＩＴＯ（Ｉｎｄｉｕ
ｍ−Ｔｉｎ−Ｏｘｉｄｅ）等の複合導電材料を使用して
薄膜状に形成されている。
ダウン方式によりボンディングされる時に、リード３・
・・が上記の突起電極４・・・と対応する位置に突設さ
れている。このリード３・・・は、ＩＴＯ（Ｉｎｄｉｕ
ｍ−Ｔｉｎ−Ｏｘｉｄｅ）等の複合導電材料を使用して
薄膜状に形成されている。
また、回路基板２は、本実施例では一般的なソーダガラ
スの材質のものを使用しているが、ガラス以外のセラミ
ックやガラスエポキシ系等の材質のものも使用可能であ
る。
スの材質のものを使用しているが、ガラス以外のセラミ
ックやガラスエポキシ系等の材質のものも使用可能であ
る。
上記のＳｉチップ１の表面に突設されている突起電極４
・・・と回路基板２上に突設されているリード３・・・
とは、図示しない導電性樹脂ペーストによりボンディン
グされている。ボンディング剤としては導電性樹脂ペー
スト以外に異方性導電膜、ＵＶ硬硬化相樹脂も使用する
ことができる。尚、導電性樹脂ペーストの硬化は、１０
０〜１５０°Ｃに加熱して行われる。
・・・と回路基板２上に突設されているリード３・・・
とは、図示しない導電性樹脂ペーストによりボンディン
グされている。ボンディング剤としては導電性樹脂ペー
スト以外に異方性導電膜、ＵＶ硬硬化相樹脂も使用する
ことができる。尚、導電性樹脂ペーストの硬化は、１０
０〜１５０°Ｃに加熱して行われる。
上記の構成において、回路基板２上にＳｉチップ１をフ
ェースダウン方式にてボンディングする場合、Ｓｉチッ
プｌの突起電極４・・・と回路基板２のリード３・・・
とが導電性樹脂ペーストによりボンディングされる。
ェースダウン方式にてボンディングする場合、Ｓｉチッ
プｌの突起電極４・・・と回路基板２のリード３・・・
とが導電性樹脂ペーストによりボンディングされる。
このような半導体装置において、その周囲温度が変化し
た場合、ソーダガラス製の回路基板２は、その線膨張係
数（約８ Ｘ １０−’、／”Ｃ）に基づいて熱的に膨
張し、一方Ｓｉチップｌは、その線膨張係数（約２゜４
Ｘ １０−’／”Ｃ）に基づいて膨張する。即ち、周
囲温度が変化した場合、Ｓｉチップ１と回路基板２との
間には非常に大きな熱膨張係数の差により歪みが生じる
。この歪みにより、リード３・・・と突起電極４・・・
との接続部に応力集中が生じる。しかし、本実施例にお
いては、半切妻状の溝１ａ・・・によりＳｉチップ１の
剛性が低下しているので、接続部に生じる応力集中が大
幅に緩和され軽減される。
た場合、ソーダガラス製の回路基板２は、その線膨張係
数（約８ Ｘ １０−’、／”Ｃ）に基づいて熱的に膨
張し、一方Ｓｉチップｌは、その線膨張係数（約２゜４
Ｘ １０−’／”Ｃ）に基づいて膨張する。即ち、周
囲温度が変化した場合、Ｓｉチップ１と回路基板２との
間には非常に大きな熱膨張係数の差により歪みが生じる
。この歪みにより、リード３・・・と突起電極４・・・
との接続部に応力集中が生じる。しかし、本実施例にお
いては、半切妻状の溝１ａ・・・によりＳｉチップ１の
剛性が低下しているので、接続部に生じる応力集中が大
幅に緩和され軽減される。
上記の特性を確認するために、導電性樹脂ペースト硬化
後の接触抵抗値の測定により接続部の接続状態を評価し
た。その結果、溝１ａ・・・のない場合はＳｉチップの
中央からの距離が遠いほど接触抵抗値が大きくなる傾向
がある。これに対して、本実施例のＳｉチップｌの場合
、即ち溝１ａ・・・が裏面に形成されている場合は、こ
の傾向が大幅に軽減され、接触抵抗値はＳｉチップの中
央からの距離に関係な（はぼ一定になり、応力集中が確
実に緩和されていることがわかった。さらに、信顛性検
査の結果においても、顕著にその信頼性が向上している
のがわかった。
後の接触抵抗値の測定により接続部の接続状態を評価し
た。その結果、溝１ａ・・・のない場合はＳｉチップの
中央からの距離が遠いほど接触抵抗値が大きくなる傾向
がある。これに対して、本実施例のＳｉチップｌの場合
、即ち溝１ａ・・・が裏面に形成されている場合は、こ
の傾向が大幅に軽減され、接触抵抗値はＳｉチップの中
央からの距離に関係な（はぼ一定になり、応力集中が確
実に緩和されていることがわかった。さらに、信顛性検
査の結果においても、顕著にその信頼性が向上している
のがわかった。
ところで、本実施例では半導体装置としてＳｉチップを
回路基板上にフェースダウン方式でボンディングする場
合について説明しているが、Ｓｉチップに限定されるも
のではなく、他の４族半導体や化合物半導体（３−５族
および２−６族化合物半導体等）等にも適用可能である
と共に、Ｓｉチップ１の裏面に形成された溝の形状・深
さ・ピッチ等も本実施例に示したものに限定されるもの
ではない。また、液晶表示装置等の平板デイスプレィの
実装にも適用可能である。
回路基板上にフェースダウン方式でボンディングする場
合について説明しているが、Ｓｉチップに限定されるも
のではなく、他の４族半導体や化合物半導体（３−５族
および２−６族化合物半導体等）等にも適用可能である
と共に、Ｓｉチップ１の裏面に形成された溝の形状・深
さ・ピッチ等も本実施例に示したものに限定されるもの
ではない。また、液晶表示装置等の平板デイスプレィの
実装にも適用可能である。
尚、溝１ａ・・・はＳｉチップの形状に応じて、その形
状を形成することができる。例えば第３図に示すように
、正方形に近い板状を成すＳｉチップ２１のような場合
、溝２１ａ・・・が格子状に所定の間隔をおいて形成さ
れる。また、第４図に示すように、細長い板状を成すア
スペクト比の大きいＳｉチップ３１のような場合、溝３
１ａ・・・が長手方向に対して直交する方向に、所定の
間隔をおいて平行に形成される。
状を形成することができる。例えば第３図に示すように
、正方形に近い板状を成すＳｉチップ２１のような場合
、溝２１ａ・・・が格子状に所定の間隔をおいて形成さ
れる。また、第４図に示すように、細長い板状を成すア
スペクト比の大きいＳｉチップ３１のような場合、溝３
１ａ・・・が長手方向に対して直交する方向に、所定の
間隔をおいて平行に形成される。
本発明に係る半導体装置は、以上のように、フェースダ
ウン方式により回路基板上にボンディングする半導体装
置において、裏面に複数の溝が所定の間隔で形成されて
いる構成である。
ウン方式により回路基板上にボンディングする半導体装
置において、裏面に複数の溝が所定の間隔で形成されて
いる構成である。
これにより、裏面に形成された複数の溝が半導体装置の
剛性を低下させ、接続部に生じる応力集中を確実に緩和
することができる。これに伴い接続不良の減少および信
頼性の向上を計ることが可能となる等の効果を併せて奏
する。
剛性を低下させ、接続部に生じる応力集中を確実に緩和
することができる。これに伴い接続不良の減少および信
頼性の向上を計ることが可能となる等の効果を併せて奏
する。
第１図および第２図は本発明の一実施例を示すものであ
って、第１図は回路基板上にＳｉチップをフェースダウ
ン方式でボンディングした状態を示す正面図、第２図は
溝の形成状態を示す平面図、第３図は他の実施例を示す
ものであって、正方形に近い板状を成すＳｉチップの溝
の形成状態を示す平面図、第４図はその他の実施例を示
すものであって、細長い板状を成すアスペクト比の太き
いＳｉチップの溝の形成状態を示す平面図、第５図は従
来例を示すものであって、Ｓｉチップをフェースダウン
方式により回路基板上にボンディングした状態を示す正
面図である。 １・２１・３１はＳｉチップ（半導体装置）、２は回路
基板、３・・・はリード、４・・・は配線用電極ｌａ・
・・・２１ａ・・・・３１ａ・・・は溝である。 特許出願人 シャープ 株式会社冨 図 冨 図 宵 図 冨 図 図
って、第１図は回路基板上にＳｉチップをフェースダウ
ン方式でボンディングした状態を示す正面図、第２図は
溝の形成状態を示す平面図、第３図は他の実施例を示す
ものであって、正方形に近い板状を成すＳｉチップの溝
の形成状態を示す平面図、第４図はその他の実施例を示
すものであって、細長い板状を成すアスペクト比の太き
いＳｉチップの溝の形成状態を示す平面図、第５図は従
来例を示すものであって、Ｓｉチップをフェースダウン
方式により回路基板上にボンディングした状態を示す正
面図である。 １・２１・３１はＳｉチップ（半導体装置）、２は回路
基板、３・・・はリード、４・・・は配線用電極ｌａ・
・・・２１ａ・・・・３１ａ・・・は溝である。 特許出願人 シャープ 株式会社冨 図 冨 図 宵 図 冨 図 図
Claims (1)
- 【特許請求の範囲】 １、フェースダウン方式により回路基板上にボンディン
グする半導体装置において、 裏面に複数の溝が所定の間隔で形成されていることを特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1061722A JPH02240942A (ja) | 1989-03-14 | 1989-03-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1061722A JPH02240942A (ja) | 1989-03-14 | 1989-03-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02240942A true JPH02240942A (ja) | 1990-09-25 |
Family
ID=13179398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1061722A Pending JPH02240942A (ja) | 1989-03-14 | 1989-03-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02240942A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002026069A (ja) * | 2000-06-30 | 2002-01-25 | Matsushita Electric Ind Co Ltd | 半導体素子の実装方法 |
| US6989607B2 (en) | 2002-03-20 | 2006-01-24 | International Business Machines Corporation | Stress reduction in flip-chip PBGA packaging by utilizing segmented chips and/or chip carriers |
| JP2007227794A (ja) * | 2006-02-24 | 2007-09-06 | Sony Corp | 電子デバイス |
-
1989
- 1989-03-14 JP JP1061722A patent/JPH02240942A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002026069A (ja) * | 2000-06-30 | 2002-01-25 | Matsushita Electric Ind Co Ltd | 半導体素子の実装方法 |
| US6989607B2 (en) | 2002-03-20 | 2006-01-24 | International Business Machines Corporation | Stress reduction in flip-chip PBGA packaging by utilizing segmented chips and/or chip carriers |
| JP2007227794A (ja) * | 2006-02-24 | 2007-09-06 | Sony Corp | 電子デバイス |
| US8035987B2 (en) | 2006-02-24 | 2011-10-11 | Sony Corporation | Electronic device having a groove partitioning functional and mounting parts from each other |
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