JPH022409A - 多相クロックを規定するための回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 一般に、この発明はクロッキング信号を発生するための
回路に関するものであり、より特定的に言うと、この発
明はディジタル集積回路チップに対し多相タロツクを規
定するための回路に関するものである。

ディジタル集積回路チップにおいては、多相クロックは
チップ全体に分布されて、詳細な信号転送動作を調整し
、かつゲートの遅延と他の回路の呼出し時間とがエラー
を導入することを防止する。

多相クロックは１グループの並列パルス信号により規定
され、これらの信号すべては同一パルス速度を有するが
、時間がずらされて、多相クロックのすべてのサイクル
内で一連の時間スロットまたは位相を規定する。

数年にわたって、チップにおけるデバイスに関連する伝
搬遅延を減じる、集積回路製造技術における大変な改良
があった。その理由の１９は次のとおりである。すなわ
ち、チップにおけるデバイスは、それらが小さくかつ互
いに近接しているので非常に高速で動作可能であり、し
たがって、チップを離れた個別の構成要素に比べて、分
布インダクタンスおよびキャパシタンスの影響によって
はより制約されない、ということである。

現時点での技術的水準のディジタル集積回路製造技術を
用いて製造されるデバイスの速度は、インバータのよう
な相補型金属酸化物半導体（ＣＭＯＳ）論理要素が約０
．４ナノ秒（ｎｓｅｃ）はどの小ささの名目伝搬遅延を
導入することが今や実際的であるようなものである。そ
のようなデバイスの増加された速度の利点を利用するた
めに、より高いクロック速度および対応して持続期間が
減じられた時間スロットまたは位相を規定することが望
ましい。

多相クロックを規定するための先行技術のアプローチが
、１９８７年４月にＩ　ＥＥＥジャーナル・オブ・ソリ
ッド・ステートφサーキツツ（ＩＥＥＥ　　Ｊｏｕｒｎ
ａｌ　　ｏｆ　　５ｏｌｉｄ　　５ｔａｔｅ　　Ｃ１ｒ
ｃｕｉｔｓ）第５Ｃ−２２巻第２号において公表された
、ジョング（Ｊｅｏｎｇ）他ニよる、「ＰＬＬ−べ・−
スのクロック発生回路の設計（Ｄｅｓｉｇｎ　　ｏｆ　
　ＰＬＬ−Ｂａ５ｅｄ　　　Ｃ１ｏｃｋ　　　Ｇｅｎｅ
ｒａｔｉｏｎ　　　Ｃ１ｒｃｕｉｔｓ）Ｊと題された論
文に開示されている。

この論文は、マイクロプロセッサチップセットの一部と
して使用するために４相クロツクを規定するための回路
の設計を記載しでいる。この先行技術の設計は、アナロ
グ（連続的に可変な）電圧により制御される可変周波数
リング発振器を組入れている、位相ロックループ（Ｐ　
Ｌ　Ｌ）に基づいている。位相ロックループは、引用さ
れた論文においてＰＦＤ　（位相周波数検出器の略成語
）と呼ばれる、従来の位相検出器を含んでいる。ＰＦＤ
は基準信号をリング発振器からのフィードバック信号と
比較して、ループエラー信号を発生する。充電ポンプお
よびループフィルタがループエラー信号を利用して、連
続的に可変な電圧を発生する。

リング発振器は９個の遅延セルを含み、これら遅延セル
の各々はループフィルタにより発生された連続的に可変
な電圧の制御の下で連続的に可変な遅延を与える。この
論文は以下のことを報告する。

すなわち、この設計に従った回路は１８メガヘルツ（Ｍ
Ｈ２）はどの高さのクロック速度で４相クロツクを発生
するために利用され得ることが実験から明らかになって
いる。

一般的に先行技術の回路に関連する欠点および複雑さを
代表している先の先行技術の設計に関連する、多数の欠
点および複雑さが存在する。この点で、次の理由でルー
プフィルタに関連する不利が存在する。すなわち、開示
されているように、ループフィルタはオフチップレジス
タおよびキャパシタを含んでいるからである。オフチッ
プレジスタは、位相ロックループを安定化させる際に重
要な役割を演する。オフチップレジスタの抵抗値が非常
に高いかまたは非常に低い場合、位相ロックループは不
安定である。

この点で、リング発振器の発振速度が基準信号の発振速
度とは異なる状況があるであろう。そのような状況は、
電力を付与する際の位相ロックループの最初の動作に対
しては本質的に避は難い。

リング発振器の発振速度が非常に高い状況において、エ
ラー信号はその発振速度を減じるような方向へ変化する
必要がある。不運なことに、エラー信号はオーバシュー
トを受け、それにより、エラー信号は大きく変化して、
リング発振器の発振速度が非常に低い（すなわち、基準
信号の発振速度よりも劣る）点まで減じられる。リング
発振器の発振速度が非常に低い（たとえばエラー信号の
オーバシュートが起こったため）状況においては、エラ
ー信号は反対方向に変化してその発振速度を増加させる
必要がある。再び、不運なことに、エラー信号はオーバ
シュートを受け、それにより、エラー信号は大きく変化
して、リング発振器の発振速度は非常に高い点まで増加
される。オフチップループフィルタの抵抗値および容量
値が予め定められた範囲内にない限り、リング発振器は
周期的に速度上昇または速度低下するであろう。

ループ安定性を確実にするためにその抵抗値に課された
低い方の極限は、ノイズに関して不所望の効果を及ぼす
。この点で、オフチップであるループフィルタは外部ノ
イズを受け、望ましくないことにそのような外部ノイズ
をチップ内に導入し得る。さらに、連続的に可変な制御
電圧に乗るノイズは、リング発振器の連続的に可変な遅
延要素の各々に付与される。先の問題は、この回路の動
作の範囲を拡張して速度がより高いクロックを与えるよ
うに努力がなされるにつれて、より重要な事柄になって
いる。

先の背景により示されるように、多相クロックを必要と
するディジタル集積回路チップの状況においては、現在
の技術的水準のデバイスの速度を実質的に十分に利用す
るように高いクロック速度を規定することを実用的にし
、かつ回路が実質的により少なくノイズを受けるように
する改良を具体化している回路が実質的に必要である。

発明の概要 この発明は、位相ロックループに関連するタイミング機
能を実施するために使用される先行技術の回路に優る多
数の改良を具体化する、新規でかつ有利な回路を提供す
る。

一局面から、この発明は、クロック速度が基準クロック
信号により決定される多相クロックを規定するように協
働する位相ロックループ回路とデコーディング回路とを
含む、回路の組合わせに存するとみなされる。位相ロッ
クループ回路は基準クロック信号により駆動され、さら
に、フィードフォワード経路とフィードバック経路を含
んでいる。フィードバック経路は、累積された多重ビッ
ト調整カウントを与えるための多重セル手段を含む。フ
ィードフォワード経路は、累積された調整カウントの制
御の下で複数の位相境界規定信号を発生するための、複
数の個別に調整可能な遅延回路段を含む。デコーディン
グ回路は位相境界規定信号に応答して、組合わさって多
相クロックを規定する並列パルス信号を発生する。

別な観点から、この発明は、遅延されたパルス波形を規
定する入力並列信号を発生するために、カウントを規定
する入力並列信号に応答するための、かつパルス波形を
規定する入力直列信号に応答するための集積回路の回路
に存するとみなされる。集積回路の回路は、選択的にノ
ードに負荷を与えるための複数個の回路要素を含んでい
る。好ましい実施例においては、これらの回路要素の各
々が与える負荷は、これらの回路要素の要素あたりの入
力キャパシタンスにより決定され、それにより、ノード
上の容量性負荷は個別に調整可能である。

集積回路の回路は、多重化手段と、信号伝搬手段と、し
きい値設定回路手段とをさらに含む。多重化手段は入力
並列信号に応答して、回路要素の選択された組をノード
に負荷として与える。信号伝搬回路手段は入力直列信号
に応答して、選択された組における回路要素の数の階段
関数である成る時間間隔の間のエクスカーションを受け
るノード信号を発生するようにノードを駆動する。しき
い値設定回路手段はそのノード信号に応答して、入力並
列信号を発生する。大いに有利な編制と調和して、遅延
回路段は２個のサブステージを含み、それらの各々がす
ぐ上で説明されたようなそれぞれのノード信号を基本と
してサブステージ遅延を規定する。これらのサブステー
ジは、組合わさって、ステージ入力直列信号の端縁から
ステージ出内直列信号の結果として生じる端縁までの遅
延が立上がり端縁と立下がり端縁に対して本質的に同一
であることをもたらす。

別な局面から、この発明は、多相クロックを規定するた
めのマルチステート制御回路配置に存するとみなされる
。この回路配置は、位相基準パルス信号を発生するため
の回路手段と、遅延回路手段と、記憶手段と、位相誤差
決定手段と、マルチステートコントローラ手段と、デコ
ーディング回路手段とを含んでいる。記憶手段は、エラ
ー信号を積分してストアされた遅延コントロール信号を
発生するように動作可能な入力手段を有し、さらに、ス
トアされた遅延コントロール信号を与えるための出力手
段を有する。遅延回路手段は位相基準パルス信号により
活性状態にされ、さらに、ストアされた遅延コントロー
ル信号により制御されて、フィードバックパルス信号を
含む複数個の時間がずらされたパルス信号を発生する。

位相誤差決定手段は、位相基準パルス信号をフィードバ
ックパルス信号と比較してサンプリングされたエラー信
号を発生するように動作可能な位相差検出手段と、記憶
手段の入力手段にサンプリングされたエラー信号を与え
るための保持手段とを含む。位相差検出手段の比較動作
において協働するという機能と、遅延手段を活性状態に
するという機能の両方に対し位相基準信号を使用するこ
とは、上で説明されたリング発振器のような自立的に動
作する発振器を含む先行技術の配置においては見られな
かった、特に有利な特徴である。また別なそのような有
利なかつ区別の目安となる特徴は、マルチステートコン
トローラ手段に存し、それは、評価ウィンドウと積分ウ
ィンドウとを含む一連のタイミングウィンドウを規定す
るための手段を含み、さらに、評価ウィンドウの間に位
相差検出手段を動作するための手段と積分ウィンドウの
間に記憶手段の入力手段を動作するための手段とを含む
。

デコーディング回路手段は複数個の時間がずらされたパ
ルス信号に応答して、組合わさって多相クロックを規定
する並列パルス信号を発生する。

この発明の先の特徴および他の新規でかつ有利な特徴は
下で詳細に説明され、かつ前掲の特許請求の範囲におい
て提示されている。

詳細な説明 第１図のブロック図を参照すると、この発明の好ましい
実施例を構成する多相クロック回路１の全編制がここで
説明される。速度決定クロック信号（ＢＣＬＫ）が付与
される一方で、回路１は第１図においてＭＰＣ＜Ｏ：　
３＞と−括して示される４個の並列パルス信号を含む４
相クロツクを発生する。好ましい実施例においては、こ
れらの４個の並列パルス信号は、ＣＰＵチップセットの
命令プロセッサチップとして使用されるディジタル集積
回路チップ全体に分布される。命令プロセッサチップは
１．２ミクロンＣＭＯ８技術で実現されることが好まし
い。

ＢＣＬＫ信号は、従来のクリスタル発振器回路により発
生され、かつ、チップの端子３に付与される。回路１の
利点の１９は次のとおりである。

すなわち、回路１のすべては、供給されたＢＣＬＫ信号
に応答して多相クロックを発生するようにチップ内に含
まれる。別な利点は、・非常に高いクロック速度が利用
され得ることである。特定の実施例においては、ＢＣＬ
Ｋ信号のパルス速度により決定されるクロック速度は、
３３ＭＨｚより高くてもよく、およそ５０ＭＨｚである
ことが好ましい。

そのような高いクロック速度では、ＢＣＬＫ信号の衝撃
係数はかなりの変動を受ける。従来のＤ型ＣＭＯＳフリ
ップフロップとして適当に実現される、２で除算する回
路５はＢＣＬＫ信号の各立上がり端縁によりトリガされ
、ＢＣＬＫ２パルス信号を発生するが、ＢＣＬＫ２パル
ス信号の衝撃係数はそのような変動を受けない。

ＢＣＬＫ２信号は、タンデム方式に連結されて全体的に
１５で示される位相ロックループのフィードフォワード
経路を形成する４個の遅延回路段７．９．１１および１
３を含む遅延回路手段を活性状態にする。これらの遅延
回路段は、ここではＤＥＧ４５信号、ＤＥＧ９０信号、
ＤＥＣ１３５信号およびＤＥＣ１８０信号と示される４
個の位相境界規定信号を発生する。

遅延回路手段を活動状態にすることに加えて、ＢＣＬＫ
２信号は、リセット可能位相位相検出器（ＲＰＤ１７）
への入力として、位相基準パルス信号を与える。ＤＥＣ
１８０Ｄと示されるパルス信号がＲＰＤ１７にフィード
バックパルス信号を与える。ＲＤと示される論理コント
ロール信号がマルチステートコントローラ１９からＲＰ
Ｄ　１７に与えられる。ＲＤコントロール信号は、ＲＰ
Ｄ１７をリセット状態に維持することと、サンプルおよ
び保持動作を実施する際にＲＰＤ１７がマルチステート
コントローラ１９と協働することを可能にすることとを
交互にもたらす。サンプルおよび保持動作の間、ＲＰＤ
１７により発生されるＡＤＤ信号およびＳＵＢ信号は、
ＡＤＤＩＮ信号と５ＵＢＩＮ信号を含むサンプリングさ
れたエラー信号を保持するマルチステートコントローラ
１９内のラッチにより使用される。

マルチステートコントローラ１９は、論理レベル図を参
照しながら下で十分に説明される、かつ複数のタイミン
グウィンドウを規定するための手段を提供する回路を含
み、これらのタイミングウィンドウは評価ウィンドウと
積分ウィンドウを含み、それらの各々がＢＣＬＫ信号の
８サイクルごとに１度起こる。各評価ウィンドウの間、
ＤＥＣ１８０Ｄ信号は立下がり端縁を有し、さらに、Ｂ
ＣＬＫ２信号も立下がり端縁を有する。これらの立下が
り端縁が起こる相関的な順序は、ＤＥＣＩ８０Ｄ信号と
ＢＣＬＫ２信号の相対位相に関して情報を与える。

ＤＥＣ１８０Ｄ信号がデッドゾーンしきい値より多い量
だけＢＣＬＫ２信号より先になる場合、評価インタバル
の間、ＡＤＤＩ　Ｎ信号はハイにラッチされ、５ＵＢＩ
Ｎ信号はローにラッチされる。

ＤＥＣ１８０Ｄ信号がデッドゾーンしきい値より多い量
だけＢＣＬＫ２信号より遅れる場合、評価インタバルの
間、５ＵＢＩＮ信号はハイにラッチされ、ＡＤＤ　ＩＮ
信号はローにラッチされる。ＤＥＣ１８０Ｄ信号とＢＣ
ＬＫ２信号が、評価ウィンドウの間開−の位相を有する
かまたはほぼ同一の位相を有する場合、ＡＤＤ　ＩＮ信
号と５ＵＢＩＮ信号の両方がローにラッチされる。

カウント累積器２１は、カウントをストアするためのレ
ジスタと、ＡＤＤＩＮ信号がハイの場合にはストアされ
たカウントを増分するために、かつ５ＵＢＩＮ信号がハ
イの場合にはストアされたカウントを減分するために積
分ウィンドウの開動作される手段とを含む。、マルチス
テートコントローラ１９はカウント累積器２１にいくつ
かの信号を与える。これらいくつかの信号はＡＤＤＩＮ
信号と５ＵＢＩＮ信号を含む。これらいくつかの信号の
うちの別なものはＣＣＬＫ信号であり、それは積分ウィ
ンドウの間圧パルスを与えて、カウント累積器２１に積
分させ、すなわち、そのときＡＤＤＩＮ信号がハイであ
れば増分させ、またはそのとき５ＵＢＩＮ信号がハイの
場合には減分させる。これらの信号のうちの別なものは
ＲＣＬ信号であり、このＲＣＬ信号は、起動動作に付随
してローである間は、カウント累積器２１内のレジスタ
をリセット状態に保持する。

１組の調整カウントラッチ２３がカウント累積２１と遅
延段７．９．１１および１３の多重ビット調整カウント
入力との間に連結される。マルチステートコントローラ
１９はカウントラッチ可能化信号（ＣＮＴＬＥＮ）を発
生し、このＣＮＴＬＥＮ信号は、ハイの間は、調整カウ
ントラッチ２３を可能化することに関係して、カウント
累積器２１により与えられるストアされたカウントを複
写し、それを取っておき、さらにそれを多重ビット調整
カウントとして供給する。ＤＥＧ９０信号およびＤＥＣ
１８０信号もそのような複写動作を可能化することに関
係する。

これらの遅延段の各々と関連する遅延は、多重ビット調
整カウントの階段関数である。好ましい実施例において
は、多重ビット調整カウントは６対の相補信号により規
定されるが、６ビットの各々で１対である。これらの信
号はここではＡＣＨ＜５　：　Ｑ＞およびＡＣＬ＜５　
：　０＞とじて−括的に示される。６個の並列ビットは
１０進法の０から１０進法の６３までの範囲に対応する
。遅延は１０進法０に対して最小であり、１０進法６３
に対する最大までステップバイステップに増加する。

上で示されたように、調整カウントの値は、カウント累
積器２１内のレジスタにストアされたカウントの値によ
り各複写動作の瞬間に繰返し決定される。そのレジスタ
により与えられる６個の信号は、ここではＣＮＴ＜５　
：　Ｏ＞として−括して示される。ストアされたカウン
トの増分または減分の後に続きかつ複写されるストアさ
れたカウントの前にくる各短い間隔を除けば、調整カウ
ント信号ＡＣＨ＜５７０＞はストアされたカウント信号
＜５　：　Ｑ＞と同一である。

デコーダ２５は４個の位相境界規定信号をデコードして
多相クロックＭＰＣ＜０　：　３＞を発生し、それは４
個の並列パルス信号ＰＯＬ、ＰＩＬ、Ｐ２ＬおよびＰ３
Ｌを含み、それらはＩＦ５図のタイミング図に描かれて
いる。

第２図のタイミング図は、多相クロックのいくつかのク
ロックサイクルをカバーする時間スケールを有し、−船
釣なタイミング関係を描いている。

第２図は、その上部に沿って、ＢＣＬＫ２信号の波形の
一般的な特徴を示している。このＢＣＬＫ２信号は□、
時間Ｔｏで立上がり端縁を有し、時間Ｔ、で立下がり端
縁を有する、といった具合である。

第２図には、ＢＣＬＫ２信号に対する波形のすぐ下に、
ＤＥＧ４５信号に対する波形が描かれている。時間Ｔｏ
で起こるＢＣＬＫ２信号の立上がり端縁は、ＤＡＣ４５
信号の次に続く立上がり端縁を引き起こす。同様に、時
間Ｔ、で起こるＢＣＬＫ２信号の立下がり端縁は、ＤＥ
Ｇ４５信号の次に続く立下がり端縁を引き起こす。対応
する端縁間の遅延は、遅延段７に与えられる多重ビット
調整カウントの値に従って個別的に調整される。

ＤＥＧ４５信号は、ＢＣＬＫ２信号が遅延段７を駆動し
てＤＥＧ４５信号を発生するのと同じ方法で、遅延段９
を駆動してＤＥＧ９０信号を発生する。ＤＥＣ１３５信
号を発生するためのＤＥＧ９０信号への遅延段１１の応
答に対して、さらにＤＥＣ１８０信号を発生するための
ＤＥＣ１３５信号への遅延段１３の応答に対して、同一
のことが当てはまる。５個のタンデム接続されたインバ
ータにより適当に実現される補償器回路配置２７はＤＥ
Ｇ１８０信号に応答して、ＤＥＣ１８０Ｄ信号を発生す
る。下に明らかにされるデコーダ真理値表は、位相境界
規定信号のロー状態とハイ状態の間のマツピングと、同
時に立上げられる多相クロックの特定の位相（ロー）と
を規定する。

Ｌ　　　　　　　　Ｌ Ｌ　　　　　　　　Ｌ Ｌ　　　　　　　Ｌ Ｈ ＨＨ ＨＨ ＨＨ ＦＩ　　　　　　　　Ｌ Ｌ　　　　　　　Ｌ Ｌ　　　　　　　　Ｈ ＨＨ Ｈ Ｈ ＨＬ Ｌ　　　　　　　Ｌ Ｌ　　　　　　　　Ｌ Ｏ Ｈ Ｏ Ｈ 先の真理値表によって、かつまた第２図のタイミング図
によって示されるように、ＤＥＣ４５信号の各端縁は位
相ＰＯと位相Ｐ１の間の境界を確立する。ＤＥＧ９０信
号の各端縁は位相Ｐ１と位相Ｐ２の間の境界を確立する
。ＤＥＣ１３５信号の各端縁は位相Ｐ２と位相Ｐ３の間
の境界を確立する。さらに、ＤＥＣ１８０信号の各端縁
は位相Ｐ３と位相ＰＯの間の境界を確立する。これらの
信号の各々のパルス速度は、ＢＣＬＫ２信号の発振速度
により（および、究極的にはＢＣＬＫ信号の発振速度に
より）直接的に決定される。したがって、これらの信号
のうちいずれも、自立的に動作する発振器に関連する先
行技術のアプローチに関して上で説明されたような不安
定なオーバシュートする態様で速度が周期的に増加およ
び低下するという聞届を被らない。

第３図を参照すると、４個の遅延段のうちの代表的なも
の、すなわち、遅延段７内の回路の一部がここで説明さ
れるが、この遅延段７はＢＣＬＫ２信号に応答して多重
ビット調整カウントの制御の下でＤＥＣ４５信号を発生
し、そのうち最下位ビットだけが第３図に示されている
。

遅延段は、ＢＣＬＫ２信号に応答しかつＤ３１パルス信
号を発生する一般に３１で示されるサブステージと、Ｄ
３１信号に応答しかつＤＥＧ４５信号を発生する一般に
３３で示されるタンデムサブステージとを含む。これら
サブステージは互いに協働して、ＢＣＬＫ２信号の立下
がり端縁とＤＥＧ４５信号の立下がり端縁との間の個別
に調整可能な遅延が、ＢＣＬＫ２信号の立上がり端縁と
ＤＥＧ４５信号の立上がり端縁の間の個別に調整可能な
遅延と同一であるかまたはほぼ同一であるようにされる
。ＢＣＬＫ２信号の立下がり端縁とＤ３１信号の結果と
して生じる立上がり端縁の間の遅延は、ＢＣＬＫ２信号
の立上がり端縁とＤ３１信号の結果として生じる立下が
り端縁の間の遅延より小さい。この差は、遅延サブステ
ージ３３により平衡にされる。Ｄ３１信号の立上がり端
縁とＤＥＧ４５信号の結果として生じる立下がり端縁の
間の遅延は、Ｄ３１信号の立下がり端縁とＤＥＧ４５信
号の結果として生じる立上がり端縁の間の遅延より大き
い。

サブステージ３１においては、個別に調整可能な負荷に
より選択的に負荷を与えられるノード３７を駆動するイ
ンバータ３５が存する。インバータ３５は、ｐ型ＭＯ３
ＦＥＴとｎ型ＭＯＳＦＥＴを含む従来のＣＭＯＳインバ
ータである。

周知のように、ｐ型ＭＯＳＦＥＴのスイッチング特性は
、同じ幾何学的配置を有するｎ型ＭＯＳＦＥＴのスイッ
チング特性とはわずかに異なる。

好ましい実施例においては、インバータ３５におけるｐ
型ＭＯＳＦＥＴのチャネル幅はｎ型ＭＯＳＦＥＴの２倍
のチャネル幅である（４０ユニツト対２０ユニツト）。

この幾何学的配置のために、ｐ型ＭＯ５ＦＥＴはｎ！ｔ
！！ＭＯ３ＦＥＴのＯＮ出力インピーダンスとほぼ同一
のＯＮ出力インピーダンスを有する。インバータ３５の
名目出力インピーダンスはＩＫΩの近辺にある。ノード
３７に負荷を与えるいずれのキャパシタンスも、ＢＣＬ
Ｋ２信号の端縁により引き起される過渡状態の間、ノー
ド３７の電位の変化の速度を減じる。ノード３７にどれ
ぐらいのキヤバタンスを負荷するかに異存して、ノード
３７の電位はこれら過渡状態の間徐々に多少変化する。

インバータ３９はその入力がノード３７に接続され、し
きい値スイッチング電位を規定する。インバータ４１は
その入力がインバータ３９の出力に接続され、その出力
はサブステージ３１の出力信号Ｄ３１を規定する。ノー
ド３７の電位の変化は上で明らかにされたように徐々に
多少発生するが、しきい値スイッチング電位を通過する
電位から発生するＤ３１出力信号の各変化は、インバー
タ３９および４１により与えられる利得により本質的に
一律に速い。

ｎ型ＭＯＳＦＥＴ（！＝ｐ型ＭＯ８ＦＥＴのスイッチン
グ特性の相違のために、インバータ３９により規定され
るしきい値スイッチング電位はＶＤ（１（典型的には＋
５ボルト）とＶｓｓ（Ｏボルトまたは接地）の間の範囲
の中点からオフセットされる。しきい値電位はおよそ＋
２ボルトである。このオフセットは、ＢＣＬＫ２信号の
両端縁に対するサブステージ３１の伝搬遅延同士の間の
差に関連する要因である。言い換えると、ノード３７の
電位がＢＣＬＫ２信号の立下がり端縁に付随しておよそ
０ボルトからおよそ＋２ボルトまで充電することよりも
、ノード３７の電位がＢＣＬＫ２信号の立上がり端縁に
付随しておよそ＋５ボルトからおよそ＋２ボルトまで放
電する方が長（がかる。

ノード３７の負荷を調整することに関して、第３図に示
される伝達ゲート４３は、ノード３７に選択された組の
回路要素を負荷として与えるための多重化手段の一部で
ある。伝達ゲート４３は、そのゲートがＡＣＨ＜Ｑ＞信
号を受信するように接続されるｎ型ＭＯＳＦＥＴ４５と
、そのゲートがＡＣＬ＜Ｏ＞信号を受信するように接続
されるｐ型ＭＯ８ＦＥＴ４７とを含む。ＡＣＨ＜０＞信
号とＡＣＬ＜Ｏ＞信号は相補的であり、かつ、多重ビッ
ト調整カウントを規定する６対の相補信号のうちの１９
である。

ＡＣＨ＜０＞信号がハイであり、かつＡＣＬ＜０〉信号
がローである状態が、調整カウントのビット０が１であ
る状態としてより簡単に説明される。ＡＣＨ＜０＞信号
がローであり、かつＡＣしく０〉信号がハイである状態
が、調整カウントのビット０が０である状態としてより
簡単に説明される。

調整カウントのビット０が１である状況においては、伝
達ゲート４３は、ｐ型ＭＯＳＦＥＴ４９の入力キャパシ
タンスを充電または放電するために電流が流れ得る経路
を提供する。

調整カウントのビット０が０である状況においては、伝
達ゲート４３は開いており、かつノード４３をｐ型ＭＯ
８ＦＥＴ４９の入力キャパシタンスから分離する。また
これらの状況の下で、ｐ型ＭＯ８ＦＥＴ４９のゲートの
電位をＶＳＳと同じ電位（すなわち、０ボルトまたは接
地）に維持するように、ｎ型ＭＯ８ＦＥＴ５１は放電経
路を与える。

サブステージ３３においては、゛個別に調整可能な負荷
により選択的に負荷が与えられるノード５７を駆動する
インバータ５５がある。インバータ３５と同様に、イン
バータ５５はＩＫΩの近辺にある名目出力抵抗を有する
従来のＣＭＯＳインバータである。ノード５７に負荷を
与えるキャパシタンスは、サブステージ３１の出力信号
の端縁に付随してノード５７の電位が変化し得る速度に
影響を及ぼす。インバータ５９はその入力がノード５７
に接続され、しきい値スイッチング電圧を規定する。イ
ンバータ６１はその入力がコンバータ５９の出力に接続
され、その出力はサブステージ３３の出力信号（ＤＥＣ
４５）を規定する。

ノード５７の負荷を調整することに関して、伝達ゲート
６３は、ノード５７に選択された組の回路要素を負荷と
して与えるための多重化手段の一部である。伝達ゲート
６３は、多重ビット調整カウントの最下位ビットを規定
する相補信号、すなわちＡＣＨ＜０＞およびＡＣＬ＜Ｏ
＞の制御の下で伝達ゲート４３と同じ方法で伝達ゲート
６３が動作するように配置されたＭＯ８ＦＥＴ６５およ
びＭＯ８ＦＥＴ６７を含む。

調整カウントのビット０が１である状況においては、伝
達ゲート６３は、ｐ型ＭＯ８ＦＥＴ６９の入力キャパシ
タンスを充電または放電するために電流が流れ得る経路
を提供する。

調整カウントのビット０が０である状況においては、伝
達ゲート６３は開いており、かつ、ｐ型ＭＯ８ＦＥＴ６
９の入力キャパシタンスからノード６３を分離する。ま
たこれらの状況の下では、ｐ型ＭＯ３ＦＥＴ６９のゲー
）１７）電位をＶＤＤと同じ電位（すなわち、＋５ボル
ト）に維持するために、ｐ型ＭＯ８ＦＥＴ７０は充電経
路を与える。

第４図を参照しながら、遅延サブステージ３１の残余の
部分と、この残余の部分の回路がどのようにしてノード
３７に接続されるかとをここで説明していく。サブステ
ージ３１は、ノード３７に選択的に負荷を与えるための
、合計６３の回路要素を有している。これらは６個のサ
ブセット７１ないし７６に分割される。各サブセットは
６個の伝達ゲートのそれぞれのものと関連する。この６
個の伝達ゲートは６対の相補信号ＡＣＨ＜５　：　０〉
およびＡＣＬ＜５　：　０＞により規定される多重ビッ
ト調整カウントにより制御される多重化手段を与える。

サブセット７１は、１個の要素、すなわちｐ型ＭＯ８Ｆ
ＥＴ４９からなり、かつ調整カウントのビット０により
制御される伝達ゲート４３と関連する。

サブセット７２は２個のそのような要素、すなわちｐ型
ＭＯＳＦＥＴ７２−１およびｐ型ＭＯ８ＦＥＴ７２−２
を含み、かつ、調整カウントのビット１により制御され
る伝達ゲート８１と関連する。すなわち、サブセット７
１の２個の要素は、ＡＣＨ＜１＞信号がハイである間は
ノード３７に負荷を与える。

サブセット７３は４個の要素７３−１ないし７３−４を
含み、これら４個の要素のうち２個だけだ第４図に示さ
れている。サブセット７３と関連する伝達ゲート８３は
調整カウントのビット２により制御される。すなわち、
サブセット７２の４個の要素は、ＡＣＨ＜２＞信号がハ
イである間、ノード３７に負荷を与える。

サブセット７４は８個の要素７４−１ないし７４−８を
含み、これら８個の要素のうち２個だけが第４図に示さ
れている。サブセット７４と関連する伝達ゲート８５は
調整カウントのビット３により制御される。すなわち、
サブセット７４の８個の要素は、ＡＣＨ＜３＞信号がハ
イである間、ノード３７に負荷を与える。

サブセット７５は１６個の要素７５−１ないし７５−１
６を含み、これら１６個の要素のうち２個だけが第４図
に示されている。サブセット７５に関連する伝達ゲート
８７は調整カウントのビット４により制御される。すな
わち、サブセット７５の１６個の要素は、ＡＣＨ＜４＞
信号がハイである間、ノード３７に負荷を与える。

サブセット７６は３２個の要素７６−１ないし７６−３
２を含み、これら３２個の要素のうち２個だけが第４図
に示されている。サブセット７６と関連する伝達ゲート
８９は調整カウントのビット５により制御される。すな
わち、サブセット７６の３２個の要素は、ＡＣＨ＜５＞
信号がハイである間、ノード３７に負荷を与える。

第５図に示されるように、サブステージ３３は、それが
ｐ型ＭＯＳＦＥＴ７０．７０Ａ、７０Ｂないし７０Ｅを
組入れているということを除けばサブステージ３１とほ
ぼ同一構成を有しているが、サブステージ３１はｎ型Ｍ
ＯＳＦＥＴ５１．５１Ａ、５１Ｂないし５１Ｅを組入れ
ている。

この点で、新しいストアされたカウントの複写に付随し
て、動作に関する起こり得る状況が変化を伴い得るが、
それにより、調整カウントは１０進法の３２のカウント
から１０進法の３１のカウントまで変化する。１０進法
の３２に対し、調整カウントの２進値は１０００００で
ある。このカウントに対し、サブステージ３３における
サブセット９６はノード５７に負荷を与えるが、他のサ
ブセット９１ないし９５のいずれもノード５７に負荷を
与えない。同様に、サブステージ３１におけるサブセッ
ト７６はノード３７に°負荷を与えるが、他のサブセッ
ト７１ないし７５のいずれもノード３７には負荷を与え
ない。

第５図を参照すると、カウントが１０進法の３２から１
０進法の３１まで変化する場合（すなわち、調整カウン
トに対する２進値が０１１１１１になる場合）、伝達ゲ
ート１０９はオフになり、伝達ゲート６３．１０１．１
０３．１０５および１０．７はオンになる。同様に、第
４図を参照すると、このカウントの変化に対し、伝達ゲ
ート８９はオフになり、伝達ゲート４３．８１．８３．
８５および８７はオンになる。

マルチステートコントローラ１９の論理レベル図を説明
する際に下でより十分に説明されるように、所与の遅延
段のカウント入力の変化は、所与の遅延段に対する入カ
バスル信号がハイである間に起こる。したがって、調整
カウントが１０進法の３２から１０進法の３１まで具体
的に変化するとき、サブステージ３１におけるノード３
７の電位は低く、サブステージ３３におけるノード５７
の電位は高い。ｎ型ＭＯＳＦＥＴ５１および５１Ａない
し５１Ｄは入力カウントの変化に至るまではオンに保持
されているので、５個の伝達ゲートが本質的に同時にオ
ンになるという事実はサブステージ３１内でどのような
問題も引き起こさない。

同様に、ｐ型ＭＯＳＦＥＴ７０および７ＯＡないし７０
Ｄは入力カウントの変化に至るまではオンに保持されて
いるので、５個の伝達ゲートが本質的に同時にオンにな
るという事実はサブステージ３３内でどのような問題も
引き起こさない。

サブステージノード（第４図におけるノード３７、第５
図におけるノード５７）の総容量性負荷は、ここではＣ
ｏと示される最小の一般に固定されたキャパシタンスと
、ここではｎＣｏと示される個別に調整可能なキャパシ
タンスとを含む。その場合、ｎは調整カウントであり、
Ｃｏはサブセットで使用されるｐ型ＭＯ５ＦＥＴの単位
あたりの入力キャパシタンスである。

単位あたりのキャパシタンスＣｕに対する名目値は４０
フエムトフアラドの近辺にある。デバイス公差および温
度変化に対する最悪の場合の状態を仮定したとしても、
カウントの関数としてのステージ遅延は４．５ナノ秒の
最小遅延から７６５ナノ秒の最大遅延まで変化するよう
に確実に調整され得る。

第６図を参照すると、詳細な論理レベルでＲＰ−Ｄ１７
の回路が説明される。大抵の点で、ＲＰＤ１７は一般に
、ジョング他による上で引用された論文において示され
かつ説明された位相周波数検出器（Ｐ　Ｆ　Ｄ）に構成
が類似している。好ましい実施例の他の回路と組合わせ
て使用されると、ＰＦＤがジョンゲ他の論文において開
示された充電ポンプおよびループフィルタと協働する方
法とはかなり異なる方法で、ＲＰＤ１７は動作において
そのような他の回路と協働する。

ＲＤ倍信号ハイである間は、ＲＰＤ１７はリセット状態
に保持される。このリセット状態において、インバータ
１１１により発生されるＡＤＤ信号はローであり、イン
バータ１１３により発生されるＳＵＢ信号はローである
。さらに、ＮＡＮＤゲート１１５により発生されるＡＤ
ＤＬ信号はハイであり、ＮＡＮＤゲート１１７により発
生される５ＵＢＬ信号はハイである。

マルチステートコントローラ１９の論理レベル図を説明
する際に下でより十分に説明されるように、ＲＤ倍信号
、マルチステートコントローラ１９により規定される評
価ウィンドウにわたってローである。ＲＤ倍信号ローで
ある間は、インバータ１１９により発生されるＲＤＬ信
号はハイである。評価ウィンドウの初めには、ＤＥＣ１
８０Ｄ信号はハイであり、ＢＣＬＫ２信号もハイである
。

これらの状況において、３人力ＮＡＮＤゲート１２１に
より発生されるＤＤ倍信号ローであり、３人力ＮＡＮＤ
ゲート１２３により発生されるＢＤ倍信号ローである。

１対のインバータ１２５および１２７は、ＮＡＮＤゲー
ト１２１の出力とＮＡＮＤゲート１１５の入力のうちの
１９との間でタンデム式に接続される。ＮＡＮＤゲート
１２７は、評価ウィンドウの初めにローであるＤ３Ｄ信
号を発生する。

１対のインバータ１２９および１３１は、ＮＡＮＤゲー
ト１２３の出力とＮＡＮＤゲート１１７の入力のうちの
１９の間にタンデム式に接続される。ＮＡＮＤゲート１
３１は評価ウィンドウの初めにローであるＢ３Ｄ信号を
発生する。

１対のＮＡＮＤゲート１３３および１３５はラッチ回路
配置において相互接続される。ＮＡＮＤゲート１３３は
Ｄ３Ｄ信号に応答して、Ｄ４Ｄ信号を発生する。

１対のＮＡＮＤゲート１３７および１３９はラッチ回路
配置において相互接続される。ＮＡＮＤゲート１３９は
Ｂ３Ｄ信号に応答して、Ｂ４Ｄ信号を発生する。

４人力ＮＡＮＤゲート１４１は、ＤＤ倍信号Ｄ４Ｄ信号
と８４Ｄ信号とＢＤ倍信号応答して、ＮＡＮＤゲート１
１５とＮＡＮＤゲート１１７の両方に与えられるＴ２Ｄ
信号を発生する。

ＲＰＤ１７の動作に関連して成る事柄がここで説明され
る。第１の事柄はＲＰＤ１７のリセット状態に関連する
。ＲＤ倍信号ハイに留まっている間、成る安定した状態
のリセット状況が広がる。

これらのリセット状況は、ＤＥＣ１８０Ｄ信号がハイで
あるかそれともローであるかに無関係に、ＢＣＬＫ２信
号がハイであるかローであるかに無関係に、さらに、Ｄ
ＥＣ１８０Ｄ信号の最も新しい過去のヒストリであるか
それともＢＣＬＫ２信号の最も新しい過去のヒストリで
あるかに無関係に、優勢である。ＲＤがハイに留まるの
で、ＲＤＬ信号はローに留まる。ＲＤＬ信号がローに留
まるので、ＤＤ倍信号ハイに留まり、ＮＡＮＤゲート１
３５の出力はハイに留まり、ＮＡＮＤゲート１３７の出
力はハイに留まり、さらに、ＢＤ倍信号ハイに留まる。

ＤＤ倍信号ハイに留まるので、ＤＤ３信号はハイに留ま
り、さらに、ＢＤ倍信号ハイに留まるので、ＢＤ３信号
はハイに留まる。

Ｄ３Ｄ信号がハイに留まり、かっＮＡＮＤゲート１３５
の出力がハイに留まるので、Ｄ４Ｄ信号はローに留まる
。同様に、Ｂ３Ｄ信号がハイに留まり、かつＮＡＮＤゲ
ート１３７の出力がハイに留まるので、Ｂ４Ｄ信号はロ
ーに留まる。ＮＡＮＤゲート１４１に関しては、その入
力のいくらかはハイではない。それゆえ、それはＴ２Ｄ
信号がハイに留まることを引き起こす。Ｄ４Ｄ信号がロ
ーに留まるので、ＡＤＤＬ信号はハイに留まり、かつ、
ＡＤＤ信号はローに留まる。Ｂ４Ｄ信号がローに留まる
ので、５ＵＢＬ信号はハイに留まり、かつＳＵＢ信号は
ローに留まる。

ＲＰＤ１７の動作に関連する第２の事柄として、ＤＥＣ
１８０Ｄ信号がハイに留まり、かつＢＣＬＫ２信号がハ
イに留まる間に、ＲＤ倍信号ハイからローへの変化のす
ぐ後で何が起こるかがここで説明される。この説明のた
めに、ＲＤ倍信号ハイからローへ変化する瞬間は１（、
と呼ばれる。各インバータと各ＮＡＮＤゲートは伝搬遅
延を有するので、ｔｏでのＲＤ倍信号変化に応答して成
る信号変化の前にいくらかの時間が経過する。この説明
のために、ｔＱに続く時間は“ｇｄ“と呼ばれる間隔に
分割される。各ｇｄはゲート伝搬遅延に対応する。ｔ６
後の１個のｇｄで、ＲＤＬ信号はローからハイへ変化し
てＮＡＮＤゲート１２１とＮＡＮＤゲート１２３に応答
させ、そのため、時間ｔ６後２個のｇｄで、ＤＤ倍信号
ハイからローへ変化し、さらに、ＢＤ倍信号ハイからロ
ーへ変化する。インバータ１２５および１２７はＤＤ倍
信号変化に応答し、さらに、インバータ１２９および１
３１はＢＤ倍信号変化に応答し、そのため、ｔＱ後の４
個のｇｄで、Ｄ３Ｄ信号はハイからローへ変化し、さら
に、Ｂ３Ｄ信号はハイからローへ変化する。ＮＡＮＤゲ
ート１３３はＤ３Ｄ信号の変化に応答し、さらに、ＮＡ
ＮＤゲート１３７はＢ３Ｄ信号の変化に応答し、そのた
め、１．）後の５個のｇｄで、Ｄ４Ｄ信号はローからハ
イへ変化し、さらに、Ｂ４Ｄ信号はローからハイへ変化
する。ＮＡＮＤゲート１３５はＤ４Ｄ信号の変化に応答
し、さらに、ＮＡＮＤゲート１３７はＢ４Ｄ信号の変化
に応答し、そのため、ｔＱ後６個のｇｄで、これらのＮ
ＡＮＤゲートの各々の出力はハイからローへ変化する。

先の過渡状態の間中、Ｔ２Ｄ信号はハイに留まり、ＡＤ
ＤＬ信号はハイに留まり、ＡＤＤ信号はローに留まり、
５ＵＢＬ信号はハイに留まり、さらに、ＳＵＢ信号はロ
ーに留まる。

ＲＰＤ１７の動作に関連する第３の事柄として、評価ウ
ィンドウ中、ＢＣＬＫ２信号がハイに留まる間、ＤＥＣ
１８０Ｄ信号のハイからローへの変化（すなわち、ＤＥ
０１８０Ｄ信号はＢＣＬＫ２信号より先にくる）のすぐ
後に続いて何が起こるかがここで説明される。この説明
のために、ＤＥＣ１８０Ｄ信号がハイからローへ変化す
る瞬間はｔｌと呼ばれる。１．後１個のｇｄで、ＤＤ倍
信号ローからハイへ変化する。ｔ１後３個のｇｄで、Ｄ
３Ｄ信号はローからハイへ変化する。Ｄ３Ｄ信号がＮＡ
ＮＤゲート１１５にＡＤＤＬ信号を変化させるかどうか
はＴ２Ｄ信号に依存する。ＤＥＧ１８０Ｄ信号とＢＣＬ
Ｋ２信号の両方がハイからローへ変化した後で、Ｔ２Ｄ
信号はハイからローへ変化し、より特定的に言うと、２
個の立下がり端縁の後２個のｇｄでそれはそうなる。少
なくともｔ１後４個のｇｄが経過するまでＴ２Ｄ信号が
ハイに留まる場合、ｔＩ後４個のｇｄでＡＤＤＬ信号は
ハイからローへ変化する。ｔ１後４個のｇｄが経過する
前に７２Ｄ信号がハイからローへ変化する場合、ＡＤＤ
Ｌ信号はハイに留まる。ＡＤＤＬ信号がハイからローへ
変化する場合、ＡＤＤ信号は１．後５個のｇｄでローか
らハイへ変化する。

２個の立下がり端縁の立下がり後２個のｇｄでハイから
ローへ変化するＴ２Ｄ信号に関して、これが起こるのは
、ＮＡＮＤゲート１４１が、それらのうちの一方が遅れ
る信号に応答するＮＡＮＤゲート１２１および１２３で
適用可能な一方の１ｇｄの伝搬遅延の後に続＜ｌｄｇの
伝搬遅延を有するからである。さらにＴ２Ｄ信号に関し
て、それがハイからローへ変化するとすぐに、それはＮ
ＡＮＤゲート１３５および１３７に影響を及ぼし初め、
次にそれはそれぞれＮＡＮＤゲート１３３および１３９
に影響を及ぼし、３個のｄｇＯ間だけＴ２Ｄ信号がロー
に留まるようにフィードバックを生じる結果となる。

ＲＰＤ１７の動作に関連する先の事柄の要約および拡大
として、それは評価ウィンドウの始まりのわずか前まで
リセット状態に維持され、さらに、その点でＤＥＣ１８
０Ｄ信号とＢＣＬＫ２信号の両方がハイである。ＲＤ倍
信号ローに変化する場合、ＲＰＤ１７内のゲートの短い
過渡応答が後に続く。この短い過渡応答は、ローに留ま
るＡＤＤおよびＳＵＢ出力信号には影響を及ぼさない。

評価ウィンドウの間、ＤＥＧ１８０Ｄ信号はハイからロ
ーへ変化し、さらに、ＢＣＬＫ２信号もハイからローへ
変化する。これらの変化は同時にまたはほぼ同時に起こ
る（すなわち、時間の差は１個のゲートの伝搬遅延より
小さい）。ＤＥＣ１８０Ｄ信号の立下がり端縁が最初に
起こり得て（すなわち、ＤＥＣ１８０Ｄ信号はＢＣＬＫ
２信号より先にくる）、さらに、ＤＥＣ１８０Ｄ信号の
立下がり端縁が第２番目に起こり得る（すなわち、ＤＥ
Ｃ１８０Ｄ信号はＢＣＬＫ２信号より遅れる）。

ＤＥＧ１８０Ｄ信号がＢＣＬＫ２信号よりＩｇｄより大
きい分だけ先にくる場合、上で詳細に説明されたように
、ＡＤＤ信号はローからハイへ変化する。ＲＰＤ１７内
のゲートの対称的配置は次のようなものである。すなわ
ち、ＤＥＣ１８０Ｄ信号がＢＣＬＫ２信号よりＩｇｄよ
り大きい分だけ遅れる場合、ＳＵＢ信号は、ＡＤＤ信号
に関して上で詳細に説明されたのと同じ理由でローから
ハイへ変化する。

第７図を参照しながら、デコーダ２５内の回路の一部が
ここに説明される。通常の動作においては、ＮＯＨ信号
はハイであり、ＮＯＬ信号はローであり、さらに、これ
らの信号は４個の伝達ゲート１５１．１５２．１５３お
よび１５４をオンにする。これらの伝達ゲートがオンに
された場合、ＤＥＧ４５、ＤＥＧ９０、ＤＥＧ１３５お
よびＤＥＧ１８０信号がそれぞれインバータ１５５．１
５６．１５７および１５８に伝搬する。テストをするた
めに、他の伝達ゲートがこれらのインバータへのテスト
信号を多重化するために適当に設けられている。

インバータ１５５はインバータ１６１と伝達ゲート１６
２を駆動する。インバータ１６１はＰ４５Ｈ信号を発生
する。通常の動作において、伝達ゲート１６２はＰ４５
Ｌ信号を発生する。Ｐ４５Ｈ信号およびＰ４５Ｌ信号は
相補信号である。

インバータ１５６はインバータ１６３と伝達ゲート１６
４を駆動する。インバータ１６３はＰ９０Ｈ信号を発生
する。通常の動作において、伝達ゲート１６４はＰ９０
Ｌ信号を発生する。Ｐ９０ＨおよびＰ９０Ｌ信号は相補
信号である。

インバータ１５７はインバータ１６５と伝達ゲ−）１６
６を駆動する。インバータ１６５はＰ１３５Ｈ信号を発
生する。通常の動作において、伝達ゲート１６６はＰ１
３５Ｌ信号を発生する。Ｐ１３５ＨおよびＰ１３５Ｌ信
号は相補信号である。

インバータ１５８はインバータ１６７と伝達ゲ−）１６
８を駆動する。インバータ１６７はＰ１８０Ｈ信号を発
生する。通常の動作において、伝達ゲート１６８はＰ１
８０Ｌ信号を発生する。Ｐ１８０ＨおよびＰ１８０Ｌ信
号は相補信号である。

テストの間他の信号が多重化されてそれぞれＰ４５Ｌ％
Ｐ９ＯＬ、Ｐ１３５ＬおよびＰ１８０Ｌ信号を規定し得
るように、他の伝達ゲートが設けられ得る。

第８図を参照しながら、デコーダ２５の回路の残余の部
分がここで説明される。

ＮＡＮＤゲート１７１は、Ｐ４５Ｌ信号およびＰ１８０
Ｌ信号に応答して、ＮＡＮＤゲート１７２の一方の入力
を駆動する。ＮＡＮＤゲート１７３は、Ｐ４５Ｈ信号お
よびＰ１８０Ｈ信号に応答して、ＮＡＮＤゲート１７２
の他方の入力を駆動する。したがって、２つの状態が存
在し、それらの状態の下でＮＡＮＤゲート１７２の出力
はハイである。一方のそのような状態は、Ｐ４５Ｌ信号
およびＰ１ｇＯＬ信号が両方ともハイであることである
。別のそのような状態は、Ｐ４５Ｈ信号とＰ１８０Ｈ信
号が両方ともハイで番ることである。

ＮＡＮＤゲート１７２により発生される信号は、３個の
インバータ１７４．１７５および１７６を介して伝搬す
る。インバータ１７６の出力はＰ。

Ｌ信号を規定し、それは多相クロックを規定する４個の
並列信号のうちの１個である。

ＮＡＮＤゲート１８１が、Ｐ４５Ｈ信号とＰ９０Ｌ信号
に応答して、ＮＡＮＤゲート１８２の−方の入力を駆動
する。ＮＡＮＤゲート１８３が、Ｐ４５Ｌ信号およびＰ
９０Ｈ信号に応答して、ＮＡＮＤゲート１８２の他方の
入力を駆動する。したがって、２つの状態が存在し、こ
れらの状態の下では、ＮＡＮＤゲート１８２の出力はハ
イである。一方の状態は、Ｐ４５Ｈ信号とＰ９０Ｌ信号
が両方ともハイであることである。他方の状態は、Ｐ４
５Ｌ信号とＰ９０Ｈ信号が両方ともハイであることであ
る。ＮＡＮＤゲート１８２により発生される出力は、３
個のインバータ１８４．１８５および１８６を介して伝
搬する。インバータ１８６により発生される出力はＰＩ
Ｌ信号である。

ＮＡＮＤゲート１９１が、Ｐ９０Ｈ信号とＰ１３５Ｌ信
号に応答して、ＮＡＮＤゲート１９２の一方の人力を駆
動する。ＮＡＮＤゲート１９３が、Ｐ９０Ｌ信号および
Ｐ１３５Ｈ信号に応答して、ＮＡＮＤゲート１９２の他
方の入力を駆動する。

したがって、２つの状態が存在し、これらの状態の下で
は、ＮＡＮＤゲート１９２の出力はハイである。一方の
状態は、Ｐ９０Ｉ（信号とＰ１３５Ｌ信号が両方ともハ
イであることである。他方の状態は、Ｐ９０Ｌ信号とＰ
１３５Ｈ信号が両方ともハイであることである。ＮＡＮ
Ｄゲート１９２の出力は、３個のインバータ１９４．１
９５および１９６を介して伝搬する。インバータ１９６
の出力はＰ２Ｌ信号である。

ＮＡＮＤゲート２０１が、Ｐ１３５Ｈ信号とＰ１８０Ｌ
信号に応答して、ＮＡＮＤゲート２０２の一方の入力を
駆動する。ＮＡＮＤゲート２０３が、Ｐ１３５Ｌ信号と
Ｐ１８０Ｈ信号に応答して、ＮＡＮＤゲート２０２の他
方の入力を駆動する。

したがって、２つ状態が存在し、これらの状態の下では
、ＮＡＮＤゲート２０２の出力はハイである。一方の状
態は、Ｐ１３５Ｈ信号とＰ１８０Ｌ信号が両方ともハイ
であることである。他方の状態は、Ｐ１３５Ｌ信号とＰ
１８０Ｈ信号は両方ともハイであることである。ＮＡＮ
Ｄゲート２０２の出力は、３個のインバータ２０４．２
０５および２０６を介して伝搬する。インバータ２０６
の出力はＰ３Ｌ信号である。

第９図を参照しながら、マルチステートコントローラ１
９の機能を実施するための回路がここで説明される。

Ｄ型フリップフロップ２１１および２１３を含む２段周
波数分割器がＢＣＬＫ２信号により駆動される。フリッ
プフロップ２１１はＢＢ４信号を発生し、さらにフリッ
プフロップ２１３は相補信号、すなわちＢＢ８Ｌ信号と
ＢＢ８Ｈ信号を発生する。インバータ２１５がＢＢ４信
号を反転し、Ｂ４Ｌ信号を発生する。インバータ２１７
がＢＢ８Ｌ信号を反転し、Ｂ８信号を発生する。インバ
ータ２１９はＢ８信号を反転し、カウントラッチ可能化
信号（ＣＮＴＬＥＮ）を発生する。インバータ２２０お
よびインバータ２２１がインバータ２１９とタンデム式
に接続され、その結果、インバータ２２１はＲＤ倍信号
発生して、ＣＮＴＬＥＮ信号がハイである間ＲＤ倍信号
ハイになるようにする。

先の信号のいくつかの各々は、ＢＣＬＫ信号の８サイク
ルごとに１ループサイクルを完了する。

これらいくつかの信号は、ＢＢ８Ｈ信号、ＢＢ８Ｌ信号
、Ｂ８信号、ＣＮＴＬＥＮ信号、およびＲＤ倍信号ある
。各ループサイクルの間、一連のタイミングウィンドウ
が規定される。

ＮＡＮＤゲート２２２およびインバータ２２３がタンデ
ム方式で接続されて、ＢＣＬＫ２信号と、ＢＢ４信号と
、Ｂ８信号がすべてハイである場合はＰＩ倍信号発生す
るようにＡＮＤ機能を実施する。

ＮＡＮＤゲート２２５およびインバータ２２７がタンデ
ム式に接続されて、ＢＣＬＫ２信号と、Ｂ４Ｌ信号と、
Ｂ８信号と、ＡＳ信号がすべてハイである場合ハイであ
るＤＩ倍信号発生するようにＡＮＤ機能を実施する。

ＤＩ倍信号、ＢＣＬＫ信号により駆動されるインバータ
２３０により発生されるＢＣＬＫＬ信号によりクロック
されるＤ型フリップフロップ２２９のＤ入力を制御する
。インバー９２３１がフリップフロップ２２９の相補出
力に応答して、累積器２１をカウントするために与えら
れるＣＣＬＫ信号を発生する。

マルチステートコントローラ１９は、ＡＤＤ／５ＵＢＴ
ＲＡＣＴラッチ（ＡＳＬＡＴ２３３）を規定する、第１
１図により詳細に示されている回路を含む。簡単に言う
と、ＡＳＬＡＴラッチ２３３は評価ウィンドウの間は、
カウント累積器２１に与えられるＡＤＤＩＮ信号と５Ｕ
ＢＩＮ信号を発生するようにＲＰＤ１７により与えられ
るＡＤＤ信号とＳＵＢ信号を用いるように働く。ＮＯＲ
ゲート２３４とインバータ２３５が接続されて、ＯＲ機
能を実施してＡｓ信号を発生し、その結果、Ａｓ信号は
ＡＤＤＩＮ信号がハイであるときかまたはＳＵＢ　ＩＮ
信号がハイであるときはいつでもハイである。

ＡＳＬＡＴ２３３は、インバータ２２９により発生され
るＣＮＴＬＥＮ信号により、かつインバータ２３６によ
り発生されるＥＶＡＬ信号により制御される。Ｄ型フリ
ップフロップ２３７がインバータ２３６を駆動する。Ｐ
！倍信号フリップフロップ２３７のＤ入力に与えられ、
さらに、ＢＣＬＫＬ信号はフリップフロップ２３７をク
ロックするために使用される。

マルチステートコントローラ１９内の回路のいくらかは
、起動リセットに関連する機能を実施する。この点で、
命令プロセッサチップ内の回路によりＲＥＳＥＴＬ信号
が発生され、そのため、この信号は、電力が最初にチッ
プに与えられる場合には、ローであり、かつすぐその後
でハイに保持される。

ＲＥＳＥＴＬ信号は、ＢＣＬＫＬ信号によりクロックさ
れかつＲＤＬＹＬ信号を発生するＤ型フリップフロップ
２３９のＤ入力に与えられる。ＮＡＮＤゲート２４１が
インバータ２４３とタンデム式に接続されて、ＡＮＤ機
能を実施してＲＣＬ信号を発生し、そのため、ＲＣＬ信
号は、ＲＤＬＹＬ信号とＲＥＳＥＴＬ信号の両方がハイ
であるときは、ハイである。ＲＣＬ信号がローである間
は、それはフリップフロップ２１１．２１３．２２９お
よび２３７の各々をそのリセット状態に保つ。またＲＣ
Ｌ信号がローである間は、それはリセット遅延回路配置
（ＲＤＬＹ２４５）をクリア状態に維持する。このリセ
ット遅延回路配置は、第１７図の論理レベル図を参照し
ながら下で十分に説明される。簡単に言うと、ＲＤＬＹ
２４５は、ＲＣＬ信号がローである間はローであり、か
つＲＣＬ信号がローからハイへ変化した後で予め定めら
れた数のループサイクルの間口−のままであるＳＵＬ信
号を発生するための回路を含む。ＳＵＬ信号とＲＥＳＥ
ＴＬ信号はＮＡＮＤゲート２４７の入力に与えられる。

ＮＡＮＤゲート２４７の出力はタンデム接続されたイン
バータ２４９および２５１を駆動する。インバータ２５
１は、命令プロセッサにおける他の回路に分配するため
のＭＲ３ＴＨ信号を発生する。

ここで第１０図のタイミング図について参照を行なう。

第１０図のタイミング図は、多相クロックの８クロツク
サイクルにわたるように与えるべきタイムスケールを有
しており、かつ、各ループサイクルに関連する一般的な
タイミング関係を描いている。その上部に沿って、第１
０図はＢＣＬＫ信号の波形の一般的な時機を示しており
、その信号は外部で発生されて、多相クロックのクロッ
ク速度を決定するためにチップに与えられる。

第１０図の上部から進んで、その次の波形はＢＣＬＫ２
信号に関係し、この信号は２による割算回路５により発
生される。その次の波形はＢＢ４信号に関連し、この信
号はフリップフロップ２１１により発生される。その次
の波形はＢ８信号に関連し、この信号は、フリップフロ
ップ２１３　Ｅより駆動されるインバータ２１７により
発生される。その次の波形はＣＮＴＬＥＮ信号に関連し
、この信号はインバータ２１９により発生される。

その次の波形はＰＩ倍信号関連し、この信号は、ＢＣＬ
Ｋ２信号、ＢＢ４信号およびＢ８信号がハイである間の
みＰＩ倍信号ハイであるようにＮＡＮＤゲート２２２と
協働してＡＮＤ機能を実施するインバータ２２３により
発生される。その次の波形はＥＶＡＬ信号に関連し、こ
の信号はフリップフロップ２３７により駆動されるイン
バータ２３６により発生されるが、それはループサイク
ルの８分の１間ハイである。その次の波形はＤＩ信号に
関連し、この信号はインバータ２２７により発生され、
それは、ＤＩ信号が、通常はローであり、かつＡＳ信号
がハイになる場合のみ、およびＢＣＬＫ２とＢ４ＬとＢ
８信号が１１イである時間の間のみハイになるように、
ＮＡＮＤゲート２２５と協働してＡＮＤ機能を実施する
。その次の波形はＣＣＬＫ信号に関するものであり、こ
の信号はフリップフロップ２３７により発生される。Ｃ
ＣＬＫ信号は通゛常はローであり、ＤＩ信号が／％イに
なる場合のみ、かつそれからループサイクルの８分の１
の間のみハイになる。次の２つの波形は２個の信号（Ｃ
Ｈ２ＯおよびＣＨ１８０）に関するものであり、これら
の信号は、第１５図および第１６図を参照しながら下で
説明される回路により発生される。これらの信号は複写
ウィンドウを規定し、このウィンドウの間、調整カウン
トラッチ２３内の多重セルラッチがＣＮＴ＜５　：　０
＞信号を複写する。

第１１図を参照しながら９、ＡＳＬＡ７２３３がここで
説明されるが、これはマルチステートコントローラ１９
の一部を形成し、かつサンプルおよび保持動作の間ＲＰ
Ｄ１７と協働する。第１１図に示される回路はＡＤＤ信
号に応答してＡＤＤ　ＩＮ信号を発生する、一般に２３
３Ａで示される回路を含み、さらに、ＳＵＢ信号に応答
して５ＵＢＩＮ信号を発生する、一般に２３３８で示さ
れる回路を含む。回路２３３Ａの構成の次の詳細な説明
は、回路２３３Ｓに同様に当てはまる。

回路２３３Ａは、ＲＰＤ１７からＡＤＤ信号を受信し、
さらに、第９図を参照しながら上で説明されたようにマ
ルチステートコントローラ１９内の他の回路により発生
される２個の他の信号を受信する。これらの２個の信号
はＣＮＴＬＥＮ信号とＥＶＡＬ信号であり、これらの信
号は第１０図に描かれるようなループ回路に関して予め
定められたタイミング関係を有している。ＣＮＴＬＥＮ
信号は、ループサイクルの最初の２分の１の間はローで
あり、ループサイクルの残余の２分の１の間はハイであ
る。ＥＶＡＬ信号は、ループサイクルの一部にわたる評
価ウィンドウの間のみノ１イであり、その間ＣＮＴＬＥ
Ｎ信号はローである。少なくとも評価ウィンドウの初め
には、ＡＤＤ信号はローであり、それは、評価ウィンド
ウの間のみ、かつＤＥＧ１８０Ｄ信号がＢＣＬＫ２信号
より先にくることをＲＰＤ１７が検出する場合のみ、ハ
イに変化する。

タイミング関係は次のようなものである。すなわち、Ｃ
ＮＴＬＥＮ信号がハイでありかつＥＶＡＬ信号がローで
あるリセット間隔が存在し、ＣＮＴＬＥＮ信号がハイか
らローへ変化する場合にそのリセット間隔が終了し、Ｃ
ＮＴＬＥＮ信号とＥＶＡＬ信号がローである次の間隔が
存在し、ＥＶＡＬ信号がローからハイへ変化する場合に
その間隔が終了し、ＥＶＡＬ信号がノ１イでありかつＣ
ＮＴＬＥＮ信号がローである次の間隔（サンプリングの
ための評価ウィンドウ）が存在し、ＥＶＡＬ信号がハイ
からローへ変化する場合にその間隔が終了し、さらに、
ＣＮＴＬＥＮ信号とＥＶＡＬ信号の両方がローである次
の間隔（保持間隔）が存在し、ＣＮＴＬＥＮ信号がロー
からハイへ変化して次に続くループサイクルの開先の間
隔を繰返す場合にその間隔が終了する。

リセット間隔に関して、ＡＳＬＡＴ２３３の回路は、こ
こで説明されるような安定したステート状態を有する。

ＣＮＴＬＥＮ信号がハイである間、それはｎ型ＭＯＳＦ
ＥＴ２７１がオンに保持させるようにし、ｐ型ＭＯＳＦ
ＥＴ２７３がオフに保持されるようにする。ＭＯＳＦＥ
Ｔ２７１がオンである間、それはノード２７５の電位が
低く維持されるように保持する。このことは、インバー
タ２７７がインバータ２７９に、ＡＤＤ　ＩＮ信号がロ
ーに維持されるようにさせることを引き起こす。

さらに、ノード２７５の電位は低く維持されるので、ｐ
型ＭＯ８ＦＥＴ２８１はオンに維持され、ｎ型ＭＯＳＦ
ＥＴ２８３はオフに維持される。

このリセット間隔の間、ＡＤＤ信号とＥＶＡＬ信号の両
方がローである。このことは２個のｐ型ＭＯＳＦＥＴ２
８５および２８７がオンに維持されることを引き起こし
、さらに、ノード２８９の電位は高く維持される。この
ことは、インバータ２９１がインバータ２９３にノード
２９５の電位が高くなるように維持させることを引き起
こす。

このことはｎ型ＭＯＳＦＥＴ２９７がオンになることを
引き起こし、ｐ型ＭＯ５ＦＥＴ２９９がオフになること
を引き起こす。先のことにより示されるように、ノード
２７５からＭＯＳＦＥＴ２８１、ＭＯＳＦＥＴ２８５お
よび２８７、インバータ２９１、インバータ２９３およ
びＭＯＳＦＥＴ２９７を通る完全な信号ループが存在し
、そのため、ラッチされたリセット状態が優勢になる。

リセット間隔の終わりに、ＣＮＴＬＥＮ信号はハイから
ローへ変化する。この変化だけが回路２３３Ａに影響を
及ぼさず、ＭＯＳＦＥＴ２７１および２７３のみが動作
状態を変え、すなわち、ＭＯＳＦＥＴ２７１はオフにな
り、かつＭＯＳＦＥＴ２７３はオンになる。そうでない
場合、回路は次の間隔の間中リセット状態にラッチされ
たままである。次の間隔の終わりに、ＥＶＡＬ信号はロ
ーからハイへ変化する。このことはＡＤＤ信号がローで
ある間起こる。ＡＤＤ信号がローであるので、ＭＯＳＦ
ＥＴ２８５はオンのままである。また、ｎ型ＭＯＳＦＥ
Ｔ３０１はオフに保たれる。

ＥＶＡＬ信号はｎ型ＭＯＳＦＥＴ３０３のゲートに与え
られる。ＭＯＳＦＥＴ３０１がオフであるので、ＭＯＳ
ＦＥＴ３０３はノード２８９の電位を引き下げ得ない。

次の間隔または評価ウィンドウの間、２つの起こり得る
場合が存在する。一方の場合においては、ＡＤＤ信号は
ローのままであり、他方の場合においては、ＡＤＤ信号
はローからハイへ変化する。

ＡＤＤ信号がローのままである場合の間、回路２３３Ａ
はそのリセット状態にラッチされたままである。ＡＤＤ
信号がローからハイへ変化する場合に関して、それはデ
ッドゾーンしきい値間隔より短い間、またはデッドゾー
ンしきい値間隔より長い間そうし得る。しきい値より少
ない間そうする場合には、回路２３３Ａはそのリセット
状態にラッチされたままである。少なくともデッドゾー
ンしきい値の間そうする場合には、回路２３３Ａは、Ａ
ＤＤＩＮ信号がハイに維持されるラッチされた状態へと
設定される。

ＡＤＤＩＮ信号は次の間隔の間中変化しない。

すなわち、ＡＤＤＩＮ信号か５ＵＢＩＮ信号のいずれか
がハイである場合にＣＣＬＫ信号がローからハイへ変化
するのはこの間隔の間である。ＣＣＬＫ信号がローから
ハイへ変化する場合、カウント累積器２１内のレジスタ
を増分するためか減分するために、積分動作が起こる。

デッドゾーンし゛きい値間隔に関連して成る事柄がここ
で説明される。ラッチされたリセット状態からラッチさ
れた設定状態への変化をトリガするために、ｎ型ＭＯＳ
ＦＥＴ２８３をオンにすることが必要である。ＡＤＤ信
号における正パルスに応答してこれが起こるためには、
まず次のことの各々が起こる必要がある。ＭＯＳＦＥＴ
３０１は、オンになってノード２８９の電位を引き下げ
なければならず、かつ、回路が反応してＭＯＳＦＥＴ２
８３をオンにするのに十分なだけ長くそれを低く維持し
なければならない。インバータ２９１および２９３の伝
搬遅延と、ＭＯＳＦＥＴ２９９がオンになるための伝搬
遅延と、ＭＯＳＦＥＴ２８３がオンになるための伝搬遅
延とは、すべて反応時間に影響を及ぼす。さらに、デバ
イスの寸法が反応時間に影響を及ぼす。好ましい実施例
においては、ＭＯＳＦＥＴ２９９は比較的広いチャネル
（４０ユニツト）を有し、ＭＯＳＦＥＴ２９７は比較的
長いチャネル（５ユニツト）を有する。さらに、インバ
ータ２９１を規定するために使用されるＭＯＳＦＥＴは
、そこにおけるｐ型ＭＯＳＦＥＴが２０ユニツトのチャ
ネル幅を有するのに反し、そこにおけるｎ型ＭＯＳＦＥ
Ｔが６ユニツトのチャネル幅を有するような寸法にされ
る。

第１２図を参照しながら、カウント累積器２１の全配置
がここで説明される。カウント累積器２１におけるレジ
スタ手段が６個のＤ型フリップフロップ３５０．３５１
．３５２．３５３．３５４および３５５を含んでいる。

これらフリップフロップの各々は１対のタンデム接続さ
れたバッファインバータを駆動する。これらのインバー
タのうち、インバータ３６０はＣＮＴ＜０＞信号を発生
し、インバータ３６１はＣＮＴ＜１＞信号を発生し、イ
ンバータ３６２はＣＮＴ＜２＞信号を発生し、インバー
タ３６３はＣＮＴ＜３＞信号を発生し、インバータ３６
４はＣＮＴ＜４＞信号を発生し、インバータ３６５はＣ
ＮＴ＜５＞信号を発生する。

ＲＣＬ信号は、ローの間は、レジスタ手段をクリアされ
た状態またはリセットされた状態に保持し、そのため、
ストアされるカウントは１０進法の０である。ＣＣＬＫ
信号はレジスタ手段の６個のフリップフロップの各々に
与えられる。ＲＣＬ信号がハイである間、ＣＣＬＫ信号
の各正パルスの立上がり端縁はレジスタ手段におけるカ
ウントが変化することを引き起こす。ＡＤＤ　ＩＮ信号
がハイである場合、正パルスはカウントを増分する。

５ＵＢＩＮ信号がハイである場合、正パルスはカウント
を減分する。

カウント累積器２１は、ストアされたカウントの増分お
よび減分に関連するキャリー信号などを生ずるために２
つの型の回路配置を組入れる。これらの２つの型はここ
ではＸ型論理（第１３図）およびＹ型論理（第１４図）
と示される。それらは複製され、かつレジスタのビット
位置と関連する。−膜化のために、レジスタのビット位
置を示す変数、すなわち０ないし５として、第１３図お
よび第１４図で文字“ｉｏが使用される。

第１３図を参照しながら、Ｘ型論理回路配置内に組入れ
られる回路がここで説明される。キャリーイン信号はＣ
１と示される。キャリーアウト信号はＣけ、と示される
。別の出力信号はり、と示され、この信号は多重化され
てビットｉに対するフリップフロップのＤ入力に戻る。

Ｘ型論理回路配置は、ＡＮＤ機能を実施してＣ１，信号
を発生するように接続されるＮＡＮＤゲート３７１とイ
ンバータ３７３を含み、そのため、ＣＮＴ＜　ｉ　＞信
号およびＣ６信号がハイである場合にはＣＩ＋１信号は
ハイである。すなわち、論理式は次のとおりである。

Ｃ１＋＋　−［ＣＮＴ＜　ｉ　＞］　＊　［Ｃ＋　］］
０Ｒ−ＮＡＮＤゲート配置３７が設けられて、インバー
タ３７７に次の論理式に従ったり、信号を発生させる。

Ｄ　Ｉ　−（［ＣＮＴ＜ｉ〉１本［Ｃ＋　　］）”（［
ＣＮＴ＜１＞］本［Ｃｒ　　］）第１４図を参照しなが
ら、Ｙ型論理回路配置内に組入れられる回路がここで説
明される。Ｘ型論理配置と同様に、Ｙ型ゲート配置はフ
リップフロップためのキャリーイン信号とそのフリップ
フロップからのビット信号とを受信する。Ｙ型論理配置
の出力はキャリーアウト信号（ＣＩ＋＋）とり。

信号である。

Ｙ型論理回路配置は、ＯＲ機能を実施して０１゜、信号
を発生するように接続されるＮＯＲゲート３８１とイン
バータ３８３を含み、そのため、ＣＮＴ＜ｉ＞信号かＣ
Ｉ倍信号いずれかがハイである場合にはＣ１＋、信号は
ハイである。すなわち、論理式は次のとおりである。

Ｃ＋＋＋　　−［ＣＮＴ＜　　ｉ　　＞コ　＋　［Ｃ１
］］ＡＮＤ−ＮＯＲゲート配置３８が設けられて、イン
バータ３８７に次の論理式に従ったり、信号を発生しさ
せる。

Ｄ＋　　−（［ＣＮＴ’＝ｆ〉ｌ＊［Ｃ＋　　］）”（
［ＣＮＴ’：１：’］＊［Ｃｒ　　］）再び第１２図を
参照すると、Ｙ型論理配置３９０がフリップフロップ３
５０と関連しており、それの状態はレジスタ手段の最下
位ビットを規定する。配置３９０に対するキャリーイン
入力はＶ。

Ｓへの接続を介してローに維持される。キャリーアウト
出力は、フリップフロップ３５１と関連するＸ型配置３
９１のキャリーイン入力に与えられる。配置３９１のキ
ャリーアウト出力は、フリップフロップ３５２と関連す
るＸ型配置３９２のキャリーイン入力に与えられる。配
置３９２のキャリーアウト出力は、フリップフロップ３
５３と関連するＸ型配置３９３のキャリーイン入力に与
えられる。配置３９３のキャリーアウト出力は、フリッ
プフロップ３５４と関連するＸ型配置３９４のキャリー
イン入力に与えられる。配置３９４のキャリーアウト出
力は、フリップフロップ３５５と関連するＸ型配置３９
５のキャリーイン入力に与えられる。

ＡＤＤＩＮ信号がハイである間は、その信号は２個のイ
ンバータ３９７および３９９Ｅ６個の伝達ゲート４００
．４０１．４０２．４０３．４０４および４０５をオン
にさせることを引き起こす。

これらの伝達ゲートは、それぞれ論理配置３９０ないし
３９５のＤ出力からフリップフロップ３５０ないし３５
５のＤ入力への並列なゲートされたフィードバック経路
を与える。

Ｙ型論理配置４１０はフリップフロップ３５０と関連し
ている。配置４１０に対するキャリーイン入力は、ｖｉ
、への接続を介してローに維持される。キャリーアウト
出力は配置４１１のキャリーイン入力に与えられる。同
様に、Ｙ型論理配置４１１ないし４１４の各々のキャリ
ーアウト出力は、それぞれ配置４１２ないし４１５のキ
ャリーイン入力に接続される。

５ＵＢＩＮ信号がハイである間は、その信号はインバー
タ４１７および４１９に６個の伝達ゲート４２０．４２
１．４２２．４２３．４２４および４２５をオンにさせ
ることを引き起こす。これらの伝達ゲートがオンにされ
ている間、それらのゲートはそれぞれ論理配置４１０な
いし４１５のＤ出力からフリップフロップ３５０ないい
し３５５のＤ入力への並列なフィードバック経路を与え
る。

第１５図および第１６図を参照しながら、調整カウント
ラッチ２３内に組入れられる回路がここで説明される。

第１５図に示される回路は、複製されて左６セルラツチ
と右６セルラツチを与える。各６セルラツチはストアさ
れたカウントＣＮＴ＜５　：　０＞を受信し、かつ、各
々はＣＮＴＬＥＮ信号を受信する。左ラッチはＤＥＧ９
０信号を受信する。右ラッチはＤＥ０１８０信号を受信
する。−膜化のために、第１５図はＤＥＧｉ信号を受信
しているようなラッチを示している。ＮＡＮＤゲート４
５１とインバータ４５３が接続されてＡＮＤ機能を実施
し、全般的にＣＨｉ信号と示される信号を発生する。左
６セルラツチ（この場合ＤＥＧＬはＤＥＧ９０を表わし
ている）に対し、ＣＨｉはＣＨＤ０信号を表わしており
、それは第１０図のタイミング図に示されるように各ル
ープサイクルの後半の間に２個の正パルスを規定する。

そのようなパルスの各々は、ＤＥＧ９０信号とＣＮＴＬ
ＥＮ信号がハイである間に起こる。右６セルラツチ（そ
の場合ＤＥＧｉはＤＥＣ１８０を表わしている）に対し
、ＣＨｉはＣＨ１８０信号を表わしており、それは第１
０図のタイミング図に示されるように各ループサイクル
の後半の間に２個の正パルスを規定する。そのようなパ
ルスの各々は、ＤＥＧ１８０信号とＣＮＴＬＥＮ信号が
ハイである間に起こる。インバータ４５５がＣＬｉ信号
を発生し、その信号はＣＨｉ信号の補数である。ＣＨｉ
信号とＣＬｉ信号は６標準セル４５７の各々に与えられ
る。

第１６図は標準セルの構成を示している。ＣＬ冬傷信号
ローであり、かつＣＨｉ信号がハイである間は、伝達ゲ
ート４６１がオンである。そうでない場合には、伝達ゲ
ート４６１はオフである。

伝達ゲート４６３は、伝達ゲート４６１がオフである間
はオンであり、伝達ゲート４６１がオンである間はオフ
である。伝達ゲート４６１がオンである間は、入力信号
ＣＮＴ＜　ｉ　＞はノード４６３へ伝搬する。伝達ゲー
ト４６３がオンである間、インバータ４６７および４６
９はノード４７１上の信号を一定に保つためにラッチを
規定する。

インバター４７３．４７５および４７６が配置されて、
相補信号、すなわちＡＣＨ＜　ｉ　＞およびＡＣＬ＜　
ｉ　＞を発生する。後者の対の信号は、遅延段に与えら
れる調整カウントのそれぞれのビットを規定する。

第１７図を参照しながら、ＲＤＬＹ配置２４５を実現す
るための回路がここで説明される。この回路は、８個の
Ｄ型フリップフロップ５０１ないし５０８およびインバ
ータ５０９を含む。これらの８個のフリップフロップの
各々は、ＲＣＬ信号がローである間はそのリセット状態
に維持される。

ＲＣＬ信号がハイに変化した後で、フリップフロップ５
０１はＢＢ８Ｈ信号の各立上がり端縁でトグルする。フ
リップフロップ５０１により発生される信号はＬ２と示
される。それは、フリップフロップ５０１がそのリセッ
ト状態にある間はハイである。ＲＣＬ信号がハイになっ
た後で、ＢＢ８Ｈ信号における最初の次の立上がり端縁
はＬ２信号における立下がり端縁を引き起こす。ＢＢ８
Ｈ信号における第２の次の立上がり端縁はＬ２信号にお
ける立上がり端縁を引き起こす。その後、ＢＢ８Ｈ信号
における１９おきの立上がり端縁（第４、第６、第８な
ど）はＬ２信号における立上がり端縁を引き起こす。

フリップフロップ５０２はＬ２信号の各立上がり端縁で
トグルする。フリップフロップ５０２により発生される
信号はＬ４と示されている。それは、フリップフロップ
５０２がそのリセット状態にある間はハイである。ＢＢ
８Ｈ信号における第２の立上がり端縁がＬ２信号におけ
る立上がり端縁を引き起こす場合、これはＬ４信号にお
ける立下がり端縁を引き起こす。ＢＢ８Ｈ信号における
第４の立上がり端縁がＬ２信号における別な立上がり端
縁を引き起こす場合、これはＬ４信号における立上がり
端縁を引き起こす。言い換えると、ＢＢ８Ｈ信号におけ
る第４の立上がり端縁はフリップフロップ５０１および
５０２を介してリップルする。その後、ＢＢ８Ｈ信号に
おける４つごとの立上がり端縁（第８、第１２など）が
同様にＬ２信号およびＬ４信号の両方において立上がり
端縁を引き起こすようにリップルスルーする。

フリップフロップ５０３ないし５０６が同様に配置され
、そのようなりップルスルー動作を与える。より特定的
に言うと、フリップフロップ５０３がＬ８信号を発生し
て、立上がり端縁でフリップフロップ５０４をトグルす
る。フリップフロップ５０４がＬ１６重母音発生して、
立上がり端縁でフリップフロップ５０５をトグルする。

さらに、フリップフロップ５０５がＬ３２信号を発生し
て、立上がり端縁でフリップフロップ５０６をトグルす
る。

フリップフロップ５０６はＬ６４信号を発生する。その
第１の立上がり端縁は、ＢＢ８Ｈ信号における第６４番
目の立上がり端縁がフリップフロップ５０１からフリッ
プフロップ５０６までのりップルスルー動作を引き起こ
す場合に起こる。Ｌ６４信号におけるこの立上がり端縁
は直ちにフリップフロップ５０７を設定し、というのは
、そのＤ入力が連続的にハイに維持されるからである。

フリップフロップ５０６は、フリップフロップ５０８の
Ｄ入力に与えられるＨ６４信号を発生する。

ＢＣＬＫ信号はフリップフロップ５０８をトリガし、そ
のため、その出力信号（ＳＵＨ）の立上がり端縁はリッ
プルスルー動作に関連するより可変な時間の量とは無関
係なりＣＬＫ信号に関して、予め定められたタイミング
関係を有する。インバータ５０９はＳＵＨ信号を反転し
てＳＵＬ信号を発生する。

先のことによって示されるように、ＲＣＬ信号がハイに
なってＳＵＬ信号がハイになる前に、少くとも６４ルー
プサイクルが続く。この開始遅延間隔の最初に、カウン
ト累積器２１におけるレジスタ（フリップフロップ３５
０ないし３５５）は１０進法の０をストアする。さらに
、遅延回路段７．９．１１および１３の各々は、この開
始遅延間隔の初めにその最小の遅延を与える。典型的に
は、こ最小遅延は、位相ロックループをロックするのに
必要な遅延よりも小さい。すなわち、開始遅延間隔の初
めには、ＤＥＣ１８０Ｄ信号はＢＣＬＫ２信号よりも先
にくることが典型的である。

典型的には、一連のループサイクルが続いて起こると、
ＲＰＤ１７とＡＳＬＡＴ２３３が協働して一連のＡＤＤ
ＩＮパルスを発生し、それらの各々がカウント累積器２
１におけるレジスタにおいてストアされたカウントを増
分する。ストアされたカウントにおける各逓増の後で、
遅延回路段は増分的により長い遅延を提供するように調
整される。

結局は、その調整は次のようなものである。すなわち、
ＤＥＣ１８０Ｄ信号とＢＣＬＫ２信号は、ＲＰＤ１７お
よびＡＳＬＡＴ２３３により検出されるように、位相が
十分に近接している。

ＤＥＣ１８０Ｄ信号とＢＣＬＫ２信号が同相である場合
、ＤＥＣ１８０信号は補償２７により決定される量だけ
ＢＣＬＫ２信号より先行する。他の位相境界規定信号の
各々は同様に補償２７により影響を及ぼされる。他方で
、デコード２５における論理回路は、位相境界規定信号
における端縁とＰＯＬ信号ないしＰ３Ｌ信号における結
果として発生する端縁の間に伝搬遅延を導入する。した
がって、補償２７は各位相境界規定信号における位相進
み成分を導入するための手段を構成して、並列パルス信
号を発生するための回路手段のような他の回路手段によ
り導入される位相遅れ成分の平衡を保つことに備える。

補償２７は好ましいが不可欠ではない。さらに、上で説
明された好ましい実施例における多くの特定の構造の各
々は、好ましいが、前掲の特許請求の範囲に記載された
組合わせの関係において同等物を構成し得る多数の他の
構造の模範となる。

【図面の簡単な説明】

第１図は、この発明の好ましい実施例のブロック図であ
り、基準クロック信号により決定されるクロック速度を
有する多相クロックを規定するための回路の全編制を示
す図である。 第２図は、位相境界規定パルス信号を含みかつ組合わさ
って多相クロック規定する並列パルス信号を含む、成る
パルス信号同士の間の一般的なタイミング関係を多相タ
ロツクのいくつかのサイクルをカバーする時間スケール
で示しているタイミング図である。 第３図は、第１図に全体的に示されているように、位相
境界規定信号を発生するために好ましい実施例において
使用される多重膜配置を与えるために複製される個別的
に調整可能な遅延段に関する概略的ブロック図であり、
かつ、遅延要素に対する伝搬遅延の最小の個別的調整を
説明する際に参照のために選択された一部を示す図であ
る。 第４図は、各個別に調整可能な遅延段を実現するための
回路に関する概略的ブロック図であり、かつ、第１のサ
ブステージを構成する一部を示す図である。 第５図は、各個別に調整可能な遅延段を実現するための
回路に関する概略的ブロック図であり、第２のサブステ
ージを構成する一部を示す図である。 第６図は、第１図のブロック図において示されるリセッ
ト可能位相検出器（ＲＰＤ１７）の論理レベル図である
。 第７図は、第１図に示されるデコーダ２５の機能を実施
するための回路の一部の論理レベル図である。 第８図は、第１図に示されるデコーダ２５の回路の残余
の部分の論理レベル図である。 第９図は、第１図に示されるマルチステートコントロー
ラ１９の全編制を示す、論理レベルのブロック図である
。 第１０図は、タイミングウィンドウを規定することに関
連するパルス信号を含む成るパルス信号同士の間の一般
的なタイミング関係を、多相クロックの８個のサイクル
をカバーする時間スケールで示す、タイミング図である
。 第１１図は、第９図に示されるＡＤＤ／５ＵＢＴＲＡＣ
Ｔラッチ（ＡＳＬＡＴ２３３）の機能を実施するための
回路の論理レベル図である。 第１２図は、第１図に示されるカウント累積器２１の機
能を実施するための回路の論理レベルのブロック図であ
る。 第１３図は、ストアされたカウントを増分および減分す
るために動作において使用される、キャリーアウト信号
を含む信号を発生するように第１２図に示されるように
複製される成る型の論理配置の機能を実施するための回
路の論理レベルの図である。 第１４図は、ストアされたカウントを増分および減分す
るために動作において使用される、キャリーアウト信号
を含む信号を発生するように第１２図に示されるように
複製される別な型の論理配置の機能を実施するための回
路の論理レベルの図である。 第１５図は、第１図の調整カウントラッチ２３を実現す
るために２個設けられる多重セルラッチ配置の論理レベ
ルのブロック図である。 第１６図は、第１５図に示されるように複製される標準
ラッチセルの論理レベルの図である。 第１７図は、マルチステートコントロールに含まれるリ
セット遅延回路配置の論理レベルの図である。 図において、１は多相クロック回路、３は端子、５は２
による除算回路、７．９．１１および１３は遅延回路段
、１５は位相ロックループ、１７はリセット可能位相検
出器、１９はマルチステートコントローラ、２１はカウ
ント累積器、２３は調整カウントラッチ、２５はデコー
ダ、２７は補償である。 特許出願人　コンピュータ・コントールズ・インコーホ
レーテッド　　　　２．。 ＦＩＧ、　６ Ｆ１ａ ｌａ　８ ＦＩＧ、　１３ ＦＩＧ。 ＦＩＧ、　１５ 手続補正書（凪 平成１年３月２．０日

Claims (1)

1. 【特許請求の範囲】 （１）基準クロック信号により決定されるクロック速度
   を有する多相クロックを規定するための回路であって、 基準クロック信号により駆動される位相ロックループを
   含み、 位相ロックループがフィードフォワード経路とフィード
   バック経路を含み、 フィードバック経路が累積された多重ビット調整カウン
   トを与えるための多重セル手段を含み、フィードフォワ
   ード経路が、累積された調整カウントの制御の下で複数
   個の位相境界規定信号を発生するように、複数個の個別
   に調整可能な遅延回路段を含み、さらに 位相境界規定信号に応答して、組合わさって多相クロッ
   クを規定する並列パルス信号を発生するための回路手段
   を含む、回路。 （２）個別に調整可能な遅延回路段の数が多相クロック
   の位相の数に等しい、請求項１に記載の回路。 （３）基準クロック信号が周波数分割手段を介して位相
   ロックループを駆動するように、かつ前記周波数分割手
   段が本質的に５０％の衝撃係数を有する基準パルス信号
   を前記位相ロックループに与えるように配置される、そ
   のような周波数分割手段を含む、請求項１に記載の回路
   。 （４）フィードフォワード経路が、カウントを累積する
   ためのレジスタ手段と、レジスタ手段と遅延回路段の間
   に連結される多重セルラッチ手段とを含む、請求項１に
   記載の回路。 （５）位相ロックループが、エラー信号を発生するため
   の再設定可能位相差検出手段と、レジスタ手段と、エラ
   ー信号の積分であるストアされたカウントがレジスタ手
   段において累積されるようにレジスタ手段を制御するた
   めの手段と、調整可能な遅延回路段を制御するためにス
   トアされたカウントを利用するための手段とを含む、請
   求項１に記載の回路。（６）各遅延回路段が、位相境界
   規定信号のそれぞれのものに立上がり端縁と立下がり端
   縁を交互に与えさせるための手段と、各前縁より前にく
   る調整可能な伝搬遅延を各立下がり端縁より前にくる調
   整可能な伝搬遅延に本質的に等しくさせるための手段と
   を含む、請求項１に記載の回路。 （７）位相ロックループが、カウントをストアするため
   のレジスタ手段と、別々のパルス信号を生じてカウント
   を増分および減分するための手段とを含む、請求項１に
   記載の回路。 （８）別々のパルス信号を発生するための手段が１対の
   再設定可能ラッチ回路配置を含む、請求項７に記載の回
   路。 （９）位相基準信号を与えるための手段を含み、位相ロ
   ックループが、並列パルス信号を発生するための回路手
   段のような他の回路手段により導入される位相遅れ成分
   の平衡を保つことに備えるように、各位相境界規定信号
   に対する位相進み成分を導入するようにフィードバック
   経路に配置される補償手段を含む、請求項１に記載の回
   路。 （１０）カウントを規定する入力並列信号に応答し、か
   つパルス波形を規定する入力直列信号に応答して、遅延
   されたパルス波形を規定する出力直列信号を発生するた
   めの集積回路の回路であって、 ノードに選択的に負荷を与えるための複数個の回路素子
   と、 入力並列信号に応答して前記回路素子の選択された組を
   ノードに負荷として与えるための多重化手段と、 入力直列信号に応答して、前記選択された組における回
   路素子の数の階段関数である間隔の間エクスカーション
   を受けるノード信号を発生するようにノードを駆動する
   ための信号伝搬回路手段と、前記ノード信号に応答して
   出力直列信号を発生するためのしきい値設定回路手段と
   を含む、回路。 （１１）各回路素子が入力キャパシタンスを有し、さら
   に、回路が、前記回路素子がノードに負荷を与えるよう
   には選択されていない間は各回路素子の入力キャパシタ
   ンスにかかる予め定められた電圧を確立するための手段
   を含む、請求項１０に記載の回路。 （１２）信号伝搬手段が出力抵抗を有し、さらに、各回
   路素子は、前記選択された組における回路素子の数の階
   段関数である時定数を確立することに備えるように入力
   キャパシタンスを有する、請求項１０に記載の回路。 （１３）個別に調整可能な遅延段が、カウントを規定す
   るステージ入力並列信号に応答しかつパルス波形を規定
   するステージ入力直列信号に応答して、遅延されたパル
   ス波形を規定するステージ出力直列信号を発生すること
   に備えるようにするための回路であって、 第１のサブステージと第２のサブステージを含み、その
   各々はサブステージ入力直列信号に応答し、かつサブス
   テージ出力直列信号を発生し、前記第１のサブステージ
   および第２のサブステージに対する前記サブステージ入
   力直列信号はそれぞれステージ入力直列信号および第１
   のサブステージ出力直列信号であり、さらに、前記第２
   のサブステージに対する前記サブステージ出力直列信号
   はステージ出力直列信号であり、さらに、各サブステー
   ジが サブステージタイミング信号ノードに選択的に負荷を与
   えるための複数個のサブステージ回路素子と、 入力並列信号に応答してサブステージ回路素子の選択さ
   れた組をサブステージタイミング信号ノードに負荷とし
   て与えるためのサブステージ多重化手段と、 入力直列信号に応答して、前記選択された組におけるサ
   ブステージ回路素子の数の階段関数である間隔の間エク
   スカーションを受けるサブステージタイミング信号を発
   生するようにノードを駆動するためのサブステージ信号
   伝搬回路手段と、サブステージタイミング信号に応答し
   てサブステージ出力直列信号を発生するためのサブステ
   ージしきい値設定回路手段とを含む、回路。 （１４）各サブステージが信号反転を与え、さらに、サ
   ブステージが、ステージ入力直列信号の端縁からステー
   ジ出力直列信号の結果として生じる端縁までの遅延が立
   上がり端縁および立下がり端縁に対し本質的に同じであ
   ることを提供するための手段を有する、請求項１３に記
   載の回路。 （１５）各回路素子が入力キャパシタンスを有し、さら
   に、回路が、回路素子がリードに負荷を与えるようには
   選択されていない間は各回路素子の入力キャパシタンス
   にかかる予め定められた電圧を確立するための手段を含
   む、請求項１３に記載の回路。 （１６）信号伝搬手段が出力抵抗を有し、さらに、前記
   選択された組における回路素子の数の階段関数である時
   定数を確立することに備えるように入力キャパシタンス
   を有する、請求項１３に記載の回路。 （１７）多相クロックを規定するための回路であって、 位相基準パルス信号を発生するための回路手段と、 遅延回路手段と、 ストアされる遅延コントロール信号を発生するためにエ
   ラー信号を積分するように動作可能である入力手段を有
   し、かつストアされる遅延コントロール信号を与えるた
   めの出力手段を有する記憶手段を含み、 遅延回路手段が位相基準パルス信号により活性状態にさ
   れ、かつストアされる遅延コントロール信号により制御
   されて、フィードバックパルス信号を含む複数個の時間
   がずらされたパルス信号を発生し、さらに サンプリングされたエラー信号を発生するために位相基
   準パルス信号をフィードバックパルス信号と比較するよ
   うに動作可能である位相差検出手段、およびサンプリン
   グされたエラー信号を記憶手段の入力手段に与えるため
   の保持手段を含む位相エラー決定手段と、 評価ウィンドウおよび積分ウィンドウを含む一連のタイ
   ミングウィンドウを規定するための手段を含み、かつ評
   価ウィンドウの間位相差検出手段を動作するための手段
   、および積分ウィンドウの間記憶手段の入力手段を動作
   するための手段を含むマルチステートコントローラ手段
   と、 複数個の時間がずらされたパルス信号に応答して、組合
   わさって多相クロックを規定する並列パルス信号を発生
   するための回路手段とを含む、回路。 （１８）遅延回路手段が、複数個の時間がずらされたパ
   ルス信号を発生するように複数個の個別に調整可能な遅
   延回路段を含む、請求項１７に記載の回路。 （１９）各遅延回路段が、時間がずらされたパルス信号
   のそれぞれのものに立上がり端縁と立下がり端縁を交互
   に与えさせるための手段と、各前縁より先に起こる調整
   可能な伝搬遅延を各立下がり端縁より先に起こる調整可
   能な伝搬遅延に本質的に等しくさせるための手段とを含
   む、請求項１８に記載の回路。 （２０）位相基準パルス信号を発生するための回路が、
   位相基準パルス信号に本質的に５０％の衝撃係数を有す
   るようにさせるための周波数分割器手段を含む、請求項
   １７に記載の回路。 （２１）位相基準信号を発生するための回路が、多相ク
   ロックの速度を決定する外部発生されるクロック信号を
   受信するように集積回路のピンに接続される入力を有し
   、さらに、決定された速度で多相クロックを発生するた
   めのすべての回路が集積回路に含まれる、請求項１７に
   記載の回路。 （２２）集積回路がＣＭＯＳ技術において実現される、
   請求項１８に記載の回路。 （２３）遅延回路手段が、各々が入力キャパシタンスを
   有する複数個のＭＯＳＦＥＴと、パルス信号をずらすた
   めに時定数を確立するように十分な数のＭＯＳＦＥＴを
   選択するための手段とを含み、フィードバック信号が位
   相基準信号との予め定められた位相関係を有するように
   させる、請求項１９に記載の回路。