JPH02241110A - パルス除去回路 - Google Patents
パルス除去回路Info
- Publication number
- JPH02241110A JPH02241110A JP6183289A JP6183289A JPH02241110A JP H02241110 A JPH02241110 A JP H02241110A JP 6183289 A JP6183289 A JP 6183289A JP 6183289 A JP6183289 A JP 6183289A JP H02241110 A JPH02241110 A JP H02241110A
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- JP
- Japan
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- pulse
- circuit
- output
- gate
- frequency division
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- Pending
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- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
く本発明の産業上の利用分野〉
本発明は、パルス列から任意のパルスを除去するパルス
除去回路に関する。
除去回路に関する。
〈従来技術〉（第５〜６図）
ディジタル回路等において、クロックパルスの除去を任
意に行ないたい場合がある。
意に行ないたい場合がある。
例えば、ＰＮ符号（擬似雑音符号）で変調した信号の送
受を行なうシステム等で、受信側のＰＮ符号発生器に対
するクロックパルスを所定数除去して、ＰＮ符号の位相
を所定ビットシフトさせ、送信側のＰＮ符号との位相合
わせ等を行なうことがある。
受を行なうシステム等で、受信側のＰＮ符号発生器に対
するクロックパルスを所定数除去して、ＰＮ符号の位相
を所定ビットシフトさせ、送信側のＰＮ符号との位相合
わせ等を行なうことがある。
このような目的のため、クロックパルス列から任意に１
個のパルスを除去できるように第５図のように構成され
たパルス除去回路が本願出願人によって提案されている
（特願昭５５−１１９２４９号）。
個のパルスを除去できるように第５図のように構成され
たパルス除去回路が本願出願人によって提案されている
（特願昭５５−１１９２４９号）。
第５図に示したパルス除去回路は、３つのフリツプフロ
ツプ（以下ＦＦと記す）１．２．３とアンド回路４から
構成されており、Ｄ型のＦＦ１の端子王に第６図（ａ）
に示すようなパルス除去信号が入力されると、ＦＦ１の
出力Ｑは第６図（ｂ）のように゛′Ｈ″レベルにセット
される（ｔ１時）。
ツプ（以下ＦＦと記す）１．２．３とアンド回路４から
構成されており、Ｄ型のＦＦ１の端子王に第６図（ａ）
に示すようなパルス除去信号が入力されると、ＦＦ１の
出力Ｑは第６図（ｂ）のように゛′Ｈ″レベルにセット
される（ｔ１時）。
ＦＦＩの出力Ｑおよび反転出力Ｑは、ＪＫ型のＦＦ２の
端子Ｊ、Ｋにそれぞれ入力されており、ＦＦ１の出力Ｑ
が“Ｈ”レベルのときに、クロックパルス（第６図（Ｃ
））が立下がると、ＦＦ２の出力Ｑが第６図（ｄ）に示
すように’ ｌ−１”レベルにセットされる（ｔ２時）
。
端子Ｊ、Ｋにそれぞれ入力されており、ＦＦ１の出力Ｑ
が“Ｈ”レベルのときに、クロックパルス（第６図（Ｃ
））が立下がると、ＦＦ２の出力Ｑが第６図（ｄ）に示
すように’ ｌ−１”レベルにセットされる（ｔ２時）
。
ＦＦ２の出力Ｑが“′Ｈ″レベルの間にクロックパルス
が立上がると、Ｄ型のＦＦ３の反転出力Ｑが第６図（ｅ
）に示すように“′Ｌ″レベルにセラ１〜される（ｔ３
時）とともにＦＦ１がリセッ］〜される。
が立上がると、Ｄ型のＦＦ３の反転出力Ｑが第６図（ｅ
）に示すように“′Ｌ″レベルにセラ１〜される（ｔ３
時）とともにＦＦ１がリセッ］〜される。
したがって、クロックパルスとＦＦ３の反転出力Ｑの論
理積をとるアンド回路４の出力は、第６図（ｆ）に示す
ようにｔ３時から次のクロックパルスの立上がるｔ４時
までの間りＯツクパルスが出力されず、１個のパルスが
除去されたことになる。
理積をとるアンド回路４の出力は、第６図（ｆ）に示す
ようにｔ３時から次のクロックパルスの立上がるｔ４時
までの間りＯツクパルスが出力されず、１個のパルスが
除去されたことになる。
〈発明が解決しようとする課題〉
しかしながら、前記のようなパルス除去回路で、複数の
パルスを除去する場合、パルス除去信号を何度も送らな
ければならず、パルス除去信号を連続して送っても２パ
ルスに１個の割合でしかパルス除去ができず、まとめて
所定数のパルス除去ができないという不便さがあった。
パルスを除去する場合、パルス除去信号を何度も送らな
ければならず、パルス除去信号を連続して送っても２パ
ルスに１個の割合でしかパルス除去ができず、まとめて
所定数のパルス除去ができないという不便さがあった。
本発明はこの課題を解決したパルス除去回路を提供する
ことを目的としている。
ことを目的としている。
く課題を解決するための手段〉
前記課題を解決するために本発明のパルス除去回路は、
りＯツクパルスを設定された分局比で分周し、該分周パ
ルスを出力する分局器と、 パルス除去信号を受けて出力を所定レベルにセットする
セット回路と、 セット回路の出力が所定レベルにセットされたことを分
周パルスの立上りまたは立下りで検知してこの分周パル
スの１周期に等しい幅のゲートパルスを分周パルスの立
上りまたは立下りに周期しで出力するとともにゲートパ
ルス出力時にセット回路をリセットするゲートパルス発
生回路と、ゲートパルスを受けている間だけクロックパ
ルスの通過を規制するゲート回路とを備えている。
ルスを出力する分局器と、 パルス除去信号を受けて出力を所定レベルにセットする
セット回路と、 セット回路の出力が所定レベルにセットされたことを分
周パルスの立上りまたは立下りで検知してこの分周パル
スの１周期に等しい幅のゲートパルスを分周パルスの立
上りまたは立下りに周期しで出力するとともにゲートパ
ルス出力時にセット回路をリセットするゲートパルス発
生回路と、ゲートパルスを受けている間だけクロックパ
ルスの通過を規制するゲート回路とを備えている。
く作用〉
したがって、セット回路の出力がパルス除去信号によっ
て所定レベルになると、ゲートパルス発生回路からのゲ
ートパルスが分周パルス１周期の間だけゲート回路に出
力され、分周器の分周比に応じた数のパルスが一度に連
続して除去されたクロックパルスがゲート回路から出力
されることになる。
て所定レベルになると、ゲートパルス発生回路からのゲ
ートパルスが分周パルス１周期の間だけゲート回路に出
力され、分周器の分周比に応じた数のパルスが一度に連
続して除去されたクロックパルスがゲート回路から出力
されることになる。
く本発明の実施例〉（第１〜２図）
以下、図面に基づいて本発明の一実施例を説明する。
第１図は一実施例のパルス除去回路を示す図である。
図において、１０はクロックパルスを予め設定された任
意の分周比Ｎで分周し、この分周パルスを出力する分周
器であり、例えばクロックパルスの立上りに周期した分
周パルスを出力するように構成されている。
意の分周比Ｎで分周し、この分周パルスを出力する分周
器であり、例えばクロックパルスの立上りに周期した分
周パルスを出力するように構成されている。
１１はＤ型の第１のＦＦ１２で構成されたセット回路で
あり、端子りは“ＨＩＴレベルに固定され、パルス除去
信号の例えば立上りで出力Ｑを゛Ｈ″レベルにセットし
、リセット端子Ｒの入力が゛′Ｌ″レベルに立下がると
出力Ｑをリセットする。
あり、端子りは“ＨＩＴレベルに固定され、パルス除去
信号の例えば立上りで出力Ｑを゛Ｈ″レベルにセットし
、リセット端子Ｒの入力が゛′Ｌ″レベルに立下がると
出力Ｑをリセットする。
この第１のＦＦ１２の出力Ｑおよび反転出力Ｑは、ゲー
トパルス発生回路１３のＪＫ型の第２のＦＦ１４の端子
Ｊ１Ｋにそれぞれ出力されており、第２のＦＦ１４は分
周パルスの立下がり時の端子Ｊのレベルを記憶して出力
することになる。
トパルス発生回路１３のＪＫ型の第２のＦＦ１４の端子
Ｊ１Ｋにそれぞれ出力されており、第２のＦＦ１４は分
周パルスの立下がり時の端子Ｊのレベルを記憶して出力
することになる。
１５はＤ型の第３のＦＦであり、第２ＯＦＦ１４の出力
Ｑのレベルを分周パルスの立上りで記憶してその反転出
力Ｑをグー！・パルスとしてアンドグー１−回路１６の
一方の入力端子に出力する。
Ｑのレベルを分周パルスの立上りで記憶してその反転出
力Ｑをグー！・パルスとしてアンドグー１−回路１６の
一方の入力端子に出力する。
アンドゲート回路１６の伯方の入力端子にはクロックパ
ルスが入力されている。
ルスが入力されている。
次にこのパルス除去回路の動作を第２図に基づいて説明
する。
する。
分周器１０には分周比Ｎとして例えば“′４″が設定さ
れているとし、各ＦＦ１２．１４．１５の出力Ｑは“′
Ｌ”レベルにセットされているものとする。
れているとし、各ＦＦ１２．１４．１５の出力Ｑは“′
Ｌ”レベルにセットされているものとする。
パルス除去信号（第２図（ａ））が４１ Ｌ″レベル間
は、クロックパルス（同図（ｂ））を分周した分周パル
ス（同図（Ｃ））の状態が変化しても、第１および第２
のＦＦＩ ２．１４の出力Ｑ（同図＜ｄ＞、（ｅ））が
” Ｌ ”レベルであるため、第３のＦＦ１５の反転出
力Ｑ（同図（ｆ））は゛′Ｈ″レベルのままで変化せず
、アンドゲート回路１６からは、入力されたクロックパ
ルスがそのままの状態で出力される（同図（ｇ））。
は、クロックパルス（同図（ｂ））を分周した分周パル
ス（同図（Ｃ））の状態が変化しても、第１および第２
のＦＦＩ ２．１４の出力Ｑ（同図＜ｄ＞、（ｅ））が
” Ｌ ”レベルであるため、第３のＦＦ１５の反転出
力Ｑ（同図（ｆ））は゛′Ｈ″レベルのままで変化せず
、アンドゲート回路１６からは、入力されたクロックパ
ルスがそのままの状態で出力される（同図（ｇ））。
ここで、ｔ１時にパルス除去信号（ａ）が゛′Ｈ″レベ
ルに変化すると、第１のＦＦＩ ２の出力Ｑ（ｄ）が“
Ｈ″レベルセットされるため、分周パルス（Ｃ）の立下
るｔ２時には第２のＦＦ１４の出力（ｅ）が１Ｌ ＨＩ
＋レベルとなり、分周パルスが立上るｔ３時には、第３
のＦＦ１５の反転出力Ｑ（ｆ）がｉｉ Ｌ ＃）レベル
となり、第１のＦＦ１２がリセットされる。
ルに変化すると、第１のＦＦＩ ２の出力Ｑ（ｄ）が“
Ｈ″レベルセットされるため、分周パルス（Ｃ）の立下
るｔ２時には第２のＦＦ１４の出力（ｅ）が１Ｌ ＨＩ
＋レベルとなり、分周パルスが立上るｔ３時には、第３
のＦＦ１５の反転出力Ｑ（ｆ）がｉｉ Ｌ ＃）レベル
となり、第１のＦＦ１２がリセットされる。
分周パルス（Ｃ）が再び立下るｔ４時には、第１のＦＦ
１２の出力Ｑ（ｄ）は゛′Ｌ″レベルとなっているため
、第２のＦＦ１４の出力Ｑは゛′Ｌ″レベルに変化する
。
１２の出力Ｑ（ｄ）は゛′Ｌ″レベルとなっているため
、第２のＦＦ１４の出力Ｑは゛′Ｌ″レベルに変化する
。
このため、分周パルス（Ｃ）が再び立上がるｔ５時には
、第３のＦＦ１５の反転出力Ｑ（ｆ）がｒｔ Ｈｐ＋レ
ベルに戻る。
、第３のＦＦ１５の反転出力Ｑ（ｆ）がｒｔ Ｈｐ＋レ
ベルに戻る。
したがって、この反転出力Ｑ（ｆ）は、パルス除去信号
が立上った後、分周パルス（Ｃ）の最初の立上り（ｔ３
時）から次の立上り（ｔ５時）の間だけ“Ｌ″レベルグ
ー］・パルスとなり、アンドゲート回路１６から出力さ
れるクロックパルス（ｉは、分周パルスの１周期分、即
ちクロックパルス４個が連続して除去される。
が立上った後、分周パルス（Ｃ）の最初の立上り（ｔ３
時）から次の立上り（ｔ５時）の間だけ“Ｌ″レベルグ
ー］・パルスとなり、アンドゲート回路１６から出力さ
れるクロックパルス（ｉは、分周パルスの１周期分、即
ちクロックパルス４個が連続して除去される。
なお、分周器１０の分周比を２にすれば２個のパルス除
去ができ、分周比をＮにすればＮ個のパルス除去ができ
る。
去ができ、分周比をＮにすればＮ個のパルス除去ができ
る。
く本発明の他の実施例〉（第３．４図）なお、前記実施
例の分周器１０はデユーティ比が１：１の分周パルスを
出力していたが、これは本発明を限定するものでなく、
１周期がクロックパルスのＮ周期分となる分周パルスを
正確に周期出力できるものであれば、デユーデイ比は１
：１でなくともよい。
例の分周器１０はデユーティ比が１：１の分周パルスを
出力していたが、これは本発明を限定するものでなく、
１周期がクロックパルスのＮ周期分となる分周パルスを
正確に周期出力できるものであれば、デユーデイ比は１
：１でなくともよい。
また、前記実施例では、ゲートパルス発生回路１３の第
２のＦＦ１４として分周パルスの立下りで作動するＪＫ
型のＦＦを用いていたが、この端子Ｊ、には第１のＦＦ
１２の出力Ｑおよび反転比力Ｑに接続されているため、
端子Ｊと端子にのレベルは常に相反する状態であり、出
力Ｑは分局パルスの立下り時の端子Ｊのレベルと同じで
ある。
２のＦＦ１４として分周パルスの立下りで作動するＪＫ
型のＦＦを用いていたが、この端子Ｊ、には第１のＦＦ
１２の出力Ｑおよび反転比力Ｑに接続されているため、
端子Ｊと端子にのレベルは常に相反する状態であり、出
力Ｑは分局パルスの立下り時の端子Ｊのレベルと同じで
ある。
したがって、第３図に示すようにＪＫ型のＦＦに代えて
第１、第３のＦＦ１２．１５と同様のＤ型の第２のＦＦ
１７を用いて、分周パルスをインバータ１８で反転して
入力するようにゲートパルス発生回路１３−を構成して
も前記実施例と全く同様の動作をする。
第１、第３のＦＦ１２．１５と同様のＤ型の第２のＦＦ
１７を用いて、分周パルスをインバータ１８で反転して
入力するようにゲートパルス発生回路１３−を構成して
も前記実施例と全く同様の動作をする。
また、インバータ１８を用いず、第４図に示すように第
３のＦＦ１９としてＪＫ型のＦＦを用いてもよい。
３のＦＦ１９としてＪＫ型のＦＦを用いてもよい。
この場合も、前記実施例と全く同様に分周パルス−周期
分のクロックパルスを除去することができる。
分のクロックパルスを除去することができる。
また、前記実施例では、第３のＦＦ１５の反転出力Ｑで
第１のＦＦ１２をリセットするようにしていだが、第３
のＦＦ１５の出力Ｑの立上りでリセットするＦＦを第１
のＦＦとして用いてもよい。
第１のＦＦ１２をリセットするようにしていだが、第３
のＦＦ１５の出力Ｑの立上りでリセットするＦＦを第１
のＦＦとして用いてもよい。
く本発明の効果〉
本発明のパルス除去回路は、前記説明のように、設定さ
れた分周比でクロックパルスを分周し、この分周パルス
の１周期分だけクロックパルスを通過させないように構
成されているため、分周比の設定を行なうだけで、任意
数のパルスを連続して除去したクロックパルスを出力す
ることかできる。
れた分周比でクロックパルスを分周し、この分周パルス
の１周期分だけクロックパルスを通過させないように構
成されているため、分周比の設定を行なうだけで、任意
数のパルスを連続して除去したクロックパルスを出力す
ることかできる。
第１図は本発明の一実施例を示す回路図、第２図は一実
施例の動作を示す信号図、第３図および第４図は本発明
の他の実施例を示す回路図である。 第５図は従来回路図、第６図は従来回路の動作を示す信
号図である。 １０・・・・・・分周器、１１・・・・・・セット回路
、１２・・・・・・第１のＦＦ、１３・・・・・・ゲー
トパルス発生回路、１４・・・・・・第２のＦＦ、１５
・・・・・・第３のＦＦ、１６・・・・・・アンドゲー
ト回路。
施例の動作を示す信号図、第３図および第４図は本発明
の他の実施例を示す回路図である。 第５図は従来回路図、第６図は従来回路の動作を示す信
号図である。 １０・・・・・・分周器、１１・・・・・・セット回路
、１２・・・・・・第１のＦＦ、１３・・・・・・ゲー
トパルス発生回路、１４・・・・・・第２のＦＦ、１５
・・・・・・第３のＦＦ、１６・・・・・・アンドゲー
ト回路。
Claims (2)
- （１）クロックパルスを設定された分周比で分周し、該
分周パルスを出力する分周器と、 パルス除去信号を受けて出力を所定レベルにセットする
セット回路と、 前記セット回路の出力が所定レベルにセットされたこと
を前記分周パルスの立上りまたは立下りで検知して該分
周パルスの１周期に等しい幅のゲートパルスを分周パル
スの立上りまたは立下りに周期して出力するとともにゲ
ートパルス出力時に前記セット回路をリセットするゲー
トパルス発生回路と、 前記ゲートパルスを受けている間だけ前記クロックパル
スの通過を規制するゲート回路とを備えたことを特徴と
するパルス除去回路。 - （２）パルス除去信号の立上りまたは立下りで出力を論
理値１にセットする第１のフリップフロップで前記セッ
ト回路を構成し、 前記分周パルスが一方の論理値から他方の論理値に変化
するときの前記第１のフリップフロップの出力状態を記
憶して出力する第２のフリップフロップと、前記分周パ
ルスが前記他方の論理値から一方の論理値に変化すると
きの前記第２のフリップフロップの出力状態を記憶して
出力する第３のフリップフロップとにより前記ゲートパ
ルス発生回路を構成し、 前記第３のフリップフロップの反転出力を前記ゲートパ
ルスとして前記ゲート回路に出力する第１項記載のパル
ス除去回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6183289A JPH02241110A (ja) | 1989-03-14 | 1989-03-14 | パルス除去回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6183289A JPH02241110A (ja) | 1989-03-14 | 1989-03-14 | パルス除去回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02241110A true JPH02241110A (ja) | 1990-09-25 |
Family
ID=13182464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6183289A Pending JPH02241110A (ja) | 1989-03-14 | 1989-03-14 | パルス除去回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02241110A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6711694B1 (en) | 2000-02-03 | 2004-03-23 | Telefonaktiebolaget Lm Ericsson(Publ) | Apparatus and method for generating a modulated clock signal including harmonics that exhibit a known sideband configuration |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5744326B2 (ja) * | 1975-03-05 | 1982-09-21 | ||
| JPS6135443B2 (ja) * | 1981-03-02 | 1986-08-13 | Dowa Co |
-
1989
- 1989-03-14 JP JP6183289A patent/JPH02241110A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5744326B2 (ja) * | 1975-03-05 | 1982-09-21 | ||
| JPS6135443B2 (ja) * | 1981-03-02 | 1986-08-13 | Dowa Co |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6711694B1 (en) | 2000-02-03 | 2004-03-23 | Telefonaktiebolaget Lm Ericsson(Publ) | Apparatus and method for generating a modulated clock signal including harmonics that exhibit a known sideband configuration |
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