JPH02241280A - 集積回路 - Google Patents
集積回路Info
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- JPH02241280A JPH02241280A JP2031641A JP3164190A JPH02241280A JP H02241280 A JPH02241280 A JP H02241280A JP 2031641 A JP2031641 A JP 2031641A JP 3164190 A JP3164190 A JP 3164190A JP H02241280 A JPH02241280 A JP H02241280A
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- delay line
- transistor
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
- Pulse Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体本体の表面に配置された遅延線を有す
る集積回路であって、一連の信号蓄積キャパシタンスと
、信号を供給する人力線及び蓄積信号を読出す読出し線
と、前記一連の信号蓄積キャパシタンスと各々関連する
一連のトランジスタ対とを具え、各トランジスタ対の一
方のトランジスタ（読込みトランジスタという）か関連
するキャパシタンスと入力線との間のスイッチを構成す
ると共に他方のトランジスタ（読出しトランジスタとい
う）が該キャパシタンスと読出し線との間のスイッチを
構成し、更にこれらトランジスタの制御電極に接続され
た多数の出力端子を有するディジタルシフトレジスタを
具えているものに関するものである。
る集積回路であって、一連の信号蓄積キャパシタンスと
、信号を供給する人力線及び蓄積信号を読出す読出し線
と、前記一連の信号蓄積キャパシタンスと各々関連する
一連のトランジスタ対とを具え、各トランジスタ対の一
方のトランジスタ（読込みトランジスタという）か関連
するキャパシタンスと入力線との間のスイッチを構成す
ると共に他方のトランジスタ（読出しトランジスタとい
う）が該キャパシタンスと読出し線との間のスイッチを
構成し、更にこれらトランジスタの制御電極に接続され
た多数の出力端子を有するディジタルシフトレジスタを
具えているものに関するものである。
（従来の技術）
このような回路はビデオ信号、例えばＴＶ信号を処理す
るのに用いることができ、ｒ Ｐｅｒｎｓｅｈ−ｕｎｄ
Ｋｉｎｏｔｅｃｈｎｉｋ Ｊ 、 Ｖｏｌ、３０． Ｎ
α３ （１９７６）、 ＰＰ、 ８１〜８５に発表され
ているジー・ブランドの論文”Ｓｉｇｎａｌｖｅｒａｒ
ｂｅｉｔｕｎｇ ｍｉｔ ａｎａｌｏｇｅｎ ５ｐｅｉ
ｃｈｅｒｎｉｎ ｄｅｒ Ｆｅｒｎｓｅｈｔｅｃｋｎｉ
ｋ”から既知である。この文献の第５ｂ図に遅延線が示
されており、この遅延線では蓄積キャパシタンスと、関
連するトランジスタ対と、シフトレジスタとを連続的に
直線状に配列している。蓄積すべき信号は入力線を経て
供給される。シフトレジスタとこれにより制御される読
込みトランジスタとによって信号蓄積キャパシタンスが
入力線に順次接続される。信号の蓄積後、入力線とキャ
パシタンスとの間の接続が再び遮断され、その結果とし
て入力線から供給された信号値が所望の遅延時間に亘っ
てキャパシタンスに保持される。読出し時においては読
出しトランジスタかシフトレジスタにより順次導通され
、その結果として蓄積信号が読出し線に順次に現われ、
増幅器を介して読出すことができる。
るのに用いることができ、ｒ Ｐｅｒｎｓｅｈ−ｕｎｄ
Ｋｉｎｏｔｅｃｈｎｉｋ Ｊ 、 Ｖｏｌ、３０． Ｎ
α３ （１９７６）、 ＰＰ、 ８１〜８５に発表され
ているジー・ブランドの論文”Ｓｉｇｎａｌｖｅｒａｒ
ｂｅｉｔｕｎｇ ｍｉｔ ａｎａｌｏｇｅｎ ５ｐｅｉ
ｃｈｅｒｎｉｎ ｄｅｒ Ｆｅｒｎｓｅｈｔｅｃｋｎｉ
ｋ”から既知である。この文献の第５ｂ図に遅延線が示
されており、この遅延線では蓄積キャパシタンスと、関
連するトランジスタ対と、シフトレジスタとを連続的に
直線状に配列している。蓄積すべき信号は入力線を経て
供給される。シフトレジスタとこれにより制御される読
込みトランジスタとによって信号蓄積キャパシタンスが
入力線に順次接続される。信号の蓄積後、入力線とキャ
パシタンスとの間の接続が再び遮断され、その結果とし
て入力線から供給された信号値が所望の遅延時間に亘っ
てキャパシタンスに保持される。読出し時においては読
出しトランジスタかシフトレジスタにより順次導通され
、その結果として蓄積信号が読出し線に順次に現われ、
増幅器を介して読出すことができる。
（発明か解決しようとする課題）
読出し線の（電圧）信号の値はダイナミックメモリでは
信号蓄積キャパシタンスと読出し線の寄生キャパシタン
スとの比により決まる。妨害余裕度を考慮に入れると、
信号の最高値と最低値との差をできるだけ大きくするの
が望ましい。この理由のために読出し線の寄生キャパシ
タンスをできるだけ小さく保つのが望ましい。
信号蓄積キャパシタンスと読出し線の寄生キャパシタン
スとの比により決まる。妨害余裕度を考慮に入れると、
信号の最高値と最低値との差をできるだけ大きくするの
が望ましい。この理由のために読出し線の寄生キャパシ
タンスをできるだけ小さく保つのが望ましい。
本発明の目的は読出し線の低い寄生キャパシタンスが得
られるように回路を設計することにある。
られるように回路を設計することにある。
また、上述の文献の第５ｂ図に示されている既知の回路
では、２つの遅延線を平行に配置し、各遅延線を別々の
シフトレジスタで制御している。
では、２つの遅延線を平行に配置し、各遅延線を別々の
シフトレジスタで制御している。
一般に、これらシフトレジスタはシリコン結晶のかなり
大きなスペースを占める。従って、本発明の他の目的は
２つの遅延線の場合に１つのシフトレジスタのみを使用
し得るように回路を設計することにある。
大きなスペースを占める。従って、本発明の他の目的は
２つの遅延線の場合に１つのシフトレジスタのみを使用
し得るように回路を設計することにある。
（課題を解決するための手段）
本発明の集積回路においては、前記遅延線は、表面上で
見て中心に配置された読出し線の共通部分の各側に信号
蓄積キャパシタンス及び関連するトランジスタ対並びに
関連するシフトレジスタ部分を配置して成る少くとも２
つの隣接部分を具え、前記読出し線の共通部分の各側に
おいて遅延線の各部分の信号蓄積キャパシタンス及び関
連するトランジスタ対が読出し線と、関連するシフトレ
ジスタ部分との間に配置されていることを特徴とする。
見て中心に配置された読出し線の共通部分の各側に信号
蓄積キャパシタンス及び関連するトランジスタ対並びに
関連するシフトレジスタ部分を配置して成る少くとも２
つの隣接部分を具え、前記読出し線の共通部分の各側に
おいて遅延線の各部分の信号蓄積キャパシタンス及び関
連するトランジスタ対が読出し線と、関連するシフトレ
ジスタ部分との間に配置されていることを特徴とする。
信号蓄積キャパシタンスを前記読出し線の中心部分の両
側に設けると、全てのメモリセルを連続して配列するば
場合と比較して読出し線の長さの低減及び従って寄生キ
ャパシタンスの低減か得られる。
側に設けると、全てのメモリセルを連続して配列するば
場合と比較して読出し線の長さの低減及び従って寄生キ
ャパシタンスの低減か得られる。
重要な実施例では、読出し線の中心共通部分の両側に位
置する２個の読出しトランジスタを共通の接点を介して
読出し線の中心共通部分に接続する。両側に位置するメ
モリセルが共通の接点を有するようにすると、遅延線の
この部分の接点の数が半分になり、その結果として寄生
キャパシタンスの著しい低減が得られる。
置する２個の読出しトランジスタを共通の接点を介して
読出し線の中心共通部分に接続する。両側に位置するメ
モリセルが共通の接点を有するようにすると、遅延線の
この部分の接点の数が半分になり、その結果として寄生
キャパシタンスの著しい低減が得られる。
２つの遅延線に対し１つのシフトレジスタを必要とする
だけである利点を有する他の実施例は、−５＝ 前記の第１の遅延線に加えて第２の遅延線を具え、該遅
延線も第１の遅延線と類似の構成を有し、少くとも２つ
の部分を有し、これら部分が第１の遅延線の２つの部分
の両側に配置され、前記シフトレジスタ部分か第１及び
第２の遅延線に共通に配置された構成にする。
だけである利点を有する他の実施例は、−５＝ 前記の第１の遅延線に加えて第２の遅延線を具え、該遅
延線も第１の遅延線と類似の構成を有し、少くとも２つ
の部分を有し、これら部分が第１の遅延線の２つの部分
の両側に配置され、前記シフトレジスタ部分か第１及び
第２の遅延線に共通に配置された構成にする。
図面につき本発明と説明する。
第１図に示す遅延線は上述の文献の第５ｂ図から原理的
に既知のものである。情報はキャパシタンスＣ，，Ｃ２
，Ｃ３等の上側電極に蓄積され、それらの下側電極には
基準電圧が与えられる。情報は入力線１を経て供給され
、出力線２を経て読出される。この目的のためにキャパ
シタンスＣＩＩ Ｃ２，Ｃ３等の情報蓄積電極をスイッ
チＴ１を経て入力線１に接続すると共にスイッチＴ２を
経て出力線２に接続する。スイッチＴ１及びＴ２はＭＯ
Ｓ トランジスタで構成し、それらのソース及びドレイ
ン電極が情報蓄積キャパシタンス電極と線ｌ及び２との
間の電流路を構成する。トランジスタＴ１及びＴ２は以
後読込みトランジスタ及び読出しトランジスタという。
に既知のものである。情報はキャパシタンスＣ，，Ｃ２
，Ｃ３等の上側電極に蓄積され、それらの下側電極には
基準電圧が与えられる。情報は入力線１を経て供給され
、出力線２を経て読出される。この目的のためにキャパ
シタンスＣＩＩ Ｃ２，Ｃ３等の情報蓄積電極をスイッ
チＴ１を経て入力線１に接続すると共にスイッチＴ２を
経て出力線２に接続する。スイッチＴ１及びＴ２はＭＯ
Ｓ トランジスタで構成し、それらのソース及びドレイ
ン電極が情報蓄積キャパシタンス電極と線ｌ及び２との
間の電流路を構成する。トランジスタＴ１及びＴ２は以
後読込みトランジスタ及び読出しトランジスタという。
トランジスタＴ、＋ ／ Ｔ ２のゲート電極３／４を
左から右へ信号転送するシフトレジスタ５により制御し
、トランジスタＴＩ、 Ｔ２を導線７を介して順次導通
及び非導通にさせる。信号■の転送は１以上のクロック
φにより制御される。シフトレジスタは既知のようにダ
イナミックフリップ・フロップ６の回路として構成する
ことができる。更に第１図から明らかなように、第１グ
ループの読込みトランジスタＴ１と次のグループの読出
しトランジスタＴ２をシフトレジスタの共通出力導線７
に接続すると、導線７の同一の信号Ｉによりメモリセル
を最初に読出しくリセット）、次いで再び書込み、キャ
パシタンス上の情報を新しいパルスＩが導線７に現われ
るまで蓄積したままにすることができる。他の接続のし
方もてきること勿論である。回路の動作については上述
の文献を参照されたい。
左から右へ信号転送するシフトレジスタ５により制御し
、トランジスタＴＩ、 Ｔ２を導線７を介して順次導通
及び非導通にさせる。信号■の転送は１以上のクロック
φにより制御される。シフトレジスタは既知のようにダ
イナミックフリップ・フロップ６の回路として構成する
ことができる。更に第１図から明らかなように、第１グ
ループの読込みトランジスタＴ１と次のグループの読出
しトランジスタＴ２をシフトレジスタの共通出力導線７
に接続すると、導線７の同一の信号Ｉによりメモリセル
を最初に読出しくリセット）、次いで再び書込み、キャ
パシタンス上の情報を新しいパルスＩが導線７に現われ
るまで蓄積したままにすることができる。他の接続のし
方もてきること勿論である。回路の動作については上述
の文献を参照されたい。
第２図は第１図の回路の一実施例を詳細に示すものであ
る。トランジスタＴ、及びＴ２はｎチャンネルトランジ
スタで構成し、キャパシタンスＣｉはｎチャンネルトラ
ンジスタのソース及びドレイン電極を短絡して基準電圧
か供給される電極板を構成しゲート電極をもって情報蓄
積電極板を構成して得る。第２図の回路図ではｎチャン
ネルトランジスタはゲート電極に“。°゛印をつけてｎ
チャンネルトランジスタと区別しである。
る。トランジスタＴ、及びＴ２はｎチャンネルトランジ
スタで構成し、キャパシタンスＣｉはｎチャンネルトラ
ンジスタのソース及びドレイン電極を短絡して基準電圧
か供給される電極板を構成しゲート電極をもって情報蓄
積電極板を構成して得る。第２図の回路図ではｎチャン
ネルトランジスタはゲート電極に“。°゛印をつけてｎ
チャンネルトランジスタと区別しである。
トランジスタ５は４つのクロックφ１．φ２．φ３及び
φ４で制御される多数の段から成る。各段はクロックφ
、て制御される４個のトランジスタを具え、即ちクロッ
クφ１及びφ２かそれぞれのゲートに供給されるｐチャ
ンネルトランジスタＴｌ＋及びＴ１２と、ロクックφ３
及びφ４かそれぞれのゲートに供給されるｎチャネルト
ランジスタＴＩ３及びＴ１４ とを具える。ｎチャンネ
ルトランジスタＴ１１及びＴｌ４のソース電極は電源電
圧Ｖａｔが供給される負電源ライン８に接続し、ｐチャ
ンネルトランジスタＴ１＋及びＴ１□のソース電極は正
電源ライン９を経て電圧Ｖａａに接続する。トランジス
タＴ１□／Ｔ１３間及びトランジスタＴｌｌ／Ｔ１４間
にはそれぞれインバータ段１０及び１１を配置し、これ
らを直列に相互接続する。入力信号は図の左側のインバ
ータ段に供給され、クロックφ１．φ２．φ３及びφ４
により制御されて右へ転送される。各インバータ段１０
．１１は、第３図に示すように、ＣＭＯＳインバータで
構成することかできる。インバータ段１０はｎチャンネ
ルトランジスタＴ１５ とｎチャンネルトランジスタＴ
１６を具え、インバータ段１１はｐチャンネルトランジ
スタＴ、□とｎチャンネルトランジスタＴ’ｓ とを具
える。これらインバータの入力端子は共通ゲート接続点
１２て構成され、出力端子はｎチャンネルトランジスタ
Ｔ１５／Ｔ１７のドレインとｎチャンネルトランジスタ
Ｔ、、 ／Ｔ、、のドレインとの接続点で構成される。
φ４で制御される多数の段から成る。各段はクロックφ
、て制御される４個のトランジスタを具え、即ちクロッ
クφ１及びφ２かそれぞれのゲートに供給されるｐチャ
ンネルトランジスタＴｌ＋及びＴ１２と、ロクックφ３
及びφ４かそれぞれのゲートに供給されるｎチャネルト
ランジスタＴＩ３及びＴ１４ とを具える。ｎチャンネ
ルトランジスタＴ１１及びＴｌ４のソース電極は電源電
圧Ｖａｔが供給される負電源ライン８に接続し、ｐチャ
ンネルトランジスタＴ１＋及びＴ１□のソース電極は正
電源ライン９を経て電圧Ｖａａに接続する。トランジス
タＴ１□／Ｔ１３間及びトランジスタＴｌｌ／Ｔ１４間
にはそれぞれインバータ段１０及び１１を配置し、これ
らを直列に相互接続する。入力信号は図の左側のインバ
ータ段に供給され、クロックφ１．φ２．φ３及びφ４
により制御されて右へ転送される。各インバータ段１０
．１１は、第３図に示すように、ＣＭＯＳインバータで
構成することかできる。インバータ段１０はｎチャンネ
ルトランジスタＴ１５ とｎチャンネルトランジスタＴ
１６を具え、インバータ段１１はｐチャンネルトランジ
スタＴ、□とｎチャンネルトランジスタＴ’ｓ とを具
える。これらインバータの入力端子は共通ゲート接続点
１２て構成され、出力端子はｎチャンネルトランジスタ
Ｔ１５／Ｔ１７のドレインとｎチャンネルトランジスタ
Ｔ、、 ／Ｔ、、のドレインとの接続点で構成される。
蓄積情報を読出す際、蓄積電荷は全部又は一部が読出し
線（ビット線）２へ転送される。信号の値は寄生読出し
キャパシタンスの値に依存する。
線（ビット線）２へ転送される。信号の値は寄生読出し
キャパシタンスの値に依存する。
最大の出力信号を得るためには、遅延線を寄生キャパシ
タンスができるだけ小さくなるように設計するのが望ま
しい。
タンスができるだけ小さくなるように設計するのが望ま
しい。
（実施例）
第４図は読出し線の長さをシフトレジスタ５の長さより
著しく短かくした本発明の一実施例の設計図（レイアウ
ト）を示す。この設計によれば、ビット線長がシフトレ
ジスタ５の長さに略々等しい実施例と比較して寄生ビッ
ト線キャパシタンスの著して低減が得られる。第４図で
も対応する部分は第１〜３図と同一の符号を付しである
。一連のキャパシタンスＣ，，Ｃ，、Ｃ３等及び関連す
る読込み及び読出しトランジスタＴＩ／Ｔ２を少くとも
２つの部分ａ及びｂに分割し、これら部分を互に並置し
、表面上で見て互に平行に並んで延在させる。
著しく短かくした本発明の一実施例の設計図（レイアウ
ト）を示す。この設計によれば、ビット線長がシフトレ
ジスタ５の長さに略々等しい実施例と比較して寄生ビッ
ト線キャパシタンスの著して低減が得られる。第４図で
も対応する部分は第１〜３図と同一の符号を付しである
。一連のキャパシタンスＣ，，Ｃ，、Ｃ３等及び関連す
る読込み及び読出しトランジスタＴＩ／Ｔ２を少くとも
２つの部分ａ及びｂに分割し、これら部分を互に並置し
、表面上で見て互に平行に並んで延在させる。
読出し線２（又は少くともその一部分）を部分ａ及び５
間の中心に配置し、関連する読込み及び読出しトランジ
スタＴＩ及びＴ２をこの読出し線の両側に位置させる。
間の中心に配置し、関連する読込み及び読出しトランジ
スタＴＩ及びＴ２をこの読出し線の両側に位置させる。
シフトレジスタ５の関連する部分５ａ及び５ｂは読出し
線２の中心部分に対し部分ａ及びｂの外側に位置させて
キャパシタンスＣｉ及び関連する読込み及び読出しトラ
ンジスタＴＩ／Ｔ２がビット線の中心部分２とシフトレ
ジスタの関連部分５ ａ ／ ５ ｂとの間に位置する
ようにする。シフトレジスタ部分５ａ及び５ｂは接続線
１４で直列に相互接続する。入力線１は第４図に示すよ
うにビット線の中心部分２をＵ字状に囲むように配置す
ることかできる。
線２の中心部分に対し部分ａ及びｂの外側に位置させて
キャパシタンスＣｉ及び関連する読込み及び読出しトラ
ンジスタＴＩ／Ｔ２がビット線の中心部分２とシフトレ
ジスタの関連部分５ ａ ／ ５ ｂとの間に位置する
ようにする。シフトレジスタ部分５ａ及び５ｂは接続線
１４で直列に相互接続する。入力線１は第４図に示すよ
うにビット線の中心部分２をＵ字状に囲むように配置す
ることかできる。
第４図から明らかなように、遅延線の図示の部分におけ
るビット線部分２の長さは入力線及び／又はシフトレジ
スタの長さの約半分てあり、その結果としてビット線キ
ャパシタンスの著しい低減か得られる。更に、第４図に
示すように、ビット線２の両側に位置する読出しトラン
ジスタＴ２を２つづつ組にして共通の接点によりビット
線に接続することによりビット線キャパシ、タンスの更
なる低減を得ることができる。
るビット線部分２の長さは入力線及び／又はシフトレジ
スタの長さの約半分てあり、その結果としてビット線キ
ャパシタンスの著しい低減か得られる。更に、第４図に
示すように、ビット線２の両側に位置する読出しトラン
ジスタＴ２を２つづつ組にして共通の接点によりビット
線に接続することによりビット線キャパシ、タンスの更
なる低減を得ることができる。
第５図は実際の例の一部分の平面図を示す。この図は２
つの平行な部分ａ及びｂに分けて配列された２０個のメ
モリキャパシタンスｃ１を示す。シフトレジスタ５の関
連の段は記号でのみ示しである。
つの平行な部分ａ及びｂに分けて配列された２０個のメ
モリキャパシタンスｃ１を示す。シフトレジスタ５の関
連の段は記号でのみ示しである。
この回路（ｉ！多結晶シリコン層及びアルミニウム層を
用いてＣＭＯ８技術により製造される。シリコン本体は
Ｐ型基板とし、これにｐチャンネルトランジスタのため
の低ドープｎ型表面領域（ウェル）を設け、その中にキ
ャパシタンスＣｉのようなｐチャンネルトランジスタを
形成する。
用いてＣＭＯ８技術により製造される。シリコン本体は
Ｐ型基板とし、これにｐチャンネルトランジスタのため
の低ドープｎ型表面領域（ウェル）を設け、その中にキ
ャパシタンスＣｉのようなｐチャンネルトランジスタを
形成する。
第７図は第５図の■−■線に沿うキャパシタンスＣｉの
部分の断面図である。この図には低ドープｎ型領域（ウ
ェル）２２が設けられた基板２１が示されている。情報
電荷を蓄積するキャパシタンス電極は隣接半導体本体か
ら例えば酸化シリコンの薄いゲート絶縁層２０により分
離された多結晶シリコン層２３（ポリ電極）で構成され
る。シフトレジスタ５と読込み及び読出しトランジスタ
ＴＩ／Ｔ２との間の接続導線７はポリ電極２３間に存在
する。接続導線７も多結晶シリコンで形成される。ｎ型
領域２２内に、キャパシタンスを構成するトランジスタ
（第２図参照）のソース及びドレイン領域を構成するｐ
型頭域２４及び２５をポリ層２３及び７を利用してセル
フアライメント技術で形成する。動作中、これらの領域
は電極２３の下側の反転チャンネル２６により短絡され
、これはソース領域に正電圧を、例えばＶｄｄを供給す
ることにより得ることができる。この電圧はｐ型頭域２
４に酸化層２０の接点孔を介して接続されたアルミニウ
ム導線２７（第５及び７図）により供給される。ｎ型領
域２２は、導線２７を酸化物層２０の他の接点窓及びそ
の下のｎ型表面領域２８を介してｎ型領域２２に接続し
てｎ型領域２２と短絡させる。
部分の断面図である。この図には低ドープｎ型領域（ウ
ェル）２２が設けられた基板２１が示されている。情報
電荷を蓄積するキャパシタンス電極は隣接半導体本体か
ら例えば酸化シリコンの薄いゲート絶縁層２０により分
離された多結晶シリコン層２３（ポリ電極）で構成され
る。シフトレジスタ５と読込み及び読出しトランジスタ
ＴＩ／Ｔ２との間の接続導線７はポリ電極２３間に存在
する。接続導線７も多結晶シリコンで形成される。ｎ型
領域２２内に、キャパシタンスを構成するトランジスタ
（第２図参照）のソース及びドレイン領域を構成するｐ
型頭域２４及び２５をポリ層２３及び７を利用してセル
フアライメント技術で形成する。動作中、これらの領域
は電極２３の下側の反転チャンネル２６により短絡され
、これはソース領域に正電圧を、例えばＶｄｄを供給す
ることにより得ることができる。この電圧はｐ型頭域２
４に酸化層２０の接点孔を介して接続されたアルミニウ
ム導線２７（第５及び７図）により供給される。ｎ型領
域２２は、導線２７を酸化物層２０の他の接点窓及びそ
の下のｎ型表面領域２８を介してｎ型領域２２に接続し
てｎ型領域２２と短絡させる。
この実施例ではｐ型頭域２４のみをアルミニウム導線２
７に接続する点に注意されたい。しかし、ｐ型頭域２５
も追加の接点窓を介してアルミニウム導線に接続するこ
ともてきる。更に、第５図のクロスハツチを付した部分
は半導体本体の能動表面領域を表わし、クロスハツチを
付してない部分は厚いフィールド酸化物で覆われた半導
体本体の領域を表わしている点に注意されたい。
７に接続する点に注意されたい。しかし、ｐ型頭域２５
も追加の接点窓を介してアルミニウム導線に接続するこ
ともてきる。更に、第５図のクロスハツチを付した部分
は半導体本体の能動表面領域を表わし、クロスハツチを
付してない部分は厚いフィールド酸化物で覆われた半導
体本体の領域を表わしている点に注意されたい。
第６図は第５図のＶＩ−ＶＩ線上の読出し線２の部分の
断面図である。読出し線２の下側の半導体本体２１の表
面は厚いフィールド酸化物２９て実際上完全に覆われて
いる。接点の区域において酸化物層２９は孔３０を有し
、この孔の区域の半導体本体２１の表面にｎ型領域３１
か存在し、これら領域が酸化物層の孔を経て読出し線２
に接続される。各領域は読出し線の両側に位置する読出
しトランジスタの共通領域（電極）を構成する。これが
ため接点（接点窓及び領域３１）の数がメモリ素子の数
の半分になり、その結果として読出し線のキャパシタン
スの著しい低減か得られる。
断面図である。読出し線２の下側の半導体本体２１の表
面は厚いフィールド酸化物２９て実際上完全に覆われて
いる。接点の区域において酸化物層２９は孔３０を有し
、この孔の区域の半導体本体２１の表面にｎ型領域３１
か存在し、これら領域が酸化物層の孔を経て読出し線２
に接続される。各領域は読出し線の両側に位置する読出
しトランジスタの共通領域（電極）を構成する。これが
ため接点（接点窓及び領域３１）の数がメモリ素子の数
の半分になり、その結果として読出し線のキャパシタン
スの著しい低減か得られる。
第５図の平面図において、入力線ｌ （読出し線２と同
様にアルミニウムから成る）は読出し線２の両側に示さ
れている。入力線１は読込みトランジスタＴ１を経てポ
リ電極２３に接続され、これらポリ電極は接点３２の区
域において読込みトランジスタＴ１に接続される。
様にアルミニウムから成る）は読出し線２の両側に示さ
れている。入力線１は読込みトランジスタＴ１を経てポ
リ電極２３に接続され、これらポリ電極は接点３２の区
域において読込みトランジスタＴ１に接続される。
第８図は第４図と同様に設計した２つの信号電流を遅延
する２つの遅延線を有する実施例の回路図を示す。信号
は入力線１及びビに供給され、それぞれＬｌ及びＬ２で
示しである。第１の遅延線は第４図の部分ａ及びｂに対
応する部分ａ及びｂと、図の下部に符号Ｃで示す第３の
部分とを具える。部分Ｃはシフトレジスタ部分５ａ及び
５ｂと直列に接続されたシフトレジスタ部分５Ｃにより
制御される。他方の遅延線の対応する部分は第１の遅延
線と同一の符号にダラシ符号を付してあり、この遅延線
も３個の平行な部分ａ′２ ｂ′及びＣ′に分けて配列
された１２個のメモリセルを具えている。第２人力信号
１□２は入力線ビに供給され、出力線２′に読出される
。部分ａ′及びｂ′は部分ａ及びｂから見てシフトレジ
スタ部分５ａ及び５ｂの反対側に設け、これらシフトレ
ジスタ部分５ａ及び５ｂで制御することができる。第２
の遅延線の部分ｂ′及びＣ′は第１の遅延線の部分ａ及
びｂと同一の構成にし、中心に読出し線の共通部分を配
置し、その両側にｂ′及びＣ′を配置し、次いでシフト
レジスタ部分５ｂ及び５Ｃを配置する。第１遅延線の部
分Ｃはシフトレジスタ部分５Ｃの反対側に配置し、これ
により制御することかできる。
する２つの遅延線を有する実施例の回路図を示す。信号
は入力線１及びビに供給され、それぞれＬｌ及びＬ２で
示しである。第１の遅延線は第４図の部分ａ及びｂに対
応する部分ａ及びｂと、図の下部に符号Ｃで示す第３の
部分とを具える。部分Ｃはシフトレジスタ部分５ａ及び
５ｂと直列に接続されたシフトレジスタ部分５Ｃにより
制御される。他方の遅延線の対応する部分は第１の遅延
線と同一の符号にダラシ符号を付してあり、この遅延線
も３個の平行な部分ａ′２ ｂ′及びＣ′に分けて配列
された１２個のメモリセルを具えている。第２人力信号
１□２は入力線ビに供給され、出力線２′に読出される
。部分ａ′及びｂ′は部分ａ及びｂから見てシフトレジ
スタ部分５ａ及び５ｂの反対側に設け、これらシフトレ
ジスタ部分５ａ及び５ｂで制御することができる。第２
の遅延線の部分ｂ′及びＣ′は第１の遅延線の部分ａ及
びｂと同一の構成にし、中心に読出し線の共通部分を配
置し、その両側にｂ′及びＣ′を配置し、次いでシフト
レジスタ部分５ｂ及び５Ｃを配置する。第１遅延線の部
分Ｃはシフトレジスタ部分５Ｃの反対側に配置し、これ
により制御することかできる。
第８図に示す構成は、読出し線２及び２′の寄生キャパ
シタンスが低い利点に加えて、２つの遅延線に対し１つ
のシフトレジスタを必要とするだけであるためにスペー
スの節約が得られるという追加の利点も有する。
シタンスが低い利点に加えて、２つの遅延線に対し１つ
のシフトレジスタを必要とするだけであるためにスペー
スの節約が得られるという追加の利点も有する。
本発明は上述した実施例にのみ限定されるものでなく多
くの変形や変更が可能であること勿論である。
くの変形や変更が可能であること勿論である。
第１図は本発明か関連するタイプの遅延線のブロック回
路図、 第２図はこの遅延線の一例の電気回路図、第３図は第１
図に示す回路のシフトレジスタの一段の回路図、 第４図は本発明遅延線のレイアウト図、第５図は本発明
遅延線の第１の実施例の平面図、第６図は第５図のＶＩ
−ＶＩ線上の断面図、第７図は第５図の■−■線上の断
面図、第８図は本発明遅延線の第２の実施例のレイアウ
ト図である。 Ｔ１． Ｔ２・・・トランジスタ対 Ｔ１・・・読込みトランジスタ Ｔ２・・・読出しトランジスタ ０１〜Ｃ１２・・・信号蓄積キャパシタンス■・・・人
力線 ２・・・読出し線 ３．４・・・ゲート電極 ５・・・シフトレジスタ ＝１７ ６・・・ダイミナックフリップフロップａ。 Ｃ： ｂ′ ・・・遅延線部分 ５ａ。 ５ｂ。 ５ｃ。 ５ａ’ ５ｂ’ ５ｃ’ ・・・シフトレジスタ 部分
路図、 第２図はこの遅延線の一例の電気回路図、第３図は第１
図に示す回路のシフトレジスタの一段の回路図、 第４図は本発明遅延線のレイアウト図、第５図は本発明
遅延線の第１の実施例の平面図、第６図は第５図のＶＩ
−ＶＩ線上の断面図、第７図は第５図の■−■線上の断
面図、第８図は本発明遅延線の第２の実施例のレイアウ
ト図である。 Ｔ１． Ｔ２・・・トランジスタ対 Ｔ１・・・読込みトランジスタ Ｔ２・・・読出しトランジスタ ０１〜Ｃ１２・・・信号蓄積キャパシタンス■・・・人
力線 ２・・・読出し線 ３．４・・・ゲート電極 ５・・・シフトレジスタ ＝１７ ６・・・ダイミナックフリップフロップａ。 Ｃ： ｂ′ ・・・遅延線部分 ５ａ。 ５ｂ。 ５ｃ。 ５ａ’ ５ｂ’ ５ｃ’ ・・・シフトレジスタ 部分
Claims (1)
- 【特許請求の範囲】 １、半導体本体の表面に配置された遅延線を有する集積
回路であって、一連の信号蓄積キャパシタンスと、信号
を供給する入力線及び蓄積信号を読出す読出し線と、前
記一連の信号蓄積キャパシタンスと各々関連する一連の
トランジスタ対とを具え、各トランジスタ対の一方のト
ランジスタ（読込みトランジスタという）が関連するキ
ャパシタンスと入力線との間のスイッチを構成すると共
に他方のトランジスタ（読出しトランジスタという）が
該キャパシタンスと読出し線との間のスイッチを構成し
、更にこれらトランジスタの制御電極に接続された多数
の出力端子を有するディジタルシフトレジスタを具えて
いるものにおいて、前記遅延線は、表面上で見て中心に
配置された読出し線の共通部分の各側に信号蓄積キャパ
シタンス及び関連するトランジスタ対並びに関連するシ
フトレジスタ部分を配置して成る少くとも２つの隣接部
分を具え、前記読出し線の共通部分の各側において遅延
線の各部分の信号蓄積キャパシタンス及び関連するトラ
ンジスタ対が読出し線と、関連するシフトレジスタ部分
との間に配置されていることを特徴とする集積回路。 ２、読出し線の中心共通部分の両側に位置する２個の読
出しトランジスタを共通の接点を介して読出し線の中心
共通部分に接続したことを特徴とする請求項１記載の集
積回路。 ３、前記の第１の遅延線に加えて第２の遅延線を具え、
該遅延線も第１の遅延線と類似の構成を有し、少くとも
２つの部分を有し、これら部分が第１の遅延線の２つの
部分の両側に配置され、前記シフトレジスタ部分が第１
及び第２の遅延線に共通に配置されていることを特徴と
する請求項１又は２記載の集積回路。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8900363A NL8900363A (nl) | 1989-02-15 | 1989-02-15 | Geintegreerde schakeling. |
| NL8900363 | 1989-02-15 |
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| Publication Number | Publication Date |
|---|---|
| JPH02241280A true JPH02241280A (ja) | 1990-09-25 |
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| FR2667688B1 (fr) * | 1990-10-05 | 1994-04-29 | Commissariat Energie Atomique | Circuit d'acquisition ultrarapide. |
| DE4242201A1 (de) * | 1992-12-15 | 1994-06-16 | Philips Patentverwaltung | Schaltungsanordnung zum Verzögern eines Nutzsignals |
| US5453710A (en) * | 1994-05-10 | 1995-09-26 | Analog Devices, Inc. | Quasi-passive switched-capacitor (SC) delay line |
| DE19503782A1 (de) * | 1995-02-04 | 1996-08-08 | Philips Patentverwaltung | Verzögerungsschaltung |
| DE19604929A1 (de) * | 1996-02-10 | 1997-08-14 | Philips Patentverwaltung | Kammfilteranordnung |
| US6133751A (en) | 1998-08-05 | 2000-10-17 | Xilinx, Inc. | Programmable delay element |
| US5841296A (en) * | 1997-01-21 | 1998-11-24 | Xilinx, Inc. | Programmable delay element |
| DE19718617A1 (de) * | 1997-05-02 | 1998-11-05 | Philips Patentverwaltung | Verzögerungsanordnung |
| US6046620A (en) * | 1997-12-18 | 2000-04-04 | Advanced Micro Devices, Inc. | Programmable delay line |
| US6222409B1 (en) * | 1999-07-16 | 2001-04-24 | University Of Utah Research Foundation | Variable analog delay line for analog signal processing on a single integrated circuit chip |
| JP2006140825A (ja) * | 2004-11-12 | 2006-06-01 | Sanyo Electric Co Ltd | トラップフィルタ |
| JP2007097019A (ja) * | 2005-09-30 | 2007-04-12 | Sanyo Electric Co Ltd | 遅延回路及びそれを用いた映像信号処理回路 |
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| US20090033389A1 (en) * | 2007-08-03 | 2009-02-05 | Abadeer Wagdi W | Micro-phase adjusting and micro-phase adjusting mixer circuits designed with standard field effect transistor structures |
| US7814449B2 (en) * | 2007-10-17 | 2010-10-12 | International Business Machines Corporation | Design structure for multiple source-single drain field effect semiconductor device and circuit |
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|---|---|---|---|---|
| JPS503744A (ja) * | 1973-04-25 | 1975-01-16 | ||
| US3986176A (en) * | 1975-06-09 | 1976-10-12 | Rca Corporation | Charge transfer memories |
| US4714924A (en) * | 1985-12-30 | 1987-12-22 | Eta Systems, Inc. | Electronic clock tuning system |
| JP2603252B2 (ja) * | 1987-04-30 | 1997-04-23 | キヤノン株式会社 | 撮像装置 |
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1989
- 1989-02-15 NL NL8900363A patent/NL8900363A/nl not_active Application Discontinuation
- 1989-10-04 US US07/417,976 patent/US5012143A/en not_active Expired - Lifetime
-
1990
- 1990-02-09 DE DE69014342T patent/DE69014342T2/de not_active Expired - Fee Related
- 1990-02-09 EP EP90200297A patent/EP0383387B1/en not_active Expired - Lifetime
- 1990-02-09 AT AT90200297T patent/ATE114865T1/de not_active IP Right Cessation
- 1990-02-12 IE IE49090A patent/IE66139B1/en not_active IP Right Cessation
- 1990-02-14 KR KR1019900001773A patent/KR0154334B1/ko not_active Expired - Fee Related
- 1990-02-14 JP JP2031641A patent/JP3049360B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0383387B1 (en) | 1994-11-30 |
| ATE114865T1 (de) | 1994-12-15 |
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| DE69014342T2 (de) | 1995-06-14 |
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| IE66139B1 (en) | 1995-12-13 |
| EP0383387A1 (en) | 1990-08-22 |
| DE69014342D1 (de) | 1995-01-12 |
| IE900490L (en) | 1990-08-15 |
| US5012143A (en) | 1991-04-30 |
| KR900013508A (ko) | 1990-09-05 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |