JPH02242444A - 情報処理装置のデバッグ機構 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明はデバッグ機構に関し、特に分岐命令のアドレス
と分岐先アドレスとを各々対応させて記録する分岐ヒス
トリテーブルを具備する情報処理装置のデバッグ機構に
関する。

従来技術 従来、この種のデバッグ機構においては、デバッグ動作
を行うためのブレークポイントてファムウェアなどに割
込み、その割込み処理ルーチン内において、ファームウ
ェアにより割込み要因などの判定を行っていた。

このような従来のデバッグ機構では、割込み処理ルーチ
ン内においてファームウェアにより割込み要因なとの判
定を行っていたので、割込み要因分析のために多大なフ
ァームウェアステップが費やされ、デバッグ機能を実現
する上でのオーバヘッドが増加するという欠点がある。

発明の目的 本発明は上記のような従来のものの欠点を除去すべくな
されたもので、ファームウェアステップの増加によるオ
ーバヘッドを除去することができ、フレキシブルなデバ
ッグ機能を実現することができるデバッグ機構の提供を
目的とする。

発明の構成 本発明によるデバッグ機構は、分岐命令のアドレスと分
岐先アドレスとを各々対応させて記録する記録手段を含
む情報処理装置のデバッグ機構であって、予め設定され
た所定アドレスと、前記所定アドレスに対応して設定さ
れ、デバッグ処理を識別するためのアドレスオフセット
とを前記記録手段に書込む書込み手段と、前記デバッグ
処理の先頭アドレスを保持する保持手段と、命令の先取
リアドレスと前記所定アドレスとの一致を検出する検出
手段と、前記検出手段により一致が検出されたとき、前
記保持手段に保持された前記先頭アドレスと前記アドレ
スオフセットとにより前記デバッグ処理を行う手段とを
有することを特徴とする。

実施例 次に、本発明の一実施例について図面を参照して説明す
る。

第１図は本発明の一実施例の構成を示すブロック図であ
る。図において、命令カウンタ（ＩＣＲ）］の内容は命
令を取出すときにセレクタ９によって選択され、メモリ
制御部１０に送出される。

命令カウンタ１からのアドレスでメモリ制御部］０によ
って読出された命令語は、命令レジスタ（ＩＲ）１１に
セットされて命令処理が行われる。

ここで、リクエストの送出とともに、命令カウンタ１の
内容に「１」が加算されて更新される。

このとき同時に、命令カウンタ１の内容がセレクタ５で
選択され、分岐ヒストリテーブル（ＢＨＴ）３に供給さ
れる。

分岐ヒストリテーブル３ａには命令アドレスか登録され
、分岐ヒストリテーブル３ｂには分岐先アドレスが登録
されており、セレクタ５からのアドレスにより分岐ヒス
トリテーブル３ａから読出された命令アドレスが比較器
６によってセレクタ５からのアドレスと比較される。

比較器６によって分岐ヒストリテーブル３に命令カウン
タ１からのアドレスに対応するエントリが存在すること
が検出されると、その命令の分岐先アドレスが分岐ヒス
トリテーブル３ｂから続出されてリードデータレジスタ
（ＲＤＲ）４ｂにセットされる。

リードデータレジスタ４ｂからの出力はセレクタ９で選
択されてメモリ制御部１０に送出され、リクエストアド
レスとして使用される。

命令レジスター１にセットされた命令語は命令デコーダ
１２でデコードされ、命令処理のためのマイクロプログ
ラムアドレスとしてセレクタ１３に送出される。

セレクタ１３は命令デコーダ１２からのマイクロプログ
ラムアドレスを選択し、このマイクロプログラムアドレ
スを図示せぬマイクロプログラム制御部に送出する。マ
イクロプログラム制御部でほこのマイクロプログラムア
ドレスにより命令処理が実行される。

デバッグ処理を行うためのブレークポイントを設定する
場合、ライトデータレジスタ（ＷＤＲ）２ａにブレーク
ポイントの命令アドレスがセットされ、ライトデータレ
ジスタ２ｂにデバッグ処理ルーチンに分岐するための分
岐先アドレス、あるいは該命令アドレスの命令が分岐命
令でないときには該命令アドレス＋１−がセットされ、
ライトブタレジスタ２ｃにアドレスオフセットがセット
される。ここで、ライトデータレジスタ２ｃにセットさ
れるアドレスオフセットは、デバッグ機能を識別するの
に用いられる。

ライトデータレジスタ２に設定された内容は、セレクタ
５を介して分岐ヒストリテーブル３に供給されるライト
データレジスタ２ａの命令アドレスにより分岐ヒストリ
テーブル３に格納される。

すなわち、ライトデータレジスタ２ａの命令アドレスが
分岐ヒストリテーブル３ａに格納され、ライトデータレ
ジスタ２ｂの分岐先アドレスが分岐ヒストリテーブル３
ｂに格納され、ライトデーレジスタ２Ｃのアドレスオフ
セットが分岐ヒストリテーブル３ｃに格納される。

命令取出し時に、比較器６でブレークポイントが検出さ
れると、分岐先アドレスが分岐ヒストすテーブル３ｂか
ら読出されてリードデータレジスタ４ｂにセットされ、
アドレスオフセットが分岐ヒストリテーブル３ｃから読
出されてリードブタレジスタ４Ｃにセットされる。

リードデータレジスタ４ｃにセットされたアドレスオフ
セットは、加算器８によりマイクロプログラムアドレス
レジスタ（ＭＡＲ）７の内容に加算され、デバッグ用の
マイクロプログラムアドレスが生成される。ここで、マ
イクロプログラムアドレスレジスタ７には予めデバッグ
処理ルーチンの先頭アドレスかセットされている。

比較器６でブレークポイントが検出されることにより、
セレクタ９ではリードデータレジスタ４ｂの出力が選択
され、セレクタ］３では加算器８の出力が選択される。

これにより、メモリ制御部１−０にはセレクタ９を介し
てリードデータレジスタ４ｂからの分岐アドレスが入力
され、デバッグ処理ルーチンが実行される。

また、加算器８からのデバッグ用のマイクロプログラム
アドレスはセレクタ１３を介してマイクロプログラム制
御部に送出され、分岐ヒストリテブル３に格納されたブ
レークポイントの命令アドレスに対応するデバッグ処理
が実行される。

第２図は本発明の一実施例によるマイクロプログラムの
格納例を示す図である。図において、デバッグ処理ルー
チンの先頭アドレス′ａ゛　には「処理Ａへの分岐命令
」が、アドレス゛ａ＋１′には「処理Ｂへの分岐命令」
が、アドレス　゛ａ千２°には「処理Ｃへの分岐命令」
が、アドレスａ＋ｎ’　には「処理Ｎへの分岐命令」が
夫々格納されている。

これら第１図および第２図を用いて本発明の一実施例の
動作について説明する。

デバッグ処理を行うためのブレークポイントの設定時に
、ライトデータレジスタ２Ｃにアドレスオフセット　２
′がセットされ、マイクロプログラムアドレスレジスタ
７にデバッグ処理ルーチンの先頭アドレスとして′ａ′
が設定されたとすると、まずライトデータレジスタ２ｃ
のアドレスオフセット　２′が分岐ヒストリテーブル３
Ｃに格納される。

命令取出し時に比較器６でブレークポイントが検出され
ることにより、分岐ヒストリテーブル３ｂから読出され
た分岐先アドレスがリードデータレジスタ４ｂにセット
され、分岐ヒストリテーブル３ｃから読出されたアドレ
スオフセット　２′がリードデータレジスタ４Ｃにセッ
トされる。

リードデータレジスタ４Ｃにセットされたアドレスオフ
セット　２′は、加算器８によりマイクロプログラムア
ドレスレジスタ７のデバッグ処理ルーチンの先頭アドレ
ス゛ａ゛に加算され、デバッグ用のマイクロプログラム
アドレスとしてａ＋２°が生成される。

比較器６でブレークポイントが検出されることにより、
セレクタ９ではリードデータレジスタ４ｂの出力が選択
されてメモリ制御部］０に送出され、メモリ制御部１０
ではデバッグ処理ルーチンか実行される。

また、セレクタ１３では加算器８の出力が選択され、加
算器８からのデバッグ用のマイクロプログラムアドレス
　ａ＋２′がマイクロプログラム制御部に送出される。

これにより、マイクロプログラム制御部ではデバッグ用
のマイクロプログラムアドレス　’ａ＋２’により「処
理Ｃへの分岐命令」が実行され、分岐ヒストリテーブル
３に格納されたブレークポイントの命令アドレスに対応
するデバッグ処理が実行される。

このように、デバッグ処理のブレークポイントの命令ア
ドレスを分岐ヒストリテーブル３に設定するとともに、
該命令アドレスに対応して、すなわち割込み要因に応じ
てアドレスオフセットを分岐ヒストリテーブル３に設定
し、該ブレークポイントが比較器６で検出されたときに
、分岐ヒストリテーブル３に設定されたアドレスオフセ
ットとマイクロプログラムアドレスレジスタ７に予め設
定されたデバッグ処理ルーチンの先頭アドレスとの加算
により生成されたデバッグ用のマイクロプログラムアド
レスをマイクロプログラム制御部に供給してデバッグ処
理を実行するようにすることによって、従来のファーム
ウェアによる割込み要因などの判定を行うことなく、割
込み要因に応じたデバッグ処理を行うことができる。

よって、ファームウェアのステップ数を削減できるので
、ファームウェアステップの増加によるオーバヘッドを
除去することができ、フレキシブルなデバッグ機能を実
現することができる。

発明の詳細 な説明したように本発明によれば、分岐ヒストリテーブ
ルを利用してブレークポイントを設定し、このブレーク
ポイントに対応するアドレスオフセットを分岐ヒストリ
テーブルに書込んでおき、該ブレークポイントが検出さ
れたときに、予め保持されたデバッグ処理の先頭アドレ
スとアドレスオフセットとにより割込み要因に応じたデ
バ・ソゲ処理を行うようにすることによって、ファーム
ウェアステップの増加によるオーバヘッドを除去するこ
とができ、フレキシブルなデバッグ機能を実現すること
ができるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、第
２図は本発明の一実施例によるマイクロプログラムの格
納例を示す図である。 主要部分の符号の説明 １・・・・・・命令カウンタ ３・・・・・分岐ヒストリテーブル ５．９１３・・・・・セレクタ ６・・・・・比較器 ７・・・・・マイクロプログラム アドレスレジスタ ８・・・・・・加算器 １０・・・・・・メモリ制御部 １１・・・・・・命令レジスタ １２・・・・・・命令デコーダ

Claims (1)

【特許請求の範囲】
1. （１）分岐命令のアドレスと分岐先アドレスとを各々対
   応させて記録する記録手段を含む情報処理装置のデバッ
   グ機構であって、予め設定された所定アドレスと、前記
   所定アドレスに対応して設定され、デバッグ処理を識別
   するためのアドレスオフセットとを前記記録手段に書込
   む書込み手段と、前記デバッグ処理の先頭アドレスを保
   持する保持手段と、命令の先取りアドレスと前記所定ア
   ドレスとの一致を検出する検出手段と、前記検出手段に
   より一致が検出されたとき、前記保持手段に保持された
   前記先頭アドレスと前記アドレスオフセットとにより前
   記デバッグ処理を行う手段とを有することを特徴とする
   デバッグ機構。