JPH02244238A

JPH02244238A - コンピュータシステム

Info

Publication number: JPH02244238A
Application number: JP1299922A
Authority: JP
Inventors: Mitsuru Matsui; 満松井; Siripong Sritanyaratana; シリポン・スリタンヤラタナ; William Wong; ウィリアム・ウォング
Original assignee: Sanyo Electric Co Ltd; Oak Technology Inc
Current assignee: Sanyo Electric Co Ltd; Oak Technology Inc
Priority date: 1988-12-15
Filing date: 1989-11-17
Publication date: 1990-09-28
Also published as: KR900010560A; EP0373594A3; KR920010960B1; DE68927044D1; EP0373594B1; DE68927044T2; EP0373594A2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】発明の背景この発明は一般にディジタルコンピュータ、より特定的
にはランダムアクセスメモリ構造に関する。

典型的なランダムアクセスメモリ（Ｒ，Ａ、　Ｍ。

）は複数個の集積回路チップから形成される。チップは
データバスに対して、各チップの同じ相対的アドレスに
ある複数個のメモリチップの各々からいくつかのビット
場所を１度に接続可能にするような態様で一緒に接続さ
れる。たとえば、データバスが１６ビット幅であるが、
個別のメモリチップは単一のアドレスに応答してそのデ
ータ出力ラインに１ニブル（４ビット）のみを使用可能
にするなら、４個のこのようなチップは並列に使われて
、合計１６ビットのために、４ニブルは同じアドレスが
各４チツプに与えられた応答としてデータバスに接続さ
れる。次に望ましい合計メモリ容量を与えるためにチッ
プの深さが選択される。

現在、６４０キロバイト（各バイトは８ビットを含む）
のサイズを有するメモリが一般的な標準である。典型的
に、各々が１ニブル幅の４個のメモリチップはデータバ
スに対して並列に接続され、共通のアドレスに応答して
１６ビットデータワードを形成するためにそのデータビ
ットを一緒に組合わせる。最も一般的なこのようなチッ
プは２５６に深さ×４４ビット（２５６，０００キロニ
ブル）の合計容量を有し、その４つは５１２キロバイト
の合計容量を有するメモリを形成する。したがって、メ
モリの深さは容量が少なくとも６４に×４ビットの付加
的４チツプによって補足され、その合計容量が６４０キ
ロバイトの十分な深さを有するメモリを与えるために各
々から６４キロニブルが必要である。望ましい６４キロ
×４ビット幅のチップは一般に入手できないので、より
大きいメモリチップがしばしば使われて、余剰の記憶場
所は単に使われない。代替的に、メモリは各々がより大
きい容量を有する合計４チツプから作られることができ
、最も一般的に使用される２５６ｋｘ４ビットチツプに
続いて次に商業的に入手できるサイズである４つの１メ
ガビ、ットｘ４ビットチップがある。１メガチツプの余
剰の容量は単に使われない。メモリコストを増大させる
ほかに、使用されないメモリ容量の提供および／または
メモリを形成するためのより沢山の回路チップの使用は
、そのサイズおよび電力要件を増大させ、これは多くの
応用、特にポータプルコンピュータにおいて望ましくな
い。

したがって本発明の主要目的はチップの数を最小にしか
つその利用を最大にするランダムアクセスメモリのアー
キテクチャを提供することである。

本発明の他の目的は最小のサイズ、最小の電力要件およ
び減じられたコストを有するこのようなメモリを提供す
ることである。

発明の要約これらおよび付加的目的は本発明の種々の局面によって
達成され、そこにおいて、簡単にまた包括的に、データ
バスの幅と等しい幅を有するデータワードが種々のメモ
リチップの異なる位置のいくつかのビット部分にストア
される。すなわち、本発明のアーキテクチャは、データ
ワードの各部分がメモリのチップの各々の同じ相対的位
置にストアされなければならないという一般的に与えら
れる制約を避ける。本発明に従って、メモリはビットの
数に関して、同時にアクセスされるべきデータワードの
ものよりも広くされる。制御回路がメモリアドレスに応
答して、すべてのチップが完全に使用されるような態様
で望ましいデータワードに等しいメモリ幅の部分を選択
する。

この発明の好ましい実施例に従って、望ましいデータワ
ードの幅と等しい幅を与えるためにいくつかのチップを
有するメモリは、メモリアドレスに応答して、内容が他
の標準のメモリチップの１つと選択的に置換えられる少
なくとも１つの余分なチップを含む。結果として、一般
の市場で入手可能なＲ，Ａ、Ｍ、　チップが望ましい合
計メモリサイズで完全に利用されながら、同時に、与え
られたサイズメモリに必要なチップの数を最小にするの
を可能にするアーキテクチャをもたらす。本発明の種々
の局面は特にポータプルコンピュータおよび電力、サイ
ズまたはコストの考慮が一般的になされている他の応用
でも有用である。

本発明のＦＪｊ、々の局面の付加的目的、利点および特
徴は好ましい実施例の以下の説明から明らかとなり、そ
の説明は添付の図面と関連してとられる。

好ましい実施例の説明本発明の例を説明する前に、典型的な既存コンピュータ
システムおよびＲ，Ａ、Ｍ、アーキテクチャが第１図お
よび第２図に関して説明される。

典型的なコンピュータシステムはマイクロプロセッサ１
１、リードオンリメモリ１３、ランダムアクセスメモリ
１５、および種々の周辺装置１７を一般に含み、すべて
は共通のアドレスバス１９と共通のデータバス２１に接
続される。多くのシステムで、アドレスバス１９とデー
タバス２１はアドレスおよびデータ関数の間で時間多重
化される単一の物理的バスとして実現される。

第２図はＲ，Ａ、Ｍ、１５の例を示し、１６ビット幅デ
ータバスで使用するために１６ビットの幅を有し、６４
０キロバイト（６５５，３６０バイト）の合計容量を有
する。これは２０ビットアドレスによってアドレスでき
るメインメモリとしての最大メモリサイズであり、現在
パーソナルコンピュータで最も一般的である。

第２図を参照すると、１６ビットデータワード幅は並列
に接続される４つの個別のメモリチップ２３．２５．２
７および２９によって与えられる。

１６ビットワードの１ニブル（４ビット）は同じ位置に
おいてこれらの４メモリチツプの各々にストアされる。

したがって、これらチップの各々に接続されるアドレス
バスの与えられたアドレス（第２図では示されていない
）に応答して、各チップから同時に読出される４ビット
は１６ビットワードを形成するために並列に組合わせら
れる。

この種の一般に市場で人手できるメモリチップは、この
ような４ビットアドレス＝１能記憶場所の合計２６２，
１４４　（２５６Ｋ）を有する。４チツプ２３．２５．
２７および２９のすべての容量の組合わせは５２４，２
８８　（５１２ｋ）バイト（各バイトは８ビット）であ
る。付加的な１２８キロバイトのメモリを与えるために
、付加的メモリチップ３１．３３．３５および３７が個
別のメモリチップ２３．２５．２７および２９の深さの
拡張としてそれぞれ与えられる。付加的メモリチップ３
１．３３．３５および３７の各々は６４にニブルのみの
容量を必要とするが、このサイズのメモリチップは一般
的に市場で人手可能でないので、代わりに２５６にチッ
プが使われるのはしばしば見られる。もちろん、余剰の
使用されない記憶容量はコンピュータのコストを増大さ
せ、電力を消費し、スペースをとる。メモリチップ３１
．３３．３５および３７として６４にチップが使われる
としても、メモリに対するチップの合計数は８であり、
無駄になるメモリ記憶容量はなくても、このようなたく
さんの小さなチップの使用は電力消費の増大、スペース
の使用およびコストの増大と同じ影響を与える。

本発明のＲ，Ａ、　Ｍ、編成に従って、第３図で示され
るように、各々が同じ容量を有するたった５個のメモリ
チップ３９．４１．４３．４５および４７が同じ６４０
にメモリで使われる。第２図で示される現在の技術であ
る４つのチップ３１．３３．３５および３７を追加する
よりむしろ、他の４チツプの各々と同じ容量を有する単
一の第５のチップ４７が付加された。

これによって達成できるのは、現在のアーキテクチャの
アドレスおよび位置４９（第２図）で示されるように、
１６ビットデータワードの全４ニブルは４チツプの各々
の同じ位置またはアドレスからくる必要がないという実
現である。そこでは、１６ビットデータワードの４ビッ
トは各チップ２３．２５．２７および２９の同じ位置で
アクセスされる。本発明で行なわれるように、その制約
がなくなると、第２図の４つの小さなチップ３１．３３
．３５および３７の記憶容量は第３図の単一の第５のチ
ップ４７に組合イフせられることができる。こうして、
第２図の８個のメモリチップは第３図の実施例において
５個のチップに減じられ、前に説明したコスト、スペー
スおよび電力消費の節約を可能にする。

実際に、第３図のメモリの幅は２０ビットである。４ビ
ットまたは１ニブルが、５チツプ３９．４１．４３．４
５および４７の６々によって与えられる。しかし、メモ
リに書込まれるまたは読取られるデータワードは１度に
たった１６ビットの幅であるので、１６ビットワードを
与えるためにそれらのニブルの４個のみを１度にアクセ
スするだけでよい。これを行なうために、いくつかの１
６ビットワードは５つのメモリチップ３９．４１．４３
．４５および４７のうちの４つの間の異なる位置で、そ
のニブルをストアしなければならない。

たとえば、第５図の表のライン５て示されるように、デ
ータワードのビット１２−１５は第５図の表においてメ
モリセグメント“ＥＯ”として示されるセグメント　°
０′のチップ４７（チップ°Ｅ。

）の位置５１で得られる。データワードビット８−１１
はメモリブロックＢ３からメモリチップ４１の位置５２
で、ビット４−７はブロックＣ２でメモリチップ４３の
位置５３から、およびビット０−３はメモリブロックＤ
２のチップ４５の位置５５で得られる。１回の読取また
は書込動作でアクセスされる特定の４メモリチツプは、
第５図の表の左手の列で示されるように、アドレスのビ
ット１７−１９によって決定される。その表のライン５
の例では、メモリチップ３９（チップ′Ａ°）は１６ビ
ットワードの形成において使用１されない。

しかし第５図の表のライン４のアドレスビット１７−１
９を有するような他のデータワードは、メモリチップ３
９（チップ゛Ａ’　）、４７　（’Ｅ’　）、４３（’
Ｃ’）、および４５　（’Ｄ’　）を使用する。

第３図に関して説明されるメモリ編成の好ましい実施の
一例は、第４図の回路図で与えられる。

アドレスバス５７の２０ビットアドレスに応答して、メ
モリチップ３９．４１．４７．４３および４５内の１６
ビットの記憶場所は、アドレスされたメモリ位置を読取
るまたは書込むためにデータバス５９に接続される。デ
ータバス５９は、データバス５９のビットライン１２−
１５に接続されるデータライン６１を有するメモリチッ
プ３９（“Ａ’　）によって形成される。類似して、メ
モリチップ４１　（’Ｂ’　）の４つのデータライン６
゛３はデータバス５つのビットライン８−１１に普通に
接続される。同様に、メモリチップ４３（Ｃ’　）の４
つのデータライン６５はデータバス５つのビットライン
４−７として普通に接続され、チップ４５　（’Ｄ’　
）のデータラインはデータバス５９のビットライン０−
３として接続される。

第５のチップ４７　（’Ｅ’　）の４つのデータライン
６９は特定のデータバスビットラインと不変的に接続さ
れるのではなく、むしろデータバス５９の接続として他
の４つのチップ３９．４１．４３および４５のデータラ
インを置換えるために接続される。特定的に、４つのデ
ータライン６９は、ライン７３の制御信号によってオン
またはオフに制御される半導体スイッチング回路７１を
介してデータバスビットライン１２−１５に接続される
。

類似して、データビットライン６９はライン７６の信号
によって制御される他のこのようなスイッチング回路７
５によって、バス５９のビットライン８−１１に制御さ
れる。同様に、制御ライン７９の信号によって制御され
るスイッチ７７は、４つのデータライン６つをデータバ
スビットライン４−７に接続し、ライン８３の１ｉ号に
よって制御されるスイッチ８１はそれらのラインをデー
タバスビットライン０−３に接続する。

デコード論理８５はアドレスバス５７のビットラインＡ
ＩＱ−Ａ１７を受取り、目的として、特定のアクセスの
ためにデータバス５９に接続される４メモリチツプブロ
ツクの選択を有する。これは、データバス５９への接続
のための５つのメモリチップのうちの望ましい４つの組
合わせを選択する状態に各スイッチ７１．７５．７７お
よび８１を設定するために、能動信号を制御ライン７３
．７６．７９または８３の１つに発生させるかまたはこ
れらの制御ラインにのいずれにも発生させないことによ
って達成される。同時に、デコード論理は５つのチップ
能動制御ライン８７．８９．９１．９３および９５の４
つに能動（，４号を発生させる。これらの能動ラインは
それぞれメモリチップ３９　（’Ａ’　）、４１　　（
’Ｂ’　）、４３　（’Ｃ’　）、４５（“Ｄ’　）お
よび４７　（’Ｅ’　）に接続される。

この機能は３アドレスピツＩ・ラインＡ１９−Ａ１７を
受動的にデコードする回路８５によって達成される。第
５図の表で示されるそれらのアドレスラインのビットパ
ターンの５つの特定の組合わせは、制御ライン７３．７
６．７９および８３とチップ能動ライン８７．８９．９
１．９３および９５における制御信号の５つの異なる組
合わせを与える。

第５図のライン１では、０００のＡ１９−Ａ１７ビット
パターンによって選択されたメモリブロックの組合わせ
が示される。そのアドレスビットパターン入力に応答し
て、デコード回路８５は出力制御ライン７３．７６．７
９および８３のいずれにも能動信号を出力せず、Ｒ，Ａ
、　Ｍ、チップ３９（’Ａ’）、４１（’Ｂ’）、４３
（’Ｃ’）および４５　（’Ｄ’　）を１６ビットデー
タバスに接続する。同時に４つのチップ能動ライン８７
．８９．９１および９３はすべて能動化され、チップ能
動ライン９５のみが能動化されない。こうして、メモリ
チップ４７　（’Ｅ’　）はデータバス５９に接続され
ないしまた能動化されないのがわかる。

類似して、第５図の表のライン２の示されるアドレスビ
ットＡ１９−Ａ１７のパターン００１に対して、制御ラ
イン８３は能動化され、制御ライン７３．７６および７
９は不能化され、スイッチング回路８１を介してチップ
４７のデータバス５９への接続によって、メモリチップ
４７　（’Ｅ’　）でアドレスされた４ビットをメモリ
チップ４５（’Ｄ’　）の４ビットの代わりにデータバ
スビット位置０−３に接続する。同時に、ライン９３を
除いてすべての４チツプ能動ラインは能動であるが、こ
れは制御するメモリチップ４５　（’Ｄ’　）はこのと
きアクセスされずまた不能化されるのが望ましいからで
ある。

第５図の表のライン３で示される状態では、能動信号は
制御ライン７９に与えられるが制御ライン７３．７６お
よび８３には与えられず、ライン９１においてチップ能
動信号が起こらず、メモリチップ４３　（’Ｃ’　）を
不能化する。類似して、第５図の表のライン４はライン
７６が能動化され、チップ能動ライン８９（チップ゛Ｂ
’　）は能動化されない状態を示す。第５図の表のライ
ン５はライン７３が能動化され、チップ能動ライン８７
（チップ゛Ａ’　）が不能化される最後の状態を示す。

第５図の表に従ってメモリチップのブロックをアドレス
することができるように、メモリチップ４１．４３およ
び４５（それぞれチップ゛Ｂ。

“Ｃ゛およびＤ’　）に対してシステムバスアドレスの
変換が必要である。したがって、アドレス変換器回路１
２１．１２２および１２３がシステムバス５７とそれぞ
れのメモリチップの間に与えられる。これらのアドレス
変換器の論理回路は第７（Ａ）図、第７（Ｂ）図、およ
び第７（Ｃ）図で与えられる。この変換は、第６図の表
および第７図の回路によって示されるように、アドレス
のビット番号１７（ＭＡ１７）と１８（ＭＡ１８）の値
だけに影響する。残りの２つのメモリチップ３９および
４７（チップ“Ａｏおよび°Ｂ’　）へのアドレスは、
変換なしに、システムバス５７から直接与えられる。こ
れはチップ°Ａ′およびＥ°　の第６図の表の列かられ
かり、ここではシステムアドレスバスビット値Ａ１７お
よびＡ１８はそれぞれ、それらの２つのチップに与えら
れたアドレスビット１１１ＭＡ１７およびＭＡ１８と同
じである。

しかし、残りの３チツプに対しては何らかの変換がある
。メモリチップ４１の２つのビットＭＡ１７およびＭＡ
１８は、システムバスアドレスビットＡ１７、Ａ１８お
よびＡ１９の５つの組合わせの第６図の表の列゛Ｂ°で
与えられる。その変換を達成するための回路は第７（Ａ
）図で示される。メモリチップ゛Ｂ°に与えられるライ
ン１２４のアドレスのビットＭＡ　１−ＭＡ　ｌ　６は
システムバスのビットＡｌ−Ａｌ６から直接束る。残り
の２つのビットＭＡ１７とＭＡ１８は、デコード回路８
５（第３図）からのライン７３．７９および８３の信号
をデコードするそれ゛ぞれのＯＲゲート１２７と１２８
の結果である。ライン７３は各ＯＲゲート１２７および
１２８の１つの入力に接続され、ライン８３はＯＲゲー
ト１２７の第２の入力に接続され、ライン７９はＯＲゲ
ート１２８の第２の入力に接続される。

メモリチップ゛Ｃ゛へのアドレスとして与えられる回路
１２５のビットＭＡ１８のみが第７（Ｂ）図の変換器回
路１２２によって変換される。これは第６図の表の列゛
Ｃ゛で示される。そのビットはＯＲゲート１２９によっ
て論理的にＯＲされるライン７３および７６の信号の結
果である。残りのアドレスビットＭＡ　１−ＭＡ　１７
はシステムアドレスビットＡｌ−Ａ１７に直接対応する
。

類似して、メモリチップ゛Ｄ゛へのアドレスにおけるビ
ット位置ＭＡ　１８は、第７（Ｃ）図および第６図の列
゛Ｄ°で示されるように、変換される。ＯＲゲート１３
０の２つの入力はライン７３および７６に接続され、そ
の出力はアドレスビットＭＡ　１８の値となる。メモリ
アドレスビットＭＡ１７はシステムアドレスビットＡ１
８から直接束る。残りのアドレスビットＭＡ　１−ＭＡ
　１６はシステムアドレスビットＡｌ−Ａｌ６に直接対
応する。

第５図および第６図の表から、特定の動作の間選択され
ないメモリチップに対してアドレスビット位置ＭＡ１７
およびＭＡ１８が“０°になるように、この例において
論理は設計されているのがわかる。これはアドレスデコ
ード論理８５と変換器１２１，１２２．１２３のそれを
簡単にする。

もちろん、上記で説明した特定のアドレス変換回路が好
ましいが、同じ結果を得るために代替的に使用すること
ができるほかの回路があることは認識される。

はとんどすべてのメモリシステムはデータワードの各８
ビット（バイト）に対して１パリテイビットをストアす
る。再度第２図を参照すると、２５６ｋＸｌビットメモ
リ１０１は、メモリチップ２３および２５にストアされ
る各バイトに対して一つのビットをストアする。類似し
たメモリ１０３はメモリ２７および２９にストアされる
各バイトに対して一つのビットをストアする。さらに、
拡張された６４にメモリ３１および３３に対して、６４
に８１ビットメモリ１０５がパリティビットをストアす
る。類似して、メモリ１０７はメモリチップ３５および
３７に対してパリティビットをストアする。

第３図および第４図の改良されたメモリシステムでは、
２つのパリティビットメモリ１０９と１１１のみが使用
される。これらのメモリの各々は、市場で簡単に入手可
能であるので容量において１メガ×１ビットであるよう
に選択される。しかしもちろん、各メモリの３２０にビ
ットのみが使用される。メモリ１０９にストアされる３
２０にビットはデータワードの高位バイトに伴なうパリ
ティビットであり、メモリ１１１の３２０ｋにストアさ
れるパリティビットはデータワードの低位バイトに伴な
う。メモリ１０９と１１１はデコード回路８５からの他
の能動制御ライン１１３（第４図）を介して、第５図の
表で示されるすべての５つの状態に対して能動化される
。

前述の説明から明らかなように、本発明の原理は多くの
他の種類のメモリシステムで使用できる。

たとえば、８ビット幅メモリチップを使用することがで
きる。動的ＲＡＭ、静的ＲＡＭ、リードオンリメモリ、
ＥＥＦＲＯＭ、および同種のものを含め、種々のタイプ
のＲ，Ａ、Ｍ、を使用することができる。８ビット幅静
的ＲＡＭで形成されるメモリのアーキテクチャの例が第
８図および第９図で示される。１６ビットデータワード
は２つのバイトから形成され、１つは５つのメモリチッ
プ１３１．１３２．１３３．１３４、および１３５の１
つから、および他方バイトはこれらのメモリチップの他
のものから形成される。各メモリチップは２つのブロッ
ク“０″および“１”を有し、アドレスビット１７．１
８および１９の関数としてのデータの２バイトの位置は
第９図の表で示される。

本発明の原理は６４０にバイト以外の容量を有するメモ
リにも有用である。一般に、システムのバス幅は個別の
メモリチップにストアされるワードの幅（その幅が各メ
モリチップに対して同じである場合）を整数で乗算した
ものと等しいまたはより小さい。

この発明は、使用できるチップが基本メモリに構成され
た後で、１２８にバイトのような余分なメモリ量が必要
なときに特に杓゛用である。たとえば、８ビット幅バス
システムに対して３８４にバイトメモリは３つの２５６
ｋｘ４メモリチツプで構成されることができ、８９６に
バイトメモリは７個のこのようなメモリチップから構成
されることができる。

さらに、本発明の原理は１６ビット幅以外のバスを有す
るコンピュータシステムに適合する。これらは８．３２
または６４とットデータ経路システムにも適合すること
ができる。

したがって、本発明の種々の局面はその好ましい実施例
に関して開示されたが、この発明は修正された請求の範
囲の完全な範囲内において保護が与えられることは理解
される。

【図面の簡単な説明】

第１図は典型的なコンピュータのアーキテクチャ図を示
す。第２図は第１図のコシピユータシステムのメモリの一般
の既存アーキテクチャの概略図である。第３図は本発明に従った改良されたメモリアーキテクチ
ャの一例の概略図である。第４図は第３図において概念的に示されたアーキテクチ
ャを使用するランダムアクセスメモリの回路ブロック図
である。第５図および第６図は第４図のメモリシステムのデコー
ド回路の関数を示す表である。第７（Ａ）図、第７（Ｂ）図および第７（Ｃ）図は第４
図のメモリシステムのアドレス変換器の論理図である。第８図は本発明に従った他のメモリアーキテクチャを示
す図である。第９図は第８図のメモリの動作を示す表である。図において、３９．４１．４３．４５および４７はチッ
プ、５７はアドレスバス、５つはデータバス、６３およ
び６５はデータライン、７１，７５．７７．８１はスイ
ッチング回路、７６は制御ライン、７９は制御ライン、
８５はデコード論理回路、１２１．１２２および１２３
はアドレス変換器回路、１２７および１２８はＯＲゲー
ト、１０９および１１１はパリティビットメモリである
。図面の浄書（内容に変更なし）ＦＩＧ、Ｊ。６躾Ｘ６４にｘ４６４にｘ４４ＫＸ４ＦＩＧ＝２゜４ＫＸ４６４にＸ１６ビットＦＩＧ＝８゜

Claims

【特許請求の範囲】

（１）システムアドレスおよびデータバスを介して互い
に通信するマイクロプロセッサおよびランダムアクセス
メモリを有し、前記ランダムアクセスメモリは、アドレ
スバスのアドレスに応答して予め定められた数の記憶場
所をデータバスに並列に接続することができる複数個の
集積回路チップから構成されたコンピュータシステムで
あって、前記集積回路チップの数は、前記予め定められた数の記
憶場所をデータバスと並列に接続するのに必要な数より
も多く、アドレスバスのアドレスに応答して、前記予め定められ
た数のビット群の単一の読取または書込動作の間、前記
チップのすべてより少ない組合わせをデータバスに接続
するための手段を含み、該接続手段は種々のデータ記憶
場所がアドレスされるように前記数の回路チップのすべ
てを種々の組合わせで使用する、コンピュータシステム
。
（２）前記接続手段が、特定のアドレスに応答して少な
くとも１つの付加的回路チップを主要回路チップの異な
る１個と選択的に置換するために、前記予め定められた
数の記憶場所を並列に接続するのに必要な前記数の回路
チップの予め定められたサブセットを前記データバスに
主に接続するための手段を含む、請求項１に記載のコン
ピュータシステム
（３）システムアドレスバスのアドレスに応答して、前
記メモリチップの少なくともいくつかに前記アドレスビ
ットの少なくともいくつかを適用する前にそれを変換す
るための手段を付加的に含む、請求項１に記載のコンピ
ュータシステム。
（４）マイクロプロセッサおよびランダムアクセスメモ
リに実質的に６４０キロバイトのデータ容量を有するコ
ンピュータシステムであって、前記マイクロプロセッサ
およびメモリはアドレスバスおよび１６ビットデータバ
スを介して互いに通信し、改良されたランダムアクセス
メモリ構造は、各々が４ビットの２６２、１４４データニブルを実質的
に各々がストアする５個の集積回路メモリチップと、アドレスバスの少なくとも３ビットに応答して、そこで
合計１６ビットを接続するために与えられた単一のアド
レスに応答して前記データバスに前記５個の集積回路メ
モリチップの４つの予め定められた組合わせを接続する
ための手段とを含み、全５個のメモリチップが前記アド
レスの異なるアドレスに応答して種々の４つの組合わせ
で使用され、個別にデータバスに接続可能である８ビッ
トバイトの６５５、３６０記憶場所を実質的に与える、
コンピュータシステム。
（５）前記接続手段が、特定アドレスに応答して第５の
メモリチップを４つの主要チップの異なる１個と選択的
に置換するために、実質的にすべてのメモリアドレスを
介してメモリチップの４つをデータバスに主として接続
するための手段を含む、請求項４に記載のコンピュータ
システム。
（６）前記置換手段が前記少なくとも３つのアドレスバ
スビットに応答して、前記アドレスビットをデコードし
、第５のメモリチップのデータ出力を前記４つのメモリ
チップの前記１個の出力に接続し、同時に前記４つのメ
モリチップの１個を不能化する手段を含む、請求項５に
記載のコンピュータシステム。
（７）前記少なくとも３つのアドレスバスビットに応答
して、前記５つのメモリチップの少なくともいくつかに
前記アドレスビットの少なくともいくつかを適用する前
にそれを変換するための手段を付加的に含む、請求項４
に記載のコンピュータシステム。
（８）コンピュータシステムにおいて、ランダムアクセ
スメモリが、データバスと、与えられた数のデータビット場所が並列にまた前記デー
タバスにアクセスされることができる第１のメモリ部分
と、前記与えられた数より少ない数のデータビット場所をア
クセスすることができる第２のメモリ部分と、前記データバスにアクセスされたときに前記第２のメモ
リ部分のデータビット場所を前記第１のメモリ部分のも
のと置換するために前記第１および第２のメモリ部分に
接続される手段とを含む、コンピュータシステム。
（９）コンピュータシステムにおいて、ランダムアクセ
スメモリが、データバスと、アドレスバスと、前記アドレスバスのアドレスによって与えられた数のデ
ータビット場所が並列に前記データバスにアクセスされ
ることができる第１のメモリ部分と、前記アドレスバスのアドレスによって前記与えられた数
より少ない数のデータビット場所がアクセスされること
ができる第２のメモリ部分と、前記第１および第２のメ
モリ部分に接続され前記アドレスバスのアドレスに応答
して、前記データバスにアクセスされたときに前記第２
のメモリ部分のデータビット場所を前記第１のメモリ部
分のものの等しい数と置換する手段と、アドレスバスと少なくとも前記第１のメモリ部分の間に
介挿され、また前記アドレスバスのアドレスに応答して
アドレスを前記第１のメモリ部分に適用する前にそれを
変換するための手段とを含む、コンピュータシステム。
（１０）前記アドレスおよびデータバスはそこに時間多
重化されたアドレスおよびデータ関数と物理的に同じで
ある、請求項９に記載のコンピュータシステム。
（１１）アドレスバスと、与えられた数のビットライン
のデータバスと、前記アドレスバスのアドレスに応答し
て前記データバスに前記与えられた数のビットを与える
ように接続および適合されたランダムアクセスメモリと
を有するコンピュータシステムにおいて、改良点は：前記アドレスバスの複数個のアドレスのいずれかにデー
タバスビットラインの前記与えられた数よりも多いある
数のデータビットを並列にストアすることを特徴とする
前記メモリと、前記アドレスバスのアドレスに応答しかつ前記メモリ出
力と前記データバスの間に接続され、前記与えられた数
と等しいいくつかの前記或る数のメモリビットをデータ
バスビットラインに接続する手段とを含む、コンピュー
タシステム。
（１２）前記与えられた数のデータバスビットラインは
１６に等しく、前記或る数の並列メモリビットは２０に
等しい、請求項１１に記載の改良されたコンピュータシ
ステム。
（１３）メモリチップの数と等しい与えられた数のニブ
ルからワードを形成するために並列に個別のメモリチッ
プからニブルを組合わせるランダムアクセスメモリを有
するコンピュータシステムにおいて、メモリの容量を前
記与えられた数のメモリチップの容量を越えるように拡
張する方法が、データのニブルが前記与えられた数のメモリチップのも
のと並列に読取られることができる付加的メモリチップ
を設けるステップと、各複数個のメモリアドレスから不能化する前記与えられ
た数のニブルの１つを決定するステップと、前記付加的メモリチップのニブルを前記不能化されたニ
ブルのものと置換するステップとを含む、コンピュータ
システム。