JPH04177697A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH04177697A JPH04177697A JP2306574A JP30657490A JPH04177697A JP H04177697 A JPH04177697 A JP H04177697A JP 2306574 A JP2306574 A JP 2306574A JP 30657490 A JP30657490 A JP 30657490A JP H04177697 A JPH04177697 A JP H04177697A
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- JP
- Japan
- Prior art keywords
- decoder
- output
- address
- semiconductor memory
- cell array
- Prior art date
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- 239000004065 semiconductor Substances 0.000 title claims description 34
- 230000015654 memory Effects 0.000 claims abstract description 37
- 238000010586 diagram Methods 0.000 description 13
- 230000006870 function Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリに関し、特にワード数および入出
力ビット数を可変にする半導体メモリに関する。
力ビット数を可変にする半導体メモリに関する。
従来、汎用の半導体メモリはワード数と入出力ヒット数
が固定されている。従って、半導体メモリチップのワー
ド数より大きいワード数のアドレス空間を扱う場合は、
その半導体メモリチップよりも大きいワード数を持つ半
導体メモリチップを使うか、外部にデコーダを備えて外
部デコーダの出力を各メモリチップのチップセレクト端
子に接続して実現している。
が固定されている。従って、半導体メモリチップのワー
ド数より大きいワード数のアドレス空間を扱う場合は、
その半導体メモリチップよりも大きいワード数を持つ半
導体メモリチップを使うか、外部にデコーダを備えて外
部デコーダの出力を各メモリチップのチップセレクト端
子に接続して実現している。
第６図はかかる従来の一例を説明するための半導体メモ
リを用いたメモリシステム構成図である。
リを用いたメモリシステム構成図である。
第６図に示すように、従来の半導体メモリシステムは、
４個の１６にワードのメモリチップ７１〜７４とデコー
ダ２２およびデータ線５０１を使って６４にワードのメ
モリシステムを構成した例である。この例では、６４に
ワードを指すアドレス１６ビツトのうち、１４ビツトを
メモリチップ７１〜７４のアドレス１０４に入力し、残
り２ビットをデコーダ２２のアドレス１０５に入力して
いる。このデコーダ２２の出力線２２１〜２２４をそれ
ぞれメモリチップ７１〜７４のチップセレクト端子で３
−へ接続する。
４個の１６にワードのメモリチップ７１〜７４とデコー
ダ２２およびデータ線５０１を使って６４にワードのメ
モリシステムを構成した例である。この例では、６４に
ワードを指すアドレス１６ビツトのうち、１４ビツトを
メモリチップ７１〜７４のアドレス１０４に入力し、残
り２ビットをデコーダ２２のアドレス１０５に入力して
いる。このデコーダ２２の出力線２２１〜２２４をそれ
ぞれメモリチップ７１〜７４のチップセレクト端子で３
−へ接続する。
第７図は第６図に示す半導体メモリを用いた場合のアク
セスタイムのタイミング図である。
セスタイムのタイミング図である。
第７図に示すように、ＳＲＡＭ等の半導体メモリにおけ
るチップセレクト・アクセスタイムはアドレスアクセス
タイムと同じ遅延時間であり、外部デコーダの遅延時間
がそのままメモリシステムのアクセスタイムの遅延時間
に増加される。
るチップセレクト・アクセスタイムはアドレスアクセス
タイムと同じ遅延時間であり、外部デコーダの遅延時間
がそのままメモリシステムのアクセスタイムの遅延時間
に増加される。
上述した従来の半導体メモリは、メモリチップのワード
数よりも大きいワード数のメモリシステムを構成する場
合、外部デコーダが必要になる。
数よりも大きいワード数のメモリシステムを構成する場
合、外部デコーダが必要になる。
従って、通常ＳＲＡＭ等のチップセレクト・アクセスタ
イムはアドレスアクセスタイムと同じ遅延時間であるた
め、外部デコーダの遅延時間がそのままメモリシステム
のアクセスタイムの遅延時間に増加されてしまうという
欠点がある。
イムはアドレスアクセスタイムと同じ遅延時間であるた
め、外部デコーダの遅延時間がそのままメモリシステム
のアクセスタイムの遅延時間に増加されてしまうという
欠点がある。
本発明の目的は、かかるメモリシステムにおけるアクセ
スタイムの増加を防止する半導体メモリを提供すること
にある。
スタイムの増加を防止する半導体メモリを提供すること
にある。
本発明の半導体メモリは、２ｍのワード数を持つ半導体
メモリにおいて、２″個（ｍ＞ｎ）のブロックに分割し
たメモリセルアレイと、入力されたｍヒツトのアドレス
のうちのｎヒントをテコードするデコーダと、前記デコ
ーダの出力を任意に制御するデコーダ出力制御回路と、
前記デコーダ出力制御回路の出力に基づき動作するデー
タアンプおよびライトアンプを前記メモリセルアレイの
フロック毎に対応して設けた入出力制御回路とを有して
構成される。
メモリにおいて、２″個（ｍ＞ｎ）のブロックに分割し
たメモリセルアレイと、入力されたｍヒツトのアドレス
のうちのｎヒントをテコードするデコーダと、前記デコ
ーダの出力を任意に制御するデコーダ出力制御回路と、
前記デコーダ出力制御回路の出力に基づき動作するデー
タアンプおよびライトアンプを前記メモリセルアレイの
フロック毎に対応して設けた入出力制御回路とを有して
構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第一の実施例を示す半導体メモリの回
路図である。
路図である。
第１図に示すように、本実施例はアドレス入力（ＡＩ）
にアドレス入力線１０１を介してそれぞｈｍ続されたメ
モリセルアレイブロック１１〜１４を含むメモリセルア
レイ１と、アドレス入力（Ａ２． Ａ３）にアドレス入
力線１０２，１０３を介して接続されるデコーダ２と、
デコーダ２にデコーダ出力線２０１〜２０４を介して接
続され且つモード選択信号入力（Ａ、Ｅ３）８０１，８
０２で制御されるデコーダ出力制御回路３と、デコーダ
出力制御回路３の出力３０１〜３０４およびアウトプッ
トイネーブル信号（ＯＥ）６０１．ライトイネーブル信
号（ＷＥ）６０２に基づきメモリセルアレイ１からの出
力１１１，１２１，１３１゜１４１をデータ入出力５１
１，５３１，５５１゜５７１に出力したりあるいはデー
タ入出力５１１゜５３１．５５１，５７１からのデータ
をメモリセルアレイ１に書込んだりする入出力制御回路
４とを備えている。この半導体メモリにおいて、メモリ
セルアレイ１は６４にワードを持っており、この例では
それぞれ１６にワードを持つメモリブロック１１，１２
，１３．１４に４分割されている。それぞれのメモリブ
ロック１１〜１４は１４ビツトアドレス入力線１０１に
よりアドレス信号を入力し、それぞれ４ビツトの出力１
１１，１２１゜１３１．１４１を出力する。また、デコ
ーダ２は２ピツトのアドレス１０２，１０３を入力し、
デコーダ出力２０１，２０２，２０３，２０４のうちい
ずれか１つを“Ｈ”出力する。このデコーダ２の入出力
の関係は第１表の真理値表に示す通りまた、デコーダ出
力制御回路３は、ＯＲゲート３１．３２と、ＡＮＤゲー
ト３３．３４と、三入力ＯＲゲート３５〜３８とを有し
、モード選択信号８０１，８０２によりデコー２の出力
２０１゜２０２．２０３，２０４を制御して出力線３０
１゜３０２，３０３，３０４に制御出力を送出する。
にアドレス入力線１０１を介してそれぞｈｍ続されたメ
モリセルアレイブロック１１〜１４を含むメモリセルア
レイ１と、アドレス入力（Ａ２． Ａ３）にアドレス入
力線１０２，１０３を介して接続されるデコーダ２と、
デコーダ２にデコーダ出力線２０１〜２０４を介して接
続され且つモード選択信号入力（Ａ、Ｅ３）８０１，８
０２で制御されるデコーダ出力制御回路３と、デコーダ
出力制御回路３の出力３０１〜３０４およびアウトプッ
トイネーブル信号（ＯＥ）６０１．ライトイネーブル信
号（ＷＥ）６０２に基づきメモリセルアレイ１からの出
力１１１，１２１，１３１゜１４１をデータ入出力５１
１，５３１，５５１゜５７１に出力したりあるいはデー
タ入出力５１１゜５３１．５５１，５７１からのデータ
をメモリセルアレイ１に書込んだりする入出力制御回路
４とを備えている。この半導体メモリにおいて、メモリ
セルアレイ１は６４にワードを持っており、この例では
それぞれ１６にワードを持つメモリブロック１１，１２
，１３．１４に４分割されている。それぞれのメモリブ
ロック１１〜１４は１４ビツトアドレス入力線１０１に
よりアドレス信号を入力し、それぞれ４ビツトの出力１
１１，１２１゜１３１．１４１を出力する。また、デコ
ーダ２は２ピツトのアドレス１０２，１０３を入力し、
デコーダ出力２０１，２０２，２０３，２０４のうちい
ずれか１つを“Ｈ”出力する。このデコーダ２の入出力
の関係は第１表の真理値表に示す通りまた、デコーダ出
力制御回路３は、ＯＲゲート３１．３２と、ＡＮＤゲー
ト３３．３４と、三入力ＯＲゲート３５〜３８とを有し
、モード選択信号８０１，８０２によりデコー２の出力
２０１゜２０２．２０３，２０４を制御して出力線３０
１゜３０２，３０３，３０４に制御出力を送出する。
更に、入出力制御回路４は、デコーダ出力制御回路３の
出力線３０１，３０２，３０３，３０４とアウトプット
イネ−フル信号６０１との論理積をとる論理ゲーｈ４１
，４３，４５．４７と、デコーダ出力制御回路３の出力
線３０１，３０２゜３０３．３０４とライトイネーブル
信号６０２との論理積をとる論理ゲート４２，４４，４
６．４８と、論理ゲート比力線４１１，４３１，４５１
゜４７１が′Ｈ”レベルのときにメモリブロック１１゜
１２．１３．１４の入出力線１１１，１２１゜１３１．
１４１をデータ入出力線５１１，５３１゜５５１．５７
１に接続するデータアンプ５１゜５３．５５．５７と、
論理ゲート出力線４２１゜４４１．４６１，４８１が“
Ｈ”レベルのときにデータ入出力線５１１，５３１，５
５１，５７１のデータをメモリフロック入出力線１１１
，１２１゜１３１．１４１に供給するライトアンプ５２
゜５４．５６．５８とを有している。
出力線３０１，３０２，３０３，３０４とアウトプット
イネ−フル信号６０１との論理積をとる論理ゲーｈ４１
，４３，４５．４７と、デコーダ出力制御回路３の出力
線３０１，３０２゜３０３．３０４とライトイネーブル
信号６０２との論理積をとる論理ゲート４２，４４，４
６．４８と、論理ゲート比力線４１１，４３１，４５１
゜４７１が′Ｈ”レベルのときにメモリブロック１１゜
１２．１３．１４の入出力線１１１，１２１゜１３１．
１４１をデータ入出力線５１１，５３１゜５５１．５７
１に接続するデータアンプ５１゜５３．５５．５７と、
論理ゲート出力線４２１゜４４１．４６１，４８１が“
Ｈ”レベルのときにデータ入出力線５１１，５３１，５
５１，５７１のデータをメモリフロック入出力線１１１
，１２１゜１３１．１４１に供給するライトアンプ５２
゜５４．５６．５８とを有している。
第２図は第１図に示す半導体メモリチップを用いた１６
にワードのメモリシステム構成図である。
にワードのメモリシステム構成図である。
第２図に示すように、１６にワードを指す１４ビツトの
アドレス信号をアドレス線１０１に入力し、アドレス線
１０２，１０３を接地する。この例では、モード選択信
号８０１を“Ｈ“固定、８０２を“Ｌ″固定ることによ
弘テコーダ出力制御回路３の出力３０１，３０２，３０
３゜３０４を全て“Ｈ”とし、アドレス線１０２゜１０
３に関係なく、アウトプットイネーブル信号６０１、ラ
イトイネ−フル信号６０２に基づきデータ入出力線５１
１，５３１，５５１，５７１にリードまたはライトする
ことができる。従って、この例での半導体メモリチップ
は、１６ＫＸ １６のメモリチップとして機能する。
アドレス信号をアドレス線１０１に入力し、アドレス線
１０２，１０３を接地する。この例では、モード選択信
号８０１を“Ｈ“固定、８０２を“Ｌ″固定ることによ
弘テコーダ出力制御回路３の出力３０１，３０２，３０
３゜３０４を全て“Ｈ”とし、アドレス線１０２゜１０
３に関係なく、アウトプットイネーブル信号６０１、ラ
イトイネ−フル信号６０２に基づきデータ入出力線５１
１，５３１，５５１，５７１にリードまたはライトする
ことができる。従って、この例での半導体メモリチップ
は、１６ＫＸ １６のメモリチップとして機能する。
第３図は第１図に示す半導体メモリチップを用いた３２
にワードのメモリシステム構成図である。
にワードのメモリシステム構成図である。
第３図に示すように、３２にワードを指す１５ビツトの
アドレス信号のうち１４ビツトをアドレス線１０１に供
給し、残りの１ビツトをアドレス線１０２に供給すると
ともに、アドレ線１０３は接地する。また、モード選択
信号８０１は°゛Ｌ”固定、８０２は“Ｈ′固定にする
ことにより、アドレス線１０２が“Ｌ″のときデコーダ
２の出力線２０１を“Ｈｎとする。その結果、第１図に
示す論理ゲート３１の出力線３１１が“Ｈ′′、論理ゲ
ート３３の出力線３３１が“Ｈ″となり、デコーダ出力
制御回路３の出力線３０１，３０２が“Ｈ”となる。従
って、アドレス線１０２が“Ｌ”のときは、データ入出
力線５１１，５３１の８ビツトを用いてデータのリード
、ライトが行なわれる。同様に、アドレス線１０２がＨ
”のときはデコーダ出力制御回路３の出力線３０３゜３
０４がＨ″となり、データ入出力線５５１゜５７１の８
ビツトを用いてデータのリード、ライトが行なわれる。
アドレス信号のうち１４ビツトをアドレス線１０１に供
給し、残りの１ビツトをアドレス線１０２に供給すると
ともに、アドレ線１０３は接地する。また、モード選択
信号８０１は°゛Ｌ”固定、８０２は“Ｈ′固定にする
ことにより、アドレス線１０２が“Ｌ″のときデコーダ
２の出力線２０１を“Ｈｎとする。その結果、第１図に
示す論理ゲート３１の出力線３１１が“Ｈ′′、論理ゲ
ート３３の出力線３３１が“Ｈ″となり、デコーダ出力
制御回路３の出力線３０１，３０２が“Ｈ”となる。従
って、アドレス線１０２が“Ｌ”のときは、データ入出
力線５１１，５３１の８ビツトを用いてデータのリード
、ライトが行なわれる。同様に、アドレス線１０２がＨ
”のときはデコーダ出力制御回路３の出力線３０３゜３
０４がＨ″となり、データ入出力線５５１゜５７１の８
ビツトを用いてデータのリード、ライトが行なわれる。
すなわち、この例では半導体メモリチップは３２ＫＸ８
のメモリチップとして機能する。
のメモリチップとして機能する。
第４図は第１図に示す半導体メモリの各部信号の動作タ
イミング図である。
イミング図である。
第４図に示すように、ここでは第１図の各部の回路動作
を第３図に適用した例を示している。
を第３図に適用した例を示している。
更に、同様に本実施例の半導体メモリチップを８個使用
し、しかもモード選択信号８０１，８０２をともにＬ”
固定することにより、半導体メモリチップを６４ＫＸ４
のメモリチップとして機能させることができる。このモ
ード選択信号８０１゜８０２とモードとの関係について
は第２表に示す第５図は本発明の第二の実施例を示す半
導体メモリのフロック図である。
し、しかもモード選択信号８０１，８０２をともにＬ”
固定することにより、半導体メモリチップを６４ＫＸ４
のメモリチップとして機能させることができる。このモ
ード選択信号８０１゜８０２とモードとの関係について
は第２表に示す第５図は本発明の第二の実施例を示す半
導体メモリのフロック図である。
第５図に示すように、本実施例は前述した第１図の第一
の実施例に比べ、メモリセルアレイ１゜テコーダ２．デ
コーダ出力制御回路３および入出力制御回路４を設ける
ことは同様であり、この他にモート選択信号８０１，８
０２の入力として、ラッチクロック７０１により制御さ
れるレジスタ７を設けたことにある。このレジスタ７に
より、データ人出方線５７１からモード選択のヒツトパ
ターンを入力し、記憶しておくことができるので、モー
トの選択を行うことができる。
の実施例に比べ、メモリセルアレイ１゜テコーダ２．デ
コーダ出力制御回路３および入出力制御回路４を設ける
ことは同様であり、この他にモート選択信号８０１，８
０２の入力として、ラッチクロック７０１により制御さ
れるレジスタ７を設けたことにある。このレジスタ７に
より、データ人出方線５７１からモード選択のヒツトパ
ターンを入力し、記憶しておくことができるので、モー
トの選択を行うことができる。
以上説明したように、本発明の半導体メモリは、メモリ
セルアレイを分割し、その分割されたメモリセルアレイ
のブロックを内蔵のデコーダで選択できるようにしてお
き且つそのデコーダの出力を任意に制御することにより
、みかけ上メモリチップの構成を可変にできる上、１つ
のメモリチップである範囲の間のワード数のメモリシス
テムの構成で外部デコーダを不要にすることができ、外
部デコーダの遅延の増加によるメモリシステム全体のア
クセスタイムの増加を防ぐことができるという効果があ
る。
セルアレイを分割し、その分割されたメモリセルアレイ
のブロックを内蔵のデコーダで選択できるようにしてお
き且つそのデコーダの出力を任意に制御することにより
、みかけ上メモリチップの構成を可変にできる上、１つ
のメモリチップである範囲の間のワード数のメモリシス
テムの構成で外部デコーダを不要にすることができ、外
部デコーダの遅延の増加によるメモリシステム全体のア
クセスタイムの増加を防ぐことができるという効果があ
る。
第１図は本発明の第一の実施例を示す半導体メモリの回
路図、第２図は第１図に示す半導体メモリチップを用い
た１６にワードのメモリシステム構成図、第３図は第１
図に示す半導体メモリチップを用いた３２にワードのメ
モリシステム構成図、第４図は第１図に示す半導体メモ
リの各部信号のタイミング図、第５図は本発明の第二の
実施例を示す半導体メモリのフロック図、第６図は従来
の一例を説明するための半導体メモリを用いたメモリシ
ステム構成図、第７図は第６図に示す半導体メモリを用
いた場合のアクセスタイムのタイミンク図である。 １・・・・・・メモリセルアレイ、２・・・・・・デコ
ーダ、３・・・・・・デコーダ出力制御回路、４・・・
・・・入出力制御回路、７・・・・・・レジスタ、１１
，１２，１３．１４・・・・・・メモリセルアレイブロ
ック、３１，３２，３５゜３６．３７，３８・・・・・
・ＯＲゲート、３３．３４・・・・・ＡＮＤゲート、４
１〜４８・・・・・・ＡＮＤゲート、５１．５３，５５
，５７・・・・・・データアンプ、５２゜５４．５６．
５８−＝ライト７７ブ、１０１゜１０２．１０３・・・
・・・アドレス入方線、１１１゜１２１．１３１，１４
１・・・・・・メモリセル７レイブｏ ツタ出力線、２
０１，２０２，２０３，２０４−＝−デ−タアンプ、３
０１，３０２，３０３，３０４・・・・・・デコーダ出
力制御回路出方線、３１１，３２１・・・・・・ＯＲゲ
ート出力線、３３１，３４１・・・・・・ＡＮＤＮ−ゲ
ート線、４１１，４２１，４３１，４４１゜４５１．４
６１，４７１，４８１・・・・・・ＡＮＤゲーＩＪ力線
、５０１・・・・・・データ線、５１１゜５３１．５５
１，５７１・・・・・・データ人出方線、６０１・・・
・・・アウトプットイネ−フル信号、６０２・・・・・
・ライトイネーブル信号、７０１・・・・・・ラッチク
ロック信号線、８０１，８０２・・・・・・モード選択
信号。 代理人 弁理士 内 原 音 箭１図 第３図 アトトス入力シト Ｉρ／ 第 ４ 田 Ｚ夕図
路図、第２図は第１図に示す半導体メモリチップを用い
た１６にワードのメモリシステム構成図、第３図は第１
図に示す半導体メモリチップを用いた３２にワードのメ
モリシステム構成図、第４図は第１図に示す半導体メモ
リの各部信号のタイミング図、第５図は本発明の第二の
実施例を示す半導体メモリのフロック図、第６図は従来
の一例を説明するための半導体メモリを用いたメモリシ
ステム構成図、第７図は第６図に示す半導体メモリを用
いた場合のアクセスタイムのタイミンク図である。 １・・・・・・メモリセルアレイ、２・・・・・・デコ
ーダ、３・・・・・・デコーダ出力制御回路、４・・・
・・・入出力制御回路、７・・・・・・レジスタ、１１
，１２，１３．１４・・・・・・メモリセルアレイブロ
ック、３１，３２，３５゜３６．３７，３８・・・・・
・ＯＲゲート、３３．３４・・・・・ＡＮＤゲート、４
１〜４８・・・・・・ＡＮＤゲート、５１．５３，５５
，５７・・・・・・データアンプ、５２゜５４．５６．
５８−＝ライト７７ブ、１０１゜１０２．１０３・・・
・・・アドレス入方線、１１１゜１２１．１３１，１４
１・・・・・・メモリセル７レイブｏ ツタ出力線、２
０１，２０２，２０３，２０４−＝−デ−タアンプ、３
０１，３０２，３０３，３０４・・・・・・デコーダ出
力制御回路出方線、３１１，３２１・・・・・・ＯＲゲ
ート出力線、３３１，３４１・・・・・・ＡＮＤＮ−ゲ
ート線、４１１，４２１，４３１，４４１゜４５１．４
６１，４７１，４８１・・・・・・ＡＮＤゲーＩＪ力線
、５０１・・・・・・データ線、５１１゜５３１．５５
１，５７１・・・・・・データ人出方線、６０１・・・
・・・アウトプットイネ−フル信号、６０２・・・・・
・ライトイネーブル信号、７０１・・・・・・ラッチク
ロック信号線、８０１，８０２・・・・・・モード選択
信号。 代理人 弁理士 内 原 音 箭１図 第３図 アトトス入力シト Ｉρ／ 第 ４ 田 Ｚ夕図
Claims (1)
- ２＾ｍのワード数を持つ半導体メモリにおいて、２＾ｎ
個（ｍ＞ｎ）のブロックに分割したメモリセルアレイと
、入力されたｍビットのアドレスのうちのｎビットをデ
コードするテコーダと、前記デコーダの出力を任意に制
御するデコーダ出力制御回路と、前記デコーダ出力制御
回路の出力に基づき動作するデータアンプおよびライト
アンプを前記メモリセルアレイのブロック毎に対応して
設けた入出力制御回路とを有することを特徴とする半導
体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2306574A JPH04177697A (ja) | 1990-11-13 | 1990-11-13 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2306574A JPH04177697A (ja) | 1990-11-13 | 1990-11-13 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04177697A true JPH04177697A (ja) | 1992-06-24 |
Family
ID=17958699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2306574A Pending JPH04177697A (ja) | 1990-11-13 | 1990-11-13 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04177697A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005108400A (ja) * | 2003-09-26 | 2005-04-21 | Samsung Electronics Co Ltd | 半導体メモリ装置のデータ入出力幅を変更させる回路及び方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61992A (ja) * | 1984-06-14 | 1986-01-06 | Matsushita Electric Ind Co Ltd | 半導体メモリ |
| JPH0249293A (ja) * | 1988-08-10 | 1990-02-19 | Nec Ic Microcomput Syst Ltd | 半導体メモリ装置 |
| JPH02152095A (ja) * | 1988-12-02 | 1990-06-12 | Mitsubishi Electric Corp | 半導体装置 |
-
1990
- 1990-11-13 JP JP2306574A patent/JPH04177697A/ja active Pending
Patent Citations (3)
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|---|---|---|---|---|
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