JPH02244617A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02244617A JPH02244617A JP6204989A JP6204989A JPH02244617A JP H02244617 A JPH02244617 A JP H02244617A JP 6204989 A JP6204989 A JP 6204989A JP 6204989 A JP6204989 A JP 6204989A JP H02244617 A JPH02244617 A JP H02244617A
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- Pending
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Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、微細なコンタクトを有する半導体装置の製造
方法に関するものである。
方法に関するものである。
（従来の技術）
最近の半導体装置においては、素子の高密度化の要求か
ら、配線およびコンタクト部の微細化が不可欠である。
ら、配線およびコンタクト部の微細化が不可欠である。
従来のコンタクト製造を実現する従来の製造方法を、第
２図（ａ）ないしくｃ）の工程断面図を参照して説明す
る。なお、簡略化のため、半導体素子領域は示されてい
ない。
２図（ａ）ないしくｃ）の工程断面図を参照して説明す
る。なお、簡略化のため、半導体素子領域は示されてい
ない。
この製造方法は、まず、半導体基板１−の中にイオン注
入などの周知の方法によって第１の配線層２を形成した
のち、層間絶縁膜となるＰＳＧ膜３をＣＶＤ法で膜厚１
．０１成膜し、さらに、このＰＳＧ膜３を窒素中で９０
０’Ｃ，３０分の熱処理を施す〔第２図（ａ）〕。この
後、このＰＳＧ膜３の上にホトレジストを塗布して、写
真食刻法により所定のレジストパターン４を形成したの
ち、レジストパターン４をマスクとしてＰＳＧ膜３をド
ライエツチングで除去し、コンタクト孔７を形成する〔
第２図（ｂ）〕。さらに、レジストパターン４を除去し
たのち、アルミ合金のスパッタリングなどの周知の方法
によって第２の配線Ｍ８を形成する〔第２図（Ｃ）〕。
入などの周知の方法によって第１の配線層２を形成した
のち、層間絶縁膜となるＰＳＧ膜３をＣＶＤ法で膜厚１
．０１成膜し、さらに、このＰＳＧ膜３を窒素中で９０
０’Ｃ，３０分の熱処理を施す〔第２図（ａ）〕。この
後、このＰＳＧ膜３の上にホトレジストを塗布して、写
真食刻法により所定のレジストパターン４を形成したの
ち、レジストパターン４をマスクとしてＰＳＧ膜３をド
ライエツチングで除去し、コンタクト孔７を形成する〔
第２図（ｂ）〕。さらに、レジストパターン４を除去し
たのち、アルミ合金のスパッタリングなどの周知の方法
によって第２の配線Ｍ８を形成する〔第２図（Ｃ）〕。
以上の工程を経て半導体基板に形成された拡散層にアル
ミ電極が形成され、半導体装置が完成する。
ミ電極が形成され、半導体装置が完成する。
（発明が解決しようとする課題）
しかしながら、コンタクト孔の開孔部が微細な寸法にな
ると、開孔部のアスペクト比（穴の深さ／穴の幅）が高
くなり、１以上になる。このため、コンタクト開孔部の
側壁におけるアルミ合金膜の被覆度の低下による薄膜化
に伴い、コンタクト抵抗の増大とアルミ電極に関する信
頼性の低下につながる不都合が発生する。このような課
題を含む従来のアルミｆ！１極の製造方法では、コンタ
クト孔の微細化に限界がある。
ると、開孔部のアスペクト比（穴の深さ／穴の幅）が高
くなり、１以上になる。このため、コンタクト開孔部の
側壁におけるアルミ合金膜の被覆度の低下による薄膜化
に伴い、コンタクト抵抗の増大とアルミ電極に関する信
頼性の低下につながる不都合が発生する。このような課
題を含む従来のアルミｆ！１極の製造方法では、コンタ
クト孔の微細化に限界がある。
（課題を解決するための手段）
本発明の製造方法の特徴は、コンタクト孔を開孔する前
に、コンタクト孔の周囲に対して異方性エツチング処理
を施すことにより、コンタクト孔の上部に四部を形成す
るものである。
に、コンタクト孔の周囲に対して異方性エツチング処理
を施すことにより、コンタクト孔の上部に四部を形成す
るものである。
（作 用）
本発明の製造方法によ九ば、コンタクト孔の上部にある
凹部の開孔寸法を大きく取ることができ。
凹部の開孔寸法を大きく取ることができ。
アルミの被着時のシャドーイング効果を低減することに
より、コンタクト開孔部の側壁におけるアルミ合金の被
覆度は改善され、コンタクト抵抗の低減や信頼性の向上
が得られる。また２コンタクト孔の底部は精度よく開孔
することができるため、配線層との微細な相互接続が可
能となり、素子を高密度に集積してもコンタクト孔とゲ
ート電極との適当な間隔を確保できる。
より、コンタクト開孔部の側壁におけるアルミ合金の被
覆度は改善され、コンタクト抵抗の低減や信頼性の向上
が得られる。また２コンタクト孔の底部は精度よく開孔
することができるため、配線層との微細な相互接続が可
能となり、素子を高密度に集積してもコンタクト孔とゲ
ート電極との適当な間隔を確保できる。
（実施例）
本発明にかかる半導体装置の製造方法の一実施例を、第
１図（ａ）ないしくｄ）の製造工程順断面図を参照して
説明する。なお、簡略化のため、半導体素子領域は示さ
れていない。
１図（ａ）ないしくｄ）の製造工程順断面図を参照して
説明する。なお、簡略化のため、半導体素子領域は示さ
れていない。
本発明の製造方法は、まず、半導体基板１の中にイオン
注入などの周知の方法によって拡散層からなる第１の配
線層２を形成したのち、層間絶縁膜となるＰ Ｓ Ｇ［
３をＣＶＤ法で膜厚１．０μｍ成膜し、さらに、このＰ
ＳＧ膜３を窒素中で９００℃。
注入などの周知の方法によって拡散層からなる第１の配
線層２を形成したのち、層間絶縁膜となるＰ Ｓ Ｇ［
３をＣＶＤ法で膜厚１．０μｍ成膜し、さらに、このＰ
ＳＧ膜３を窒素中で９００℃。
３０分の熱処理を施す〔第１図（ａ）〕。この後、この
ＰＳＧｌＮ！Ｊ３の」−にホトレジストを塗布して、写
真食刻法により所定のレジストパターン４を形成したの
ち、レジストパターン４をマスクとしてＰＳＧ膜３が前
記所定の領域内に膜厚０．４μｍはど残る程度にドライ
エツチングを施し、四部５を形成する〔第１図（ｂ）〕
、この時、凹部５の中にあるＰＳＧ膜の残膜厚があまり
厚いと本発明の効果は減ることになり、残膜厚が薄いと
第１の配線層２以外の層（図では省略）との電気的リー
グの原因となる６そのため、ＰＳＧ膜の残膜厚は０．２
μｍ〜０，６μｍが適当である。
ＰＳＧｌＮ！Ｊ３の」−にホトレジストを塗布して、写
真食刻法により所定のレジストパターン４を形成したの
ち、レジストパターン４をマスクとしてＰＳＧ膜３が前
記所定の領域内に膜厚０．４μｍはど残る程度にドライ
エツチングを施し、四部５を形成する〔第１図（ｂ）〕
、この時、凹部５の中にあるＰＳＧ膜の残膜厚があまり
厚いと本発明の効果は減ることになり、残膜厚が薄いと
第１の配線層２以外の層（図では省略）との電気的リー
グの原因となる６そのため、ＰＳＧ膜の残膜厚は０．２
μｍ〜０，６μｍが適当である。
次に、レジストパターン４を除去し、凹部５の形成され
たＰＳＧ膜３の上に再度ホトレジストを塗布して、写真
食刻法により所定のレジストパターン６を形成する。た
だし、このレジストパターン６を露光する場合、凹部５
の部分ではレジストの膜厚が厚くなるため、適正露光量
が増加する。
たＰＳＧ膜３の上に再度ホトレジストを塗布して、写真
食刻法により所定のレジストパターン６を形成する。た
だし、このレジストパターン６を露光する場合、凹部５
の部分ではレジストの膜厚が厚くなるため、適正露光量
が増加する。
引き続き、レジストパターン６をマスクとしてＰＳＧ膜
３をドライエツチングで除去し、コンタクト孔７を形成
する〔第１図（Ｃ）〕。さらに、レジストパターン６を
除去したのち、アルミ合金のスパッタリングなどの周知
の方法によって第２の配線Ｍ８を形成する〔第１図（ｄ
））、以上の工程を経て本発明の半導体装置が形成され
る。
３をドライエツチングで除去し、コンタクト孔７を形成
する〔第１図（Ｃ）〕。さらに、レジストパターン６を
除去したのち、アルミ合金のスパッタリングなどの周知
の方法によって第２の配線Ｍ８を形成する〔第１図（ｄ
））、以上の工程を経て本発明の半導体装置が形成され
る。
以上の実施例により形成された半導体装置では、コンタ
クト孔の上部の開孔寸法を大きく取ることができ、アル
ミ合金の被着時のシャドーイング効果を低減することに
より、コンタクト開孔部の側壁におけるアルミ合金の被
覆度は改善され、コンタクト抵抗の低減や信頼性の向上
が得られる。また、コンタクトの底部は精度よく開孔す
ることができるため、配線層との微細な接続が可能とな
り、素子を高密度に集積してもコンタクト孔とゲート電
極との適当な間隔を確保できる。
クト孔の上部の開孔寸法を大きく取ることができ、アル
ミ合金の被着時のシャドーイング効果を低減することに
より、コンタクト開孔部の側壁におけるアルミ合金の被
覆度は改善され、コンタクト抵抗の低減や信頼性の向上
が得られる。また、コンタクトの底部は精度よく開孔す
ることができるため、配線層との微細な接続が可能とな
り、素子を高密度に集積してもコンタクト孔とゲート電
極との適当な間隔を確保できる。
また、層間絶縁膜もＰＳＧ膜３に限られるものではなく
、はう素と燐を含むＢＰＳＧ膜、砒素を含むＡ ｓＳ
Ｇ膜、もしくは不純物を含まないＳ ｉ Ｏ２膜でも可
能である６ 孔を形成するエツチング処理はドライエツチングに限ら
ず、異方性エツチングであれば可能である。
、はう素と燐を含むＢＰＳＧ膜、砒素を含むＡ ｓＳ
Ｇ膜、もしくは不純物を含まないＳ ｉ Ｏ２膜でも可
能である６ 孔を形成するエツチング処理はドライエツチングに限ら
ず、異方性エツチングであれば可能である。
（発明の効果）
以上説明したように、本発明の製造方法によれば、コン
タクト孔の上部にある凹部の開孔寸法を大きく取ること
により、コンタクト開孔部の側壁におけるアルミ合金の
被覆度は改善され、コンタクト抵抗の低減やアルミ配線
の断線を防止することができ、半導体装置の信頼性を向
上させる優れた効果を奏する。
タクト孔の上部にある凹部の開孔寸法を大きく取ること
により、コンタクト開孔部の側壁におけるアルミ合金の
被覆度は改善され、コンタクト抵抗の低減やアルミ配線
の断線を防止することができ、半導体装置の信頼性を向
上させる優れた効果を奏する。
第１図は本発明の半導体装置の製造方法の一実施例を示
す工程断面図、第２図は従来の製造方法の工程断面図で
ある。 １・・・半導体基板、 ２・・・第１の配線層、３・
・・Ｐ Ｓ Ｇ ＩＩ’Ｊ、 ４・・・第１のレジスト
パターン、 ５・・・凹部、 ６・・・第２のレジスト
パターン、 ７・・・コンタクト孔、 ８・・・第
２の配線層６ 特許出願人 松下電子工業株式会社 第 図 第 図 ５凹叶
す工程断面図、第２図は従来の製造方法の工程断面図で
ある。 １・・・半導体基板、 ２・・・第１の配線層、３・
・・Ｐ Ｓ Ｇ ＩＩ’Ｊ、 ４・・・第１のレジスト
パターン、 ５・・・凹部、 ６・・・第２のレジスト
パターン、 ７・・・コンタクト孔、 ８・・・第
２の配線層６ 特許出願人 松下電子工業株式会社 第 図 第 図 ５凹叶
Claims (3)
- （１）半導体基板上に設けられた第１の配線層上に絶縁
膜を成膜したのち、同絶縁膜の所定の領域に第１のレジ
ストパターンを形成する工程と、同レジストパターンを
マスクにして前記絶縁膜が前記所定の領域内に残る程度
にエッチングし凹部を形成する工程と、前記レジストパ
ターンを除去する工程と、前記凹部内に第２のレジスト
パターンをマスクにして前記絶縁膜をエッチングしコン
タクト孔を形成する工程と、前記第２のレジストパター
ンを除去する工程と、前記第１の配線層に前記コンタク
ト孔を介して接続される第２の配線層を形成する工程と
を有することを特徴とする半導体装置の製造方法。 - （２）絶縁膜がほう素（Ｂ）、燐（Ｐ）、砒素（Ａｓ）
のいずれかを含む酸化膜であることを特徴とする請求項
（１）記載の半導体装置の製造方法。 - （３）凹部を形成するエッチングが異方性エッチングで
あることを特徴とする請求項（１）記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6204989A JPH02244617A (ja) | 1989-03-16 | 1989-03-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6204989A JPH02244617A (ja) | 1989-03-16 | 1989-03-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02244617A true JPH02244617A (ja) | 1990-09-28 |
Family
ID=13188915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6204989A Pending JPH02244617A (ja) | 1989-03-16 | 1989-03-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02244617A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100338098B1 (ko) * | 1999-06-28 | 2002-05-24 | 박종섭 | 반도체 소자의 제조 방법 |
| JP2011142267A (ja) * | 2010-01-08 | 2011-07-21 | Yamaha Corp | 半導体装置および半導体装置の製造方法 |
| JP2013175574A (ja) * | 2012-02-24 | 2013-09-05 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
-
1989
- 1989-03-16 JP JP6204989A patent/JPH02244617A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100338098B1 (ko) * | 1999-06-28 | 2002-05-24 | 박종섭 | 반도체 소자의 제조 방법 |
| JP2011142267A (ja) * | 2010-01-08 | 2011-07-21 | Yamaha Corp | 半導体装置および半導体装置の製造方法 |
| JP2013175574A (ja) * | 2012-02-24 | 2013-09-05 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
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