JPH01503021A - シリコンウエハ内に貫通導体を形成する為の平担化方法 - Google Patents
シリコンウエハ内に貫通導体を形成する為の平担化方法Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。
Description
【発明の詳細な説明】
シリコンウェハ内に貫通導体を
形成する為の平坦化方法
見豆生i次
見見■分立
本発明は半導体構成体内にビア(vias)即ち貫通導体を形成する方法に関す
るものであって、更に詳細には、平坦化させたシリコンウェハ内に貫通導体を形
成する改良した方法に関するものである。
従】」U1久脱朋−
トランジスタや集積回路等の半導体装置の製造において。
メタリゼーション層からの電気的接続を可能とする貫通導体を形成する前に、処
理されている構成体の下側に存在する表面のトポロジイを平坦化乃至は平滑化さ
せることが必要であることが分かった6貫通導体乃至はポンディングパッドは、
好適には、絶縁層が最大の厚さを持っている位置に形成される。半導体構成体は
、典型的に、フィールド酸化物領域(FOX)及び拡散領域として通常言及され
る2つの明確な区域によって特徴付けられる。然し乍ら、従来技術方法において
使用される製造ステップの結果、これらの領域における絶縁層の厚さ乃至は高さ
は著しく異なる。
即ち、メタリゼーション層から構成体の上表面への距離は、貫通導体のエツチン
グの間、フィールド酸化物領域においてと拡散領域においてとで著しく異なる。
より厚い領域を適切にエツチングする為に、より厚くない領域は通常過剰にエツ
チングされる。更に、不所望の側壁、特に第2メタリゼーシヨン層の側壁、及び
凹入尖頭がプロセス中に形成される問題がある。
1豊
本発明の目的とするところは、シリコンウェハ内に貫通導体を形成する為の改良
した方法を提供することである。
本発明の別の目的とするところは、貫通導体をエツチングする為の基準となる適
切な上表面を与える平坦化したウェハを提供することである。
本発明に拠れば、シリコンウェハ内に貫通導体を形成する方法が、フィールド酸
化物領域及び拡散領域上に延在する少なくとも1個の絶縁層を付着するステップ
を有している。拡散領域における絶縁物質の上表面がフィールド酸化物領域にお
けるエツチングした絶縁物質の上表面と実質的に同一のレベルである様な厚さ乃
至は高さを持ったピラー即ち柱体を形成する。絶縁物質の付着はメタリゼーショ
ン層の付着の前に達成する。この方法によって、フィールド酸化物領域において
及び拡散領域においての構成体の上表面からメタリゼーション層へ貫通導体をエ
ツチングする為の距離乃至は深さは実質的に同一となる。
図面の簡単な説明
本発明を図面を参照してより詳細に説明する。
第1A図乃至第1F図は従来技術に従って平坦化させたシリコンウェハを形成す
る為に使用する処理ステップの例示であり、且つ
第2A図乃至第2E図は本発明に従って平坦化させたシリコンウェハを形成する
為に使用する処理ステップを表す例示である。
図面全体において、同一の番号は同一の要素を示している。
好適実施例の説明
典型的な従来技術方法を第1A図乃至第1F図に表しており2貫通導体の位置に
おいて絶縁層の高さ乃至は深さにおいて著しい差が発生することを示している。
第1A図において、二酸化シリコンの薄膜12が半導体シリコン基板乃至はウェ
ハ1o上に付着されており、次いで分離マスクを使用して窒化シリコン層14が
付着されている。この実施例においては、−例として、二酸化シリコン膜12は
約500人の厚さであり、且つ窒化シリコン層14は約1゜200人の厚さであ
る。窒化シリコンをエツチングし、且つウェハにフィールド酸化を行なって、第
1B図に示した如く、約s、ooo乃至10層000人の範囲の厚さを持った二
酸化シリコンのフィールド酸化物領域16を形成する。約3,500人のポリシ
リコン層を付着し且つパターン形成して、シリコンウェハにおいてフィールド酸
化物領域16に隣接して拡散領域18を形成する。第1C図に示した如く2次い
で硼素−燐ガラス(BPSG)20を900乃至1,000℃の比較的高い温度
で付着させ、従って該ガラスは液化され且つフロー即ち流動して比較的滑らかな
表面を持った8、000乃至10,000人のガラス層を与える。
従来技術において通常行なわれており且つ第1D図に示した如く、約7,000
人の第1メタリゼーシヨン層M1を付着し且つエツチングして外部電気的リード
及び回路への接続の為の電気的に導電性のコンタクトを与える。M1層は、フィ
ールド酸化物領域16及び拡散領域18の両方の上方に重畳して構成される。金
属JiiM1を形成した後に、二酸化シリコンの低温度酸化物層(LTO)22
を、第1E図に示した如くに、低温及び低圧でのプラズマ放電によって、M1層
の上に付着させる6例えば、温度は約500±50”Cとすることが可能であり
、且つ圧力は1乃至25Torrの範囲とすることが可能である。LTO層22
に続いて、プラズマ付着窒化シリコンのオーバーコート24を付着させそれは表
面の変動を減少させるべく機能する。
約3,000人の表面粗さは、付着した窒化シリコンの各ミクロンに対して抑え
られ、従って窒化物層24は実質的に平坦となる。その後に、窒化物層の上のホ
トレジストを流動させることによってレジストコーティングを付与し且つ該ホト
レジストをエツチングして実質的に平担なトボロジイを得る。この従来方法によ
って達成される平坦化は、第1F図に図示した如く、拡散領域上方の上表面とメ
タリゼーション層との間の距離d2よりもフィールド酸化物領域上方のメタリゼ
ーション層M1からより短い距離d1にある上表面を持った構成体を提供する。
この高さの差異は。
4.000乃至7,000人の程度となる場合があり、それは過剰なエツチング
等の貫通導体用エツチング上の問題を発生させ、その結果爾後のメタリゼーショ
ン層の側壁のカバレッジ即ち被覆の程度が劣化する。
本発明に拠れば、第2A図乃至第2E図に示した如く。
メタリゼーション層の付着の前に、シリコン酸化物層26をCVDによって付着
させる。層26はフィールド酸化物領域16及び拡散領域18上方を延在する。
次いで、第2二酸化シリコン層28を、第1酸化物層26(又は1個のより厚い
層16+28)全体にCVDによって付着させる。
別法としては、絶縁層26及び28は、夫々、硼素−燐ガラス(B P S G
)及びプラズマ付着窒化シリコンによって形成することが可能である0層26及
び28が異なった物質から形成される場合には、エツチングを発光スペクトル分
析、質量スペクトル分析、又は終点モニター装置によって100人又はそれ以下
の距離へ制御することが可能であり、従ってエツチングを特定した終点で中止さ
せることが可能である。
層26及び28の付着の後に、ホトレジスト層30を付着させ且つ、第2B図に
示した如く、拡散領域18の貫通いてCVD付着層28をエッチバックしてピラ
ー即ち柱体状の形態を形成する。構成した柱体32の上表面は、第2C図に示し
た如く、絶縁層26の上表面と実質的に同一のレベル即ち高さである。この時点
において、第2D図に示した如く、2つのM縁層26及び28の上方にメタリゼ
ーション層M1を付着させる。金属層M1をエツチングした後に、絶縁性で犠牲
用の層34及び36を付着させ、且つウェハを平坦化エッチバック処理して、そ
の際に、第2E図に示した如く、絶縁層34及び36全体に延在する実質的に滑
らかな上表面を形成する。その後に、柱体32の下側に画定されているフィール
ド酸化物領域及び拡散領域と整合して特定した位置に貫通導体をエツチングする
。その後に、半導体構成体を、従来の如く、就中、オーバーコートの付着、電気
的リードの接続、及びパッケージングで処理する。
明らかな如く、絶縁層34及び36の上表面からフィールド酸化物領域16及び
拡散領域18の上方のメタリゼーション層M1への距離d1及びd2は実質的に
等しい、従って1M1層への全ての貫通導体エッチは該絶縁層の同一の厚さを貫
通する。その結果、1つの貫通導体位置において過剰エツチングで別の貫通導体
位置においてエツチング不足であることの蓋然性を最小として臨界的寸法の制御
を実現させている。ここに開示した半導体プロセスは、貫通導体を一層幅狭のも
のとすることを可能とし、メタリゼーション層、特に第2メタリゼーシヨン層の
側壁ステップカバレッジを改良している。エツチングされるべき貫通導体位置に
おいてメタリゼーション層を平坦化させる為に柱体を使用する貫通導体形成方法
のお陰で、プロセス制御は著しく改善され、その結果信頼性及びダイ歩留が改善
されている。更に、開放回路問題は実効的に減少されている0本発明の半導体プ
ロセスでは、標準的な半導体技術を使用し且つ回答新たな物質を必要とすること
はない。
FIG、 IA
FIG、 IC
口c、i。
FIG、 2A
口G、 28
FIG、 2D
口G、 2E
国際調査報告
Claims (7)
- 1.シリコンウエハ内に貫通導体を形成する方法において、 基板上にフィールド酸化物領域を形成し、前記基板上で前記フィールド酸化物領 域に隣接して拡散領域を形成し、 前記酸化物領域及び拡散領域上に延在させて絶縁物質を付着させ、 第1貫通導体位置において前記絶縁物質の柱体を構成し従って前記柱体の上表面 は第2貫通導体位置における前記絶縁物質の上表面と実質的に同一の高さにあり 、前記柱体を包含する前記絶縁物質上にメタリゼーション層を付着させ、 前記メタリゼーション層を平坦化させた絶縁体でコーティングし、 前記第1及び第2位置において貫通導体をエッチング形成する、 上記各ステップを有する方法。
- 2.請求の範囲第1項において、前記第1貫通導体位置は前記拡散領域の上方で あり且つ前記第2貫通導体位置は前記フィールド酸化物領域の上方である方法。
- 3.請求の範囲第1項において、前記付着した絶縁物質は異なった物質からなる 別々の層を有している方法。
- 4.請求の範囲第3項において、前記異なった物質は二酸化シリコン層と窒化シ リコン層とを有する方法。
- 5.請求の範囲第4項において、前記二酸化シリコンは約500Åの厚さであり 且つ前記窒化シリコンは約1,200Åの厚さである方法。
- 6.請求の範囲第1項において、前記絶縁物質は、各々が異なったドーピング濃 度を持った2つの二酸化シリコン層を有している方法。
- 7.特許請求の範囲第1項において、前記絶縁物質は硼素及び燐でドープしたガ ラスである方法。
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Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4824521A (en) * | 1987-04-01 | 1989-04-25 | Fairchild Semiconductor Corporation | Planarization of metal pillars on uneven substrates |
| US4839311A (en) * | 1987-08-14 | 1989-06-13 | National Semiconductor Corporation | Etch back detection |
| US4879257A (en) * | 1987-11-18 | 1989-11-07 | Lsi Logic Corporation | Planarization process |
| US5068711A (en) * | 1989-03-20 | 1991-11-26 | Fujitsu Limited | Semiconductor device having a planarized surface |
| JP2556138B2 (ja) * | 1989-06-30 | 1996-11-20 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5290396A (en) * | 1991-06-06 | 1994-03-01 | Lsi Logic Corporation | Trench planarization techniques |
| US5413966A (en) * | 1990-12-20 | 1995-05-09 | Lsi Logic Corporation | Shallow trench etch |
| KR920017227A (ko) * | 1991-02-05 | 1992-09-26 | 김광호 | 반도체장치의 층간콘택 구조 및 그 제조방법 |
| US5248625A (en) * | 1991-06-06 | 1993-09-28 | Lsi Logic Corporation | Techniques for forming isolation structures |
| US5252503A (en) * | 1991-06-06 | 1993-10-12 | Lsi Logic Corporation | Techniques for forming isolation structures |
| US5225358A (en) * | 1991-06-06 | 1993-07-06 | Lsi Logic Corporation | Method of forming late isolation with polishing |
| US5284804A (en) * | 1991-12-31 | 1994-02-08 | Texas Instruments Incorporated | Global planarization process |
| US5265378A (en) * | 1992-07-10 | 1993-11-30 | Lsi Logic Corporation | Detecting the endpoint of chem-mech polishing and resulting semiconductor device |
| US5268332A (en) * | 1992-11-12 | 1993-12-07 | At&T Bell Laboratories | Method of integrated circuit fabrication having planarized dielectrics |
| US5436411A (en) * | 1993-12-20 | 1995-07-25 | Lsi Logic Corporation | Fabrication of substrates for multi-chip modules |
| US5560802A (en) * | 1995-03-03 | 1996-10-01 | Texas Instruments Incorporated | Selective CMP of in-situ deposited multilayer films to enhance nonplanar step height reduction |
| US5861673A (en) * | 1995-11-16 | 1999-01-19 | Taiwan Semiconductor Manufacturing Company | Method for forming vias in multi-level integrated circuits, for use with multi-level metallizations |
| US7829400B2 (en) * | 2005-01-12 | 2010-11-09 | Sharp Kabushiki Kaisha | Semiconductor device fabrication method and semiconductor device |
| DE102005021769A1 (de) * | 2005-05-11 | 2006-11-23 | Sms Demag Ag | Verfahren und Vorrichtung zur gezielten Beeinflussung der Vorbandgeometrie in einem Vorgerüst |
| JP5259095B2 (ja) * | 2006-06-19 | 2013-08-07 | 新光電気工業株式会社 | 半導体装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3784424A (en) * | 1971-09-27 | 1974-01-08 | Gen Electric | Process for boron containing glasses useful with semiconductor devices |
| US4305760A (en) * | 1978-12-22 | 1981-12-15 | Ncr Corporation | Polysilicon-to-substrate contact processing |
| NL8004007A (nl) * | 1980-07-11 | 1982-02-01 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleider- inrichting. |
| US4451326A (en) * | 1983-09-07 | 1984-05-29 | Advanced Micro Devices, Inc. | Method for interconnecting metallic layers |
| US4635347A (en) * | 1985-03-29 | 1987-01-13 | Advanced Micro Devices, Inc. | Method of fabricating titanium silicide gate electrodes and interconnections |
-
1986
- 1986-06-19 US US06/876,019 patent/US4708770A/en not_active Expired - Lifetime
-
1987
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-
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- 1988-02-17 KR KR88700190A patent/KR960011933B1/ko not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
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| DE3783608D1 (de) | 1993-02-25 |
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| DE3783608T2 (de) | 1993-05-13 |
| EP0311627B1 (en) | 1993-01-13 |
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