JPH02244726A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は半導体装置に係り、特に半導体基板上に形成さ
れ、高速性に優れた半導体装置に関１する。

［従来の技術］ バイポーラトランジスタを高速で動作させるには、トラ
ンジスタの構造から発生する寄生素子を小さくするか、
ベース層を薄くすることが必要である。

この要求を満たすものとして、第４図（α）に示すよう
に横型にｎｐｎ構造を形成するものが開発されている。

しかし、従来製作されている横型バイポーラトランジス
タは、ベース層を不純物の熱拡散またはイオン注入によ
って形成しているため、ベース幅は１μｍ以上となって
しまい、電流増幅率や高周波特性が大きく劣化してしま
うという欠点があった。そこで、第４図（ｂ）のように
、絶縁基板上に一層ずつ形成していく方法が提案さ゛れ
た。（特開６２−１５５７５．９＞　　しかし、この構
造では、ベース電極フンタクト部（上面）を大きくとり
ペース外部抵抗を小さ（しようとすると、ベース電極コ
ンタク、ト用のペース引き出し部と図中左側のらレクタ
によって形成される寄生容量が大きくなってしまい、実
際にはトランジスタの動作速度を抑えてしまう。

また、絶縁基板上に形成する場合にはきれいな（トラッ
プが少なく、移動度が大きい）単結晶を形成するのは難
しく、高性能な（高速かつ電流増幅率の大きい）トラン
ジスタを作製することは著しく困難である。

［発明が解決しようとする課題］ しかし、ベース引出し部をコレクタ（またはエミッ”り
）上に形成するとコレクタ（またはエミッタ）・ベース
接合容量が大きくなってしまい、トランジスタの高速動
作を妨げてしまう。また、前記コレクタ（またはエミッ
タ）・ベース接合容量を小さくするためにベース引出し
部を短か（すると、ベース電極（または配線）とのコン
タクトを十分大きくとることができず、ベースの外部抵
抗が大きくなり、トランジスタの高速動作の妨げとなっ
てしまう。

［課題を解決するための手段］ 本発明の半導体装置は、 （１）　半導体基板内に存在する第一導電型を持つ第一
半導体領域と、前記第一半導体領域との接合を有する第
二導電型を持つ第二半導体とにおいて、前記第一半導体
と、前記第二半導体による電極引出し部との間に絶縁層
をはさむことを特徴とする。

（２）　請求項１において、前記第一半導体領域が半導
体層中もしくは半導体層上に存在することを特徴とする
。

［実施例］ 以下にその実施例に従って本発明を説明する。

第１図は本発明の半導体装置の概念図（縦断面図）であ
る。１０１は半導体基板から成るコレクタ、１０２はベ
ース及びベース引出し部、１０６はエミッタ、１０４及
び１０５は絶縁層である。

コレクタ１０１とベース引出し部（逆り字の水平部）と
の間に絶縁層１０４をはさむことによってコレクタとベ
ース引出し部によってできる寄生容量を大幅に低下させ
ることができる。従来は寄生容量が大きくなるためにベ
ース電極コンタクト面１０６（ベース引出し部上面）を
太き（とることができなかったが、絶縁層１０５をはさ
むことによって、従来よりもベース電極コンタクト面１
０６を太き（とれる。また、有効素子面積は膜厚ｔと素
子の幅ｔ（第１図の紙面に垂直方向）の積ｔＸｔで与え
られ、エミッタ１０３を薄膜で形成することから、膜厚
ｔを小さ（することによって有効素子面積を小さくする
ことができる。

また、１０１がエミッタで１０３をコレクタとしても良
い。

第２図は、ｎ型単結晶８１基板上に横型のｎｐｎ型バイ
ポーラトランジスタを作成した実施例である。ｎ型の単
結晶８１基板２０１を反応性イオンエツチングを行うこ
とによりエミッタ形成部を苅り、ステップを形成する。

次に、ＤＯバイアス中で０２−イオンを基板表面から垂
直に打ち込むことによって、側壁以外の部分ＫＳ　ｉ　
Ｏ，の絶縁膜２０４を形成していく。（第２図（ａ））
次に、ｐ型の単結晶Ｓ１をＭＪ３に法で５００大形成し
た後、フォトエッチ工程によって逆り字型のベース（垂
直部分）及びベース引出し部（水平部分）を形成する。

次に、５ｉｎ２の絶縁膜２０５を減圧ＱＶＤ法で形成し
た後、ベース引出し部の上方には残るように、ベース電
極面上には残らないようにフォトエッチ工程を行い、そ
の上にｎ型の多結晶Ｓ１膜を減圧ＯＶＤ法によって形成
する。（第２図（ｂ））次に、ｎ型の多結晶Ｓ１膜を、
ベース引出し部の上方には残らないように、ベース電極
面上には残るようにフォトエッチ工程を行い、エミッタ
２０３を形成する。さらに、５ｉｎ２膜を減圧ＯＶ’　
Ｄ法によって形成し、フォトエッチ工程によってコレク
タ、ベース、エミッタ電極フンタクト用の窓を開ける。

（第２図（Ｃ））第３図は、第２図の実施例にコレクタ
・ベース・エミッタの各電極を形成した完成図である。

第３図（α）は基板上方から見た図、（ｈ）は（α）の
ＡＡ’面の縦断面図である。

ここでは、ベース層をＭＢＥ法を用いた単結晶シリコン
で形成しているが、非単結晶シリコンを用いても良く、
形成方法は他にも減圧（または常圧）ＯＶＤ法、プラズ
マＯＶＤ法、スパッタ法等が考えられる。また、エミツ
タ層の材質や形成方法も上述のベース層と同様な種々の
ものが可能である。

接合形成前には希釈した弗酸等を用いて接合界面の酸化
物や有機物を除去してお（ことが望ましい。界面に不純
物が残った場合には界面準位が形成され、接合の電気的
特性が劣化してしまう。

ベース層となるｐ型の単結晶Ｓ１の膜厚は１０〜１ｏｏ
ｏｏｏＸで良く、半導体装置として要求される特性（高
速性、耐電圧性等）に合わせて決定される。

本発明を用いることによって基板上または絶縁層上に形
成されたｎ型半導体層中に高速なバイポーラトランジス
タ、を形成することができる。またｐ型半導体層中及び
ｐ型半導体層上のｎ型半導体領域を用いて形成するとき
も同様である。

以上、シリコンによるバイポーラトランジスタについて
実施例を述べて来たが、他にもゲルマニウム、セレン等
の元素半導体やガリウムヒ素、カドミウムセレン、イン
ジウムリン等の化合物半導体を用いても良い。また、エ
ミッタ・ベース・コレクタを全て同じバンドギャップの
半導体で形成。

する場合以外でも本発明を用いることができる。

特にワイドギャップエミッタを持つヘテロ接合トランジ
スタにおいては、ベースの不純物濃度を通常より高く設
定することができるので、ベース及びペース引出し部の
抵抗を低（することができ、ベース電極コンタクト部を
太き（とる本発明においては特に好ましい。

第４図は本発明を用いてダブルへテロ構造のＥＯＬ回路
を作製した実施例である。エミッタ及びコレクタに同じ
ワイドギャップ材料を用いたダブルへテロ構造のバイポ
ーラトランジスタ４個で成り立っている。第４図中にお
いて、４０１及び４０２はコレクタであり、４０３はエ
ミッタである４０４〜４０７はベースである。

また、本発明を用いたバイポーラトランジスタと０ＭＯ
３回路を組合せることによって、高性能なり１０ＭＯ８
回路を作製することもできる。

本発明の半導体装置は、ＬＥＤ　、半導体レーザ、フォ
トトランジスタ等と共に同一基板上に集積化した回路へ
の応用も可能である。もちろん基板に対して垂直方向へ
の集積化も可能である。

本発明の半導体装置は単結晶半導体（半導体基板）とベ
ース層との接合部を有する構造を成しているため、ベー
ス及びペース引出し部の形成方法として、プラズマＯＶ
Ｄ法によって形成した非単結晶半導体薄膜を、尋結晶半
導体（半導体基板）を種として固相成長させることによ
って単結晶化（又は大粒径多結晶化）を行なうことがで
きる。

この方法を用いると、特性のすぐれた（ベースの移動度
が大きい、又は欠陥の少ない）トランジスタを大面積に
おいて形成することが容易となる。

非単結晶膜の形成方法としては、プラズマＯＶＤ法の他
にも、スパッタ法、減圧ＯＶＤ法等が可能である。

［発明の効果コ 以上述べたように、本発明によれば、バイポーラトラン
ジスタにおいて、有効素子面積が小さ（、かつキャリア
のベース走行距離が短く、かつベース・コレクタ（また
はベース・エミッタ）間の寄生容量が小さく、かつベー
ス外部抵抗の小さい高速なトランジスタを実現すること
ができる。また、有効素子面積を膜厚で制御できるので
容易である。本発明では半導体基板上に形成できるので
キャリアの移動度の大きい、高性能なトランジスタを容
易に形成することができる。

【図面の簡単な説明】

第１図は本発明の概念図（縦断面図）。 第２図（ｏＬ）（ｂ）（Ｃ）は本発明を用いたｎｐｎ型
トランジスタの実施例を表わす工程断面図第３図（α）
（ｂ）は本願発明の完成したｎｐｎ型トランジスタの平
面図、断面図である。 第４図は本発明を用いたＦｉＯＬ回路の実施例を表わす
図。 第５図（α）（ｂ）は従来例を表わす図。 １０１．２０１・・・・・・コレクタ（半導体基板）１
０２．２０２・・・・・・ベース及びベース引出し部Ｉ
Ｏ３，２０３，４０３・・・・・・エミッタ１０４　、
、１０５・・・・・・絶縁層１０６・・・・・・ベース
電極コンタクト面２０４．２０５・・・・・・絶縁膜（
絶縁層）２０６・・・・・・コレクタ電極 ２０７・・・・・・ベース電極 ２０８・・・・・・エミッタ電極 ４０１．４０２・・・・・・コレクタ ４０４〜４０７・・・・・・ベース ５０１．５０４・・・・・・コレクタ ５０２．５０５・・・・・・ベース ５０３　、、５０６・・・・・・エミッタ以上 出願人　セイコーエプソン株式会社 代理人　弁理士　鈴木喜三部（他１名）第 ２図 ↓ （ａ） 第３図 （ｂ） 第３図 第４図 （ａ） 第５図

Claims (2)

【特許請求の範囲】
1. （１）半導体基板内に存在する第一導電型を持つ第一半
   導体領域と、前記第一半導体領域との接合を有する第二
   導電型を持つ第二半導体とにおいて、前記第一半導体領
   域と、前記第二半導体による電極引出し部との間に絶縁
   層をはさむことを特徴とする半導体装置。
2. （２）請求項１において、前記第一半導体領域が半導体
   層中もしくは半導体層上に存在することを特徴とする半
   導体装置。