JPH02244823A - Ａ／ｄ変換装置 - Google Patents
Ａ／ｄ変換装置Info
- Publication number
- JPH02244823A JPH02244823A JP6434189A JP6434189A JPH02244823A JP H02244823 A JPH02244823 A JP H02244823A JP 6434189 A JP6434189 A JP 6434189A JP 6434189 A JP6434189 A JP 6434189A JP H02244823 A JPH02244823 A JP H02244823A
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- Japan
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- voltage
- circuit
- output
- conversion
- output voltage
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、被計測信号としてアナログ信号を取り扱う
計測分野に関するものである。
計測分野に関するものである。
第２図は、従来の逐次比較型Ａ／Ｄ変ｍ装考であり１図
においてＳ！１ｉｊ被計測信号、（１）は被計測信号を
インピーダンス変換するバッファ回路、（２）は上記被
計測信号とＤ／Ａ変換回路（４（の信号を電圧比較する
電圧比較型コンパレータ、（３）は電圧比較型コンバレ
ー４（２）の信号を蓄積する逐次比較レジス４，７４）
は基準電圧発生回路、１５）は上記苓鵡電圧発生回路（
４）の電圧を入力し逐次比較レジスタ（３）のデータに
対応したアナログ電圧を発生させるＤ／Ａ変搗回路、（
６）は上紀装竜の動作のタイミングを１伸するタイミン
グ回路、ＤａはＡ／Ｄ変換値である。
においてＳ！１ｉｊ被計測信号、（１）は被計測信号を
インピーダンス変換するバッファ回路、（２）は上記被
計測信号とＤ／Ａ変換回路（４（の信号を電圧比較する
電圧比較型コンパレータ、（３）は電圧比較型コンバレ
ー４（２）の信号を蓄積する逐次比較レジス４，７４）
は基準電圧発生回路、１５）は上記苓鵡電圧発生回路（
４）の電圧を入力し逐次比較レジスタ（３）のデータに
対応したアナログ電圧を発生させるＤ／Ａ変搗回路、（
６）は上紀装竜の動作のタイミングを１伸するタイミン
グ回路、ＤａはＡ／Ｄ変換値である。
上記構成によるとＡ／Ｄ変換装置の計測範囲はＤ／Ａ変
換回路そのものの分解能によっての入装竜の分野能が快
定されるため計測範囲を拡大させるためにはより良い分
解能を有したＤ／Ａ変換回路が必要となり価格の増加を
招くという課題があった。
換回路そのものの分解能によっての入装竜の分野能が快
定されるため計測範囲を拡大させるためにはより良い分
解能を有したＤ／Ａ変換回路が必要となり価格の増加を
招くという課題があった。
この発明はかかる課題を解消するためになされたもので
、Ｄ／Ａ変櫓回路をｆ更することなく計測Ｑ弗を拡大で
きるＡ／Ｄ変換装・賃を得ることを目的とする。
、Ｄ／Ａ変櫓回路をｆ更することなく計測Ｑ弗を拡大で
きるＡ／Ｄ変換装・賃を得ることを目的とする。
この発明に備わるＡ／Ｄ変換装賃は、入力信号Ｓ５を第
二のコンパレータ及び第三のコンパレータによって電子
比較することによつ゛（ｈ／ｎ変換回路としての最上位
２ビツトの判定を行い、加算回路へのオフセット電圧を
供給するか否か割判している。
二のコンパレータ及び第三のコンパレータによって電子
比較することによつ゛（ｈ／ｎ変換回路としての最上位
２ビツトの判定を行い、加算回路へのオフセット電圧を
供給するか否か割判している。
このため１本俸（は従来の計測範囲に比べ３倍の計測範
囲を有することができる。
囲を有することができる。
この発明に係わるＡ ／ Ｄ変換製電は、入力信号ＢＳ
を第二の電圧比較コンパレータによって基準電圧発生回
路の出力１圧と比較すると共に、第三の電圧比較コンパ
レータによって苓Ｐ１電圧発生回路の出力電圧を増１幅
器にて増幅した結果と比較する。その結果がＡ／Ｄ変換
装竜としての４上位２ビットの判定となり、その結果を
タイミング回路へ入力する。その結果、仮に第二の電圧
比較コンパレータ及び第三の゛電圧比較コンパレータの
比較結果が上記基準電子発生回路の出力電圧を超ないと
判定した場合、上記第一のスイッチ回路を絶縁状態とし
上記基準電圧発生回路の出力１ｉｔｌＥを加算回路への
オフセット電圧として供給し々いよう上記第一のスイッ
チ回路を制倒し、従来のＡ／Ｄ変換を実施する。また、
第二の′電圧比較コンバレー〃比較結果のみが−Ｆ記基
準電圧発生回路の剛力電圧を超えたと判定した場合、上
記タイミング回路は上記第一のスイッチ回路を上記基準
電圧発生回路の出力電圧に選択し、上記基準電圧発生回
路の出力電圧を上記？７０篭回路へのオフセット電圧き
して供給する。したがって第一〇電圧比較コンパレータ
へはＤ／Ａ変準変格回路力電圧プラス上記基＠電子発生
回路の出力電圧をη０箆した上記加算回路出力が供給さ
れＡ／Ｄ変襖を実侑する。さらに第三の１圧比較コンパ
レータも超えたと判定した場合お上記タイミング回路は
−Ｆ記第−のスイッチ回路をゲイン２倍の増幅器出力電
圧に選択し、第一の電圧比較コンパレータへはＤ／Ａ変
換回路の出力礪王プラス上記増幅器用力電圧を加すした
上記加算回路出力が供給されＡ／Ｄｆ換を実施する。
を第二の電圧比較コンパレータによって基準電圧発生回
路の出力１圧と比較すると共に、第三の電圧比較コンパ
レータによって苓Ｐ１電圧発生回路の出力電圧を増１幅
器にて増幅した結果と比較する。その結果がＡ／Ｄ変換
装竜としての４上位２ビットの判定となり、その結果を
タイミング回路へ入力する。その結果、仮に第二の電圧
比較コンパレータ及び第三の゛電圧比較コンパレータの
比較結果が上記基準電子発生回路の出力電圧を超ないと
判定した場合、上記第一のスイッチ回路を絶縁状態とし
上記基準電圧発生回路の出力１ｉｔｌＥを加算回路への
オフセット電圧として供給し々いよう上記第一のスイッ
チ回路を制倒し、従来のＡ／Ｄ変換を実施する。また、
第二の′電圧比較コンバレー〃比較結果のみが−Ｆ記基
準電圧発生回路の剛力電圧を超えたと判定した場合、上
記タイミング回路は上記第一のスイッチ回路を上記基準
電圧発生回路の出力電圧に選択し、上記基準電圧発生回
路の出力電圧を上記？７０篭回路へのオフセット電圧き
して供給する。したがって第一〇電圧比較コンパレータ
へはＤ／Ａ変準変格回路力電圧プラス上記基＠電子発生
回路の出力電圧をη０箆した上記加算回路出力が供給さ
れＡ／Ｄ変襖を実侑する。さらに第三の１圧比較コンパ
レータも超えたと判定した場合お上記タイミング回路は
−Ｆ記第−のスイッチ回路をゲイン２倍の増幅器出力電
圧に選択し、第一の電圧比較コンパレータへはＤ／Ａ変
換回路の出力礪王プラス上記増幅器用力電圧を加すした
上記加算回路出力が供給されＡ／Ｄｆ換を実施する。
このことにより従来のＡ／Ｄ変換変換装出べ３倍の計測
範囲を有することができる。
範囲を有することができる。
第１図は、この発明の一実施例を示す構成図である。
図において、（ｌ）から１６）は−Ｆ記従来回路と全く
同一のものである。
同一のものである。
上記第一図において、外部から入力される波計側信号Ｓ
１１をバッファ回路（１）にてインビーターンス変換し
、第二の′電圧比較型コンパレータ（２ｂ）にて上記基
準電圧発生回路（４）の出力１圧を比較し結果をレジス
タ回路（７）へ出力するとともにタイミング回路＋６１
へ入力するつまた第三〇゛心圧比較型コンパレータ（２
Ｃ）にて上記基準１圧発生回路１４）の甲力をゲイン２
倍の増＠ ｉＭ ｔ８１にて増幅した電圧を比較した結
果もレジスタ回路（７）及びタイミング回路ｌ路ｆ６１
へ入力するつこの＠果が本ｔｉｔの最上位２ビットの判
定結果きなゆ、上記タイミング回路（６）でｊは第二の
１！王比較型コンパレータ（２ｂ）及び第三の電子、比
較型コンパＬ−・−タ（２Ｃ）の結果をもきてスイッチ
回路・９）へ制＠信号を出力する。例えば）：記第二の
電圧比較型コンパレータ（２ｂ）の比較時果。
１１をバッファ回路（１）にてインビーターンス変換し
、第二の′電圧比較型コンパレータ（２ｂ）にて上記基
準電圧発生回路（４）の出力１圧を比較し結果をレジス
タ回路（７）へ出力するとともにタイミング回路＋６１
へ入力するつまた第三〇゛心圧比較型コンパレータ（２
Ｃ）にて上記基準１圧発生回路１４）の甲力をゲイン２
倍の増＠ ｉＭ ｔ８１にて増幅した電圧を比較した結
果もレジスタ回路（７）及びタイミング回路ｌ路ｆ６１
へ入力するつこの＠果が本ｔｉｔの最上位２ビットの判
定結果きなゆ、上記タイミング回路（６）でｊは第二の
１！王比較型コンパレータ（２ｂ）及び第三の電子、比
較型コンパＬ−・−タ（２Ｃ）の結果をもきてスイッチ
回路・９）へ制＠信号を出力する。例えば）：記第二の
電圧比較型コンパレータ（２ｂ）の比較時果。
上記バッファ回路１１１の出力が上記基準イ圧発生回路
（４）の出力電圧よや小さいと判定した場合、上記タイ
ミング回路１６＋では上記スイッチ回路（９）をグラン
ド状態とするよう制葡し、上記＄準電圧発生回路（４）
の出力電圧を加算回路１田へ供給しない。
（４）の出力電圧よや小さいと判定した場合、上記タイ
ミング回路１６＋では上記スイッチ回路（９）をグラン
ド状態とするよう制葡し、上記＄準電圧発生回路（４）
の出力電圧を加算回路１田へ供給しない。
これにより上記加算回路ＩＩの出力電圧は、上記Ｄ／Ａ
変換回路（５）の出力電圧きなろうこのため、第一の電
圧比較型コンパレータ（２５）で上記加算回路（９）出
カイ圧と電圧比較することにより逐次比較型Ａ／Ｄ変換
を行い、その結果は逐次比較レジスタ（３）に得ること
ができる。
変換回路（５）の出力電圧きなろうこのため、第一の電
圧比較型コンパレータ（２５）で上記加算回路（９）出
カイ圧と電圧比較することにより逐次比較型Ａ／Ｄ変換
を行い、その結果は逐次比較レジスタ（３）に得ること
ができる。
上記逐次比較レジスタ（３）の結果は、上記レジスタ回
路（７１へ先の上記第二の電圧比較型コンパレータ（２
ｂ）及び第三の（圧比較型コンバレー４ （２ｃ）の結
果とともに蓄積・出力しＡ ／ Ｄ変換データＤＢとす
る。
路（７１へ先の上記第二の電圧比較型コンパレータ（２
ｂ）及び第三の（圧比較型コンバレー４ （２ｃ）の結
果とともに蓄積・出力しＡ ／ Ｄ変換データＤＢとす
る。
以上の動作により従来のＡ／Ｄ変４ｆＩ結果を得る事が
できる。
できる。
また、上記第二の電圧比較型コンパレータ（２ｂ）の比
較枯果、上記バッファ回路ｆｌ）の出力が上記基準電圧
発生回路（４（の出力電圧よ妙大きいと判定した場合、
上記タイミング回路（６）では上記スイッチ回路（９）
を上記苓帛（圧発生回路（４）の出力１ｆＦＥが導通状
態とするよう開−し、上記基準電圧発生「引ド（４）の
出力填圧を上記１１１［回路ｉＩＧへ＠給する、１？：
れにより上記加算回路な１の出力電圧は、上記基準電圧
発生回路１４）の出力電圧と上記Ｄ／Ａ変換回路（５）
の出力電圧の１７０１［された電圧となる。さらに第一
・の電圧比ＩＩ９型コンパレータ（２ｇ）で上紀和″Ｉ
ＥｆＪＩＢｉｌＱ出力電圧さ１圧比較することにより逐
次比較型Ａ／Ｄ変換を行い、その結果は逐次比較レジス
タ（３）に得るこきができる。
較枯果、上記バッファ回路ｆｌ）の出力が上記基準電圧
発生回路（４（の出力電圧よ妙大きいと判定した場合、
上記タイミング回路（６）では上記スイッチ回路（９）
を上記苓帛（圧発生回路（４）の出力１ｆＦＥが導通状
態とするよう開−し、上記基準電圧発生「引ド（４）の
出力填圧を上記１１１［回路ｉＩＧへ＠給する、１？：
れにより上記加算回路な１の出力電圧は、上記基準電圧
発生回路１４）の出力電圧と上記Ｄ／Ａ変換回路（５）
の出力電圧の１７０１［された電圧となる。さらに第一
・の電圧比ＩＩ９型コンパレータ（２ｇ）で上紀和″Ｉ
ＥｆＪＩＢｉｌＱ出力電圧さ１圧比較することにより逐
次比較型Ａ／Ｄ変換を行い、その結果は逐次比較レジス
タ（３）に得るこきができる。
上記逐次比較レジスタ（３）の結果は、上記レジスタ回
路（７）へ先の上記第二の直圧比較型コンパレータ（２
ｂ）及び第三の電圧比較型コンパレータ（２Ｃ）の結果
とともに＃潰・出力しＡ／Ｄ変神データＤちとする。
路（７）へ先の上記第二の直圧比較型コンパレータ（２
ｂ）及び第三の電圧比較型コンパレータ（２Ｃ）の結果
とともに＃潰・出力しＡ／Ｄ変神データＤちとする。
以上の動作により、従来のＡ／Ｄ変換結果に比べ２倍の
計測範囲を得る事ができる。
計測範囲を得る事ができる。
ま九、上記第三の電圧比較型コンパレータ（１Ｃ）の比
較結果１上記バッファ回路（１）の出力が上記増幅器（
８）の出力電圧より大きいと判定した場合、上記タイミ
ング回路１６）では上記スイッチ回路（９）を上記ｆ：
ｌｉ！幅器；８）の出力電圧が導通状態とするよう制倒
し１．上記増ｌｌ＠器（８）の出力１１！圧を上記？＋
１１１［回路Ｉｌｌへ供給する。これによシ上記加簀回
路ａαの出力填圧は、１１１１１幅器（８）の出力電圧
と上記Ｄ／Ａ変換１可路（５）の出力電圧のη０算され
た電圧となる。さらに第一の電圧比較型コンパレータ（
２ａ） でｉ Ｎ：１貴。
較結果１上記バッファ回路（１）の出力が上記増幅器（
８）の出力電圧より大きいと判定した場合、上記タイミ
ング回路１６）では上記スイッチ回路（９）を上記ｆ：
ｌｉ！幅器；８）の出力電圧が導通状態とするよう制倒
し１．上記増ｌｌ＠器（８）の出力１１！圧を上記？＋
１１１［回路Ｉｌｌへ供給する。これによシ上記加簀回
路ａαの出力填圧は、１１１１１幅器（８）の出力電圧
と上記Ｄ／Ａ変換１可路（５）の出力電圧のη０算され
た電圧となる。さらに第一の電圧比較型コンパレータ（
２ａ） でｉ Ｎ：１貴。
回路１１１１出力電圧と！圧比較することにより逐次比
較型Ａ／Ｄｆ換を行い、その結果は逐次比較レジスタ（
３）に得ることができる。
較型Ａ／Ｄｆ換を行い、その結果は逐次比較レジスタ（
３）に得ることができる。
上記逐次比較レジスタ（３）の結果は、上記レジスタ回
路（７）へ先の上記第二の電圧比較型コンパシ・・−タ
（２ｂ）及び第三の電圧比較型コンパレータ（２Ｃ）の
結果ときもに蓄積・出力しＡ／Ｄ変換変換データ上９る
。
路（７）へ先の上記第二の電圧比較型コンパシ・・−タ
（２ｂ）及び第三の電圧比較型コンパレータ（２Ｃ）の
結果ときもに蓄積・出力しＡ／Ｄ変換変換データ上９る
。
以上の・動作によハ、従来のＡ／Ｄｆ換結果に比べ３倍
の計測範囲を得る事ができる。
の計測範囲を得る事ができる。
以上のように、この発明によれば第二の電圧比較型コン
パレータ及び第三の１圧比較型コンパレータにより基ｍ
ｉ圧発生回路の電圧およびその２倍の電圧を比較するこ
とにより１本俸電の号１位２ビットを判定し加算回路へ
のオフセットＭ″＋：としている。
パレータ及び第三の１圧比較型コンパレータにより基ｍ
ｉ圧発生回路の電圧およびその２倍の電圧を比較するこ
とにより１本俸電の号１位２ビットを判定し加算回路へ
のオフセットＭ″＋：としている。
この操作によゆ従来のＡ ／’ Ｄ変換装・竜に比べ３
倍の計測範囲を有することができるっ
倍の計測範囲を有することができるっ
第１図はこの発明の一実施例を示す装置の構成１図、第
２１っは従来の装置【を示す構成１ｇである。ｖ４にお
いて（＋）はバッフアロ路、 （２！ｌ） は第一〇
′′圧比較型コンパレータ、 （２ｂ） は第二〇
′笥正圧比較型コンハレー＊、 （２ｃ） ｈ第Ｈの
電圧比較型コンパレータ、（３）は逐次比較レジスタ、
１４）は基ｆｆ１ｉ！圧発生回路、（５）はＤ／Ａｆ換
回路、 ｉ６）はタイミング回路、（７）はレジスタ回
路、（８）は増幅器、１９）はスイッチ回路、！１１は
ｍｘｒａ路である。 なお１図中同一符号は同一または相当部分を丞すつ
２１っは従来の装置【を示す構成１ｇである。ｖ４にお
いて（＋）はバッフアロ路、 （２！ｌ） は第一〇
′′圧比較型コンパレータ、 （２ｂ） は第二〇
′笥正圧比較型コンハレー＊、 （２ｃ） ｈ第Ｈの
電圧比較型コンパレータ、（３）は逐次比較レジスタ、
１４）は基ｆｆ１ｉ！圧発生回路、（５）はＤ／Ａｆ換
回路、 ｉ６）はタイミング回路、（７）はレジスタ回
路、（８）は増幅器、１９）はスイッチ回路、！１１は
ｍｘｒａ路である。 なお１図中同一符号は同一または相当部分を丞すつ
Claims (1)
- 外部より与えられる被計測信号をインピーダンス変換す
るバッファ回路と、上記バッファ回路出力電圧とＤ／Ａ
変換回路出力電圧とを電圧比較する第一の電圧比較型コ
ンパレータと、上記第一の電圧比較型コンパレータの比
較結果を入力するとともにタイミング回路によつて動作
速度を制御される逐次比較レジスタと、上記逐次比較レ
ジスタの出力をアナログ電圧に変換するＤ／Ａ変換回路
と、上記Ｄ／Ａ変換回路に基準電圧を供給する基準電圧
発生回路とから構成されるＡ／Ｄ変換装置において、上
記基準電圧発生回路出力電圧と項記バッファ回路出力と
を電圧比較する第二の電圧比較型コンパレータと、上記
基準電圧発生回路の出力電圧を増幅器により増幅した後
上記バッファ回路出力とを電圧比較する第三の電圧比較
型コンパレータと、上記Ｄ／Ａ変換回路出力電圧と増幅
器出力電圧を上記タイミング回路により選択する第一の
スイッチ回路と、上記第一のスイッチ回路により選択さ
れた出力と上記Ｄ／Ａ変換回路出力電圧とを電圧加算す
る加算回路とを備えたことを特徴とするＡ／Ｄ変換装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6434189A JPH02244823A (ja) | 1989-03-16 | 1989-03-16 | Ａ／ｄ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6434189A JPH02244823A (ja) | 1989-03-16 | 1989-03-16 | Ａ／ｄ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02244823A true JPH02244823A (ja) | 1990-09-28 |
Family
ID=13255446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6434189A Pending JPH02244823A (ja) | 1989-03-16 | 1989-03-16 | Ａ／ｄ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02244823A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8957804B2 (en) | 2012-10-30 | 2015-02-17 | Asahi Kasei Microdevices Corporation | Successive approximation A/D converter |
-
1989
- 1989-03-16 JP JP6434189A patent/JPH02244823A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8957804B2 (en) | 2012-10-30 | 2015-02-17 | Asahi Kasei Microdevices Corporation | Successive approximation A/D converter |
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