JPH02245846A - メモリプロテクト回路 - Google Patents
メモリプロテクト回路Info
- Publication number
- JPH02245846A JPH02245846A JP1066054A JP6605489A JPH02245846A JP H02245846 A JPH02245846 A JP H02245846A JP 1066054 A JP1066054 A JP 1066054A JP 6605489 A JP6605489 A JP 6605489A JP H02245846 A JPH02245846 A JP H02245846A
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- Japan
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- write
- memory
- gate
- flag
- memory block
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概 要］
データをストアするメモリが複数のメモリブロックに分
割されていて、各該メモリブロック対応に書込み許可を
示すフラグが、書込み指示の発生毎にセットされる複数
のレジスタブロックと、前記フラグがセットされていて
、かつ、前記書込み指示があったときに対応の前記メモ
リブロックに前記データの書込みを許可する書込み許可
ゲートとからなるメモリプロテクト回路に関し、ソフト
ウェア障害、例えばバグが発生した場合に、誤ってメモ
リブロック内のデータが書き換えられてしまう事態を最
少限に止め得るメモリプロテクト回路を提供することを
目的とし、書込み検出ゲートを各前記メモリブロックな
らびにレジスタブロック対応に設け、該書込み検出ゲー
トは、前記書込み指示があったこと、および当該メモリ
ブロックが該書込み指示のもとで、選択されていないこ
との２条件を入力として当該レジスタブロック内の前記
フラグをリセットするようにし、さらに好ましくは、前
記書込み検出ゲートの出力にバッファ手段を設け、前記
２条件が複数回連続して成立したときに前記レジスタブ
ロック内の前記フラグをリセットするように構成する。
割されていて、各該メモリブロック対応に書込み許可を
示すフラグが、書込み指示の発生毎にセットされる複数
のレジスタブロックと、前記フラグがセットされていて
、かつ、前記書込み指示があったときに対応の前記メモ
リブロックに前記データの書込みを許可する書込み許可
ゲートとからなるメモリプロテクト回路に関し、ソフト
ウェア障害、例えばバグが発生した場合に、誤ってメモ
リブロック内のデータが書き換えられてしまう事態を最
少限に止め得るメモリプロテクト回路を提供することを
目的とし、書込み検出ゲートを各前記メモリブロックな
らびにレジスタブロック対応に設け、該書込み検出ゲー
トは、前記書込み指示があったこと、および当該メモリ
ブロックが該書込み指示のもとで、選択されていないこ
との２条件を入力として当該レジスタブロック内の前記
フラグをリセットするようにし、さらに好ましくは、前
記書込み検出ゲートの出力にバッファ手段を設け、前記
２条件が複数回連続して成立したときに前記レジスタブ
ロック内の前記フラグをリセットするように構成する。
本発明は、データをストアするメモリが複数のメモリブ
ロックに分割されていて、各該メモリブロック対応に書
込み許可を示すフラグが、書込み指示の発生毎にセット
される複数のレジスタブロックと、前記フラグがセット
されていて、かつ、前記書込み指示があったときに対応
の前記メモリブロックに前記データの書込みを許可する
書込み許可ゲートとからなるメモリプロテクト回路に関
する。
ロックに分割されていて、各該メモリブロック対応に書
込み許可を示すフラグが、書込み指示の発生毎にセット
される複数のレジスタブロックと、前記フラグがセット
されていて、かつ、前記書込み指示があったときに対応
の前記メモリブロックに前記データの書込みを許可する
書込み許可ゲートとからなるメモリプロテクト回路に関
する。
メモリ保護の観点から、書込み許可が与えられている条
件下でのみ、データの書込みを可能にすることが一般に
行われており、そのためにメモリプロテクト回路が用い
られている。この場合、メモリ、例えば主記憶装置全体
を一括してプロテクト制御するのではなく、メモリ内を
予め複数のメモリブロックに分割しておき、各メモリブ
ロック単位でプロテクト制御を行うのが普通である。つ
まり重要な情報の格納されているエリアと、そうでない
エリアとになるべく細分化し、効率の良いプロテクトを
かけるようにしている。
件下でのみ、データの書込みを可能にすることが一般に
行われており、そのためにメモリプロテクト回路が用い
られている。この場合、メモリ、例えば主記憶装置全体
を一括してプロテクト制御するのではなく、メモリ内を
予め複数のメモリブロックに分割しておき、各メモリブ
ロック単位でプロテクト制御を行うのが普通である。つ
まり重要な情報の格納されているエリアと、そうでない
エリアとになるべく細分化し、効率の良いプロテクトを
かけるようにしている。
第４図は従来のメモリプロテクト回路の構成を示す図で
ある。本図において１１はデータＤをストアするメモリ
であり、メモリ１１は複数のメモリブロック１２、すな
わちＭＢ、、、 ＭＢ、、・・・ＭＢｏに分割されてい
る。このメモリブロック１２の内容が誤って書き換えら
れることのないようにメモリプロテクト回路が形成され
るが、これは図中、書込み許可レジスタ１３と、書込み
許可ゲート（ＡＮＤゲート）１５とから構成され、書込
み許可レジスタ１３は、各メモリブロック１２対応のレ
ジスタブロック１４、すなわちＲＢ、ｌ・・・ＲＢ 。
ある。本図において１１はデータＤをストアするメモリ
であり、メモリ１１は複数のメモリブロック１２、すな
わちＭＢ、、、 ＭＢ、、・・・ＭＢｏに分割されてい
る。このメモリブロック１２の内容が誤って書き換えら
れることのないようにメモリプロテクト回路が形成され
るが、これは図中、書込み許可レジスタ１３と、書込み
許可ゲート（ＡＮＤゲート）１５とから構成され、書込
み許可レジスタ１３は、各メモリブロック１２対応のレ
ジスタブロック１４、すなわちＲＢ、ｌ・・・ＲＢ 。
からなる。これらレジスタブロック１４には、中央処理
装置（図示せず）からの、書込み許可を示すフラグＦが
セットされる。フラグＦがセットされていて、かつ、該
中央処理装置からの書込み指示ＷＣがあったときに対応
のメモリブロック１２にデータＤの書込みを許可する書
込み許可ゲート１５が設けられる。
装置（図示せず）からの、書込み許可を示すフラグＦが
セットされる。フラグＦがセットされていて、かつ、該
中央処理装置からの書込み指示ＷＣがあったときに対応
のメモリブロック１２にデータＤの書込みを許可する書
込み許可ゲート１５が設けられる。
ある１つのソフトウェアのもとで一連のプログラムが実
行されメモリ１１に対しデータＤの書込みまたは読出し
が行われる。しかし実際には、そのソフトウェアのもと
での一連のプログラムを実行している途中で、処理がさ
らに上位のソフトウェアに移行することがある。
行されメモリ１１に対しデータＤの書込みまたは読出し
が行われる。しかし実際には、そのソフトウェアのもと
での一連のプログラムを実行している途中で、処理がさ
らに上位のソフトウェアに移行することがある。
仮に初めのソフトウェアのもとで、中央処理装置からの
アドレスＡＤを受けてメモリブロック１２、例えばＭ
Ｂ ｏにデータＤの書込み要求があり、対応するレジス
タブロックＲＢ、にフラグＦ（“ビ）がセットされたと
する。この状態で上述した上位のソフトウェアに移行し
たとすると、メモリブロックＭＢ、はこの上位のソフト
ウェアに対しても書込み可能な状態に置かれたままであ
る。
アドレスＡＤを受けてメモリブロック１２、例えばＭ
Ｂ ｏにデータＤの書込み要求があり、対応するレジス
タブロックＲＢ、にフラグＦ（“ビ）がセットされたと
する。この状態で上述した上位のソフトウェアに移行し
たとすると、メモリブロックＭＢ、はこの上位のソフト
ウェアに対しても書込み可能な状態に置かれたままであ
る。
なぜなら、その上位のソフトウェアへ移行する直前に対
応するレジスタブロックＲＢ、にフラグＦがセットされ
ているからである。この場合、上位のソフトウェアが正
常にプログラムを実行しているならば何も問題はない。
応するレジスタブロックＲＢ、にフラグＦがセットされ
ているからである。この場合、上位のソフトウェアが正
常にプログラムを実行しているならば何も問題はない。
ところが、しばしばプログラム障害、例えばバグが発生
すると、誤ってメモリブロックＭＢ、にデータＤを書込
んでしまうことがある。このデータＤは本来メモリブロ
ックＭＢ、に書込むべきデータではなく、正常な処理が
できなくなるという問題がある。なお、誤書込みはＡＮ
Ｄゲート１６で検出され、プロテクト違反Ｐｖとして中
央処理装置に通知される。
すると、誤ってメモリブロックＭＢ、にデータＤを書込
んでしまうことがある。このデータＤは本来メモリブロ
ックＭＢ、に書込むべきデータではなく、正常な処理が
できなくなるという問題がある。なお、誤書込みはＡＮ
Ｄゲート１６で検出され、プロテクト違反Ｐｖとして中
央処理装置に通知される。
本発明は上記問題点に鑑み、ソフトウェア障害、例えば
バグが発生した場合に、誤ってメモリブロック内のデー
タが書き換えられてしまう事態を最少比に止め得るメモ
リプロテクト回路を提供することを目的とするものであ
る。
バグが発生した場合に、誤ってメモリブロック内のデー
タが書き換えられてしまう事態を最少比に止め得るメモ
リプロテクト回路を提供することを目的とするものであ
る。
第１Ａ図は本発明に係るメモリプロテクト回路の原理構
成図である。なお全図を通じて同様の構成要素には同一
の参照番号または記号を付して示す。したがって、書込
み検出ゲート２１が新たに導入された構成要素である。
成図である。なお全図を通じて同様の構成要素には同一
の参照番号または記号を付して示す。したがって、書込
み検出ゲート２１が新たに導入された構成要素である。
この書込み検出ゲート２１は、各メモリブロック１２な
らびにレジスタプロ・ンク１４対応に設けられており、
図では一例としてメモリブロックＭＢ、ならびにレジス
タブロックＲＢ、に対応する書込み検出ゲート２１を描
いている。
らびにレジスタプロ・ンク１４対応に設けられており、
図では一例としてメモリブロックＭＢ、ならびにレジス
タブロックＲＢ、に対応する書込み検出ゲート２１を描
いている。
書込み検出ゲート２１は例えばＡＮＤゲートからなり、
書込み指示ＷＣとメモリブロック選択信号ＳＥＬとを入
力とする。この信号ＳＥＬは従来からもともと存在する
。このＡＮＤゲート（２１）が開となるのは、書込み指
示ＷＣがあったこと、およびメモリブロック（ＭＢ、）
が当該書込み指示ＷＣのもとで選択されていないこと（
メモリブロック選択信号ＳＥＬが供給されていないこと
）の２条件が成立したときである。この２条件が成立す
るとＡＮＤゲート （２１）の出力によって当該レジス
タブロック１４内にセットされていたフラグＦはリセッ
トされる。つまり、書込み許可ゲート１５を閉にする。
書込み指示ＷＣとメモリブロック選択信号ＳＥＬとを入
力とする。この信号ＳＥＬは従来からもともと存在する
。このＡＮＤゲート（２１）が開となるのは、書込み指
示ＷＣがあったこと、およびメモリブロック（ＭＢ、）
が当該書込み指示ＷＣのもとで選択されていないこと（
メモリブロック選択信号ＳＥＬが供給されていないこと
）の２条件が成立したときである。この２条件が成立す
るとＡＮＤゲート （２１）の出力によって当該レジス
タブロック１４内にセットされていたフラグＦはリセッ
トされる。つまり、書込み許可ゲート１５を閉にする。
第１Ｂ図は本発明に係るメモリプロテクト回路の別の原
理構成図である。第１Ａ図と異なるのはバッファ手段３
１がさらに付加されたことである。
理構成図である。第１Ａ図と異なるのはバッファ手段３
１がさらに付加されたことである。
このバッファ手段３１は、既述した２条件が複数回（例
えば３回）連続して成立したら初めてレジスタブロック
ＲＢ ｏのフラグＦをリセットするためのものであり、
例えばカウンタによって実現できる。
えば３回）連続して成立したら初めてレジスタブロック
ＲＢ ｏのフラグＦをリセットするためのものであり、
例えばカウンタによって実現できる。
第２図は一般的なソフトウェアシーケンスを示す図であ
り、横軸は時間である。この第２図によって本発明の着
想が明らかとなる。ソフトウェアシーケンスは読出しく
Ｒｅａｄ） と書込み（Ｗｒｉｔｅ）の一連の動作で
あり、図中Ｒｅａｄ以外はｗｒｉｔｅである。
り、横軸は時間である。この第２図によって本発明の着
想が明らかとなる。ソフトウェアシーケンスは読出しく
Ｒｅａｄ） と書込み（Ｗｒｉｔｅ）の一連の動作で
あり、図中Ｒｅａｄ以外はｗｒｉｔｅである。
ある１つのメモリブロック１２についてみると、その書
込み（Ｗｒｉｔｅ）が入るとき、まず書込み許可レジス
タ１３にフラグＦがセットされる。そうすると通常の場
合であれば一定時間内に連続してデータＤの書込み（Ｗ
ｒｉｔｅ）が当該メモリブロック１２に対してなされる
。つまりＦのあとには必ずＷｒｉｔｅが続くのである。
込み（Ｗｒｉｔｅ）が入るとき、まず書込み許可レジス
タ１３にフラグＦがセットされる。そうすると通常の場
合であれば一定時間内に連続してデータＤの書込み（Ｗ
ｒｉｔｅ）が当該メモリブロック１２に対してなされる
。つまりＦのあとには必ずＷｒｉｔｅが続くのである。
ここでフラグＦをセットした後、仮に時刻ｔで既述した
上位のソフトウェアに移行したとすれば、そしてこの上
位のソフトウェアに障害が発生したとすれば、誤書込み
の可能性が生ずる。そこで早々にフラグＦをリセットし
なければならない。
上位のソフトウェアに移行したとすれば、そしてこの上
位のソフトウェアに障害が発生したとすれば、誤書込み
の可能性が生ずる。そこで早々にフラグＦをリセットし
なければならない。
フラグＦをリセットする条件として当該フラグＦがセッ
トされていながら次に−ｒｉｔｅが来ない場合である。
トされていながら次に−ｒｉｔｅが来ない場合である。
ｗｒｉｔｅが来ないとは、書込み指示ＷＣが出ていなが
ら当該メモリブロックへの選択信号ＳＥＬが発生してい
ないこと（丁τ丁）を意味する。フラグＦがあって信号
ＳＥＬがないという２条件が１回でも成立すれば、当該
レジスタブロック１４のフラグＦをリセットするように
したのが第１Ａ図のメモリプロテクト回路である。この
場合は即座にプロテクト違反（ＰＶ）となるから、中央
処理装置は改めてソフトウェアを起動することになる。
ら当該メモリブロックへの選択信号ＳＥＬが発生してい
ないこと（丁τ丁）を意味する。フラグＦがあって信号
ＳＥＬがないという２条件が１回でも成立すれば、当該
レジスタブロック１４のフラグＦをリセットするように
したのが第１Ａ図のメモリプロテクト回路である。この
場合は即座にプロテクト違反（ＰＶ）となるから、中央
処理装置は改めてソフトウェアを起動することになる。
ソフトウェアの頻繁な起動は非能率であるから、複数回
連続して当該メモリブロック１２にＷｒｉｔｅがないこ
とを確認してフラグＦをリセットするようにしたのが第
１Ｂ図のメモリプロテクト回路である。バッファ手段３
１は、書込み指示ＷＣが当該メモリブロック以外のメモ
リブロックに複数回与えられたことを計数してから当該
レジスタブロック１４のフラグＦをリセットするものと
する。
連続して当該メモリブロック１２にＷｒｉｔｅがないこ
とを確認してフラグＦをリセットするようにしたのが第
１Ｂ図のメモリプロテクト回路である。バッファ手段３
１は、書込み指示ＷＣが当該メモリブロック以外のメモ
リブロックに複数回与えられたことを計数してから当該
レジスタブロック１４のフラグＦをリセットするものと
する。
第３図は本発明の一実施例を示す回路図であり、第１Ｂ
図のメモリプロテクト回路についての実施例を示す。第
３図の構成からカウンタを除去すれば第１Ａ図のメモリ
プロテクト回路になる。第３図において、−点鎖線の枠
４１は１つのメモリブロック系（ＭＢ）、例えばＭＢ、
に属する回路系を示す。その中にはメモリブロックＭＢ
、 、レジスタブロックＲＢ、の他にメモリプロテクト
回路（１５、２１、３１）が含まれている。
図のメモリプロテクト回路についての実施例を示す。第
３図の構成からカウンタを除去すれば第１Ａ図のメモリ
プロテクト回路になる。第３図において、−点鎖線の枠
４１は１つのメモリブロック系（ＭＢ）、例えばＭＢ、
に属する回路系を示す。その中にはメモリブロックＭＢ
、 、レジスタブロックＲＢ、の他にメモリプロテクト
回路（１５、２１、３１）が含まれている。
レジスタブロック１４（例によればＲＢ、）はフリップ
フロップ（ＦＦ） ４３で構成され、そのセット入力Ｓ
にはフラグＦを受信する。したがってＦＦ４３のＱ出力
は“ｌ １１となり、書込み許可ゲート（ＡＮＤゲート
）１５は、書込み指示ＷＣが入力されれば直ちに開とな
り、メモリブロックＭＢ。
フロップ（ＦＦ） ４３で構成され、そのセット入力Ｓ
にはフラグＦを受信する。したがってＦＦ４３のＱ出力
は“ｌ １１となり、書込み許可ゲート（ＡＮＤゲート
）１５は、書込み指示ＷＣが入力されれば直ちに開とな
り、メモリブロックＭＢ。
を書込み可能状態にする。ここで書込み指示ＷＣが入力
されると、メモリブロックＭＢ、は書込み可能状態にな
るが、メモリブロック選択信号５ＥＬＯが“１′になら
ない限り、実際にはデータの書込みがなされない。なお
、メモリブロック選択信号ＳＥＬ、 、 ＳＥＬい
、・・・５ＥＬｏは、アドレスＡＤを受信するアドレス
デコーダ４５によって択一的に“１”となる。またアド
レスＡＤの下位ビットにはアドレスａｄを含み、メモリ
ブロックＭＢ、がＳＥＬ、によって選択されたときは、
そのＭＢ、内の特定のメモリエリアがそのアドレスａｄ
によって指定される。
されると、メモリブロックＭＢ、は書込み可能状態にな
るが、メモリブロック選択信号５ＥＬＯが“１′になら
ない限り、実際にはデータの書込みがなされない。なお
、メモリブロック選択信号ＳＥＬ、 、 ＳＥＬい
、・・・５ＥＬｏは、アドレスＡＤを受信するアドレス
デコーダ４５によって択一的に“１”となる。またアド
レスＡＤの下位ビットにはアドレスａｄを含み、メモリ
ブロックＭＢ、がＳＥＬ、によって選択されたときは、
そのＭＢ、内の特定のメモリエリアがそのアドレスａｄ
によって指定される。
書込み指示ＷＣがあって、フラグＦがセットされて、か
つ、メモリブロック選択信号ＳＥＬ、が１′になれば、
本来のデータの書込みがメモリブロックＭ Ｂ ｏに対
してなされる。しかし、書込み指示ＷＣがあって、フラ
グＦがセットされたが、既述した上位ソフトウェアへの
移行があると（第２図の時刻ｔ）、メモリブロック選択
信号ＳＥＬ。
つ、メモリブロック選択信号ＳＥＬ、が１′になれば、
本来のデータの書込みがメモリブロックＭ Ｂ ｏに対
してなされる。しかし、書込み指示ＷＣがあって、フラ
グＦがセットされたが、既述した上位ソフトウェアへの
移行があると（第２図の時刻ｔ）、メモリブロック選択
信号ＳＥＬ。
は“０゛のままである。もしここでその上位ソフトウェ
アのもとで誤ってＳＥＬ、が“ｌ”にされれば、データ
の書込みはなされてしまうので、早目にフラグＦをリセ
ットしておく。
アのもとで誤ってＳＥＬ、が“ｌ”にされれば、データ
の書込みはなされてしまうので、早目にフラグＦをリセ
ットしておく。
そこでフラグＦをセットした後、メモリブロック選択信
号ＳＥＬ、が“１″にならなければ（ＳＥＬ＠＝“０”
）、書込み検出ゲート２１をなすＡＮＤゲート４２を、
書込み指示ＷＣ（＝“１′）によって開とする。ＡＮＤ
ゲート４２の出力は、バッファ手段３１をなすカウンタ
４４のイネーブル端子ＥＮに印加され、カウンタ４４を
カウント可能状態にする。その後引き続いて、既述した
上位のソフトウェアのもとで出力される書込み指示ＷＣ
をカウンタ４４のクロックＣＫ入力に印加し、書込み指
示ＷＣ（＝“１”）の発生回数を計数する。例えばカウ
ンタ４４が計数値３まで計数するものとすれば、４回目
の書込み指示ＷＣの発生によってカウンタ４４はオーバ
ーフローし、ＦＦ４３のリセット入力Ｒにリセット信号
を印加する。ここにＦＦ４３にセットされていたフラグ
Ｆはリセットされ、その後もし誤って選択信号ＳＥＬ、
が“１”にされたとしても、メモリブロックＭＢ、への
データの書込みは禁止される。
号ＳＥＬ、が“１″にならなければ（ＳＥＬ＠＝“０”
）、書込み検出ゲート２１をなすＡＮＤゲート４２を、
書込み指示ＷＣ（＝“１′）によって開とする。ＡＮＤ
ゲート４２の出力は、バッファ手段３１をなすカウンタ
４４のイネーブル端子ＥＮに印加され、カウンタ４４を
カウント可能状態にする。その後引き続いて、既述した
上位のソフトウェアのもとで出力される書込み指示ＷＣ
をカウンタ４４のクロックＣＫ入力に印加し、書込み指
示ＷＣ（＝“１”）の発生回数を計数する。例えばカウ
ンタ４４が計数値３まで計数するものとすれば、４回目
の書込み指示ＷＣの発生によってカウンタ４４はオーバ
ーフローし、ＦＦ４３のリセット入力Ｒにリセット信号
を印加する。ここにＦＦ４３にセットされていたフラグ
Ｆはリセットされ、その後もし誤って選択信号ＳＥＬ、
が“１”にされたとしても、メモリブロックＭＢ、への
データの書込みは禁止される。
カウンタ４４からのリセット信号は既述したプロテクト
違反Ｐ■を表す信号として中央処理装置に送出すれば良
い。
違反Ｐ■を表す信号として中央処理装置に送出すれば良
い。
以上説明したように、本発明によれば、従来回路に対し
てわずかなハードウェア上の変更を加えるのみで、ソフ
トウェア障害による誤書込みを、かなりの高僧転性をも
って防止できる。なお、必要に応じて、本発明のメモリ
プロテクト回路と、従来のメモリプロテクト回路とを併
用し、保護の重要性の高いメモリブロックには本発明の
回路を、保護の重要性の低いメモリブロックは従来の回
路のままとしてもよい。
てわずかなハードウェア上の変更を加えるのみで、ソフ
トウェア障害による誤書込みを、かなりの高僧転性をも
って防止できる。なお、必要に応じて、本発明のメモリ
プロテクト回路と、従来のメモリプロテクト回路とを併
用し、保護の重要性の高いメモリブロックには本発明の
回路を、保護の重要性の低いメモリブロックは従来の回
路のままとしてもよい。
第１Ａ図は本発明に係るメモリプロテクト回路の原理構
成図、 第１Ｂ図は本発明に係るメモリプロテクト回路の別の原
理構成図、 第２図は一般的なソフトウェアシーケンスを示す図、 第３図は本発明の一実施例を示す回路図、第４図は従来
のメモリプロチク 示す図である。 図において、 １１・・・メモリ、 １２・・・メモリブロック、 １３・・・書込み許可レジスタ、 １４・・・レジスタブロック、 １５・・・書込み許可ゲート、 ２１・・・書込み検出ゲート、 ３１・・・バッファ手段、 Ｆ・・・フラグ、 ＷＣ・・・書込み指示。 ト回路の構成を 本発明に係るメモリプロテクト回路の原理構成図本発明
に係るメモリプロテクト回路の別の原理構成図本発明 ３１・・・パックァ手段
成図、 第１Ｂ図は本発明に係るメモリプロテクト回路の別の原
理構成図、 第２図は一般的なソフトウェアシーケンスを示す図、 第３図は本発明の一実施例を示す回路図、第４図は従来
のメモリプロチク 示す図である。 図において、 １１・・・メモリ、 １２・・・メモリブロック、 １３・・・書込み許可レジスタ、 １４・・・レジスタブロック、 １５・・・書込み許可ゲート、 ２１・・・書込み検出ゲート、 ３１・・・バッファ手段、 Ｆ・・・フラグ、 ＷＣ・・・書込み指示。 ト回路の構成を 本発明に係るメモリプロテクト回路の原理構成図本発明
に係るメモリプロテクト回路の別の原理構成図本発明 ３１・・・パックァ手段
Claims (1)
- 【特許請求の範囲】 １、データ（Ｄ）をストアするメモリ（１１）が複数の
メモリブロック（１２）に分割されていて、各該メモリ
ブロック（１２）対応に書込み許可を示すフラグ（Ｆ）
が、書込み指示（ＷＣ）の発生毎にセットされる複数の
レジスタブロック（１４）と、前記フラグ（Ｆ）がセッ
トされていて、かつ、前記書込み指示（ＷＣ）があった
ときに対応の前記メモリブロック（１２）に前記データ
（Ｄ）の書込みを許可する書込み許可ゲート（１５）と
からなるメモリプロテクト回路において、 書込み検出ゲート（２１）を各前記メモリブロック（１
２）ならびにレジスタブロック（１４）対応に設け、該
書込み検出ゲート（２１）は、前記書込み指示（ＷＣ）
があったこと、および当該メモリブロック（１２）が該
書込み指示（ＷＣ）のもとで選択されていないことの２
条件を入力として当該レジスタブロック（１４）内の前
記フラグ（Ｆ）をリセットすることを特徴とするメモリ
プロテクト回路。 ２、前記書込み検出ゲート（２１）の出力にバッファ手
段（３１）を設け、前記２条件が複数回連続して成立し
たときに前記レジスタブロック（１４）内の前記フラグ
（Ｆ）をリセットする請求項１記載のメモリプロテクト
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1066054A JPH02245846A (ja) | 1989-03-20 | 1989-03-20 | メモリプロテクト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1066054A JPH02245846A (ja) | 1989-03-20 | 1989-03-20 | メモリプロテクト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02245846A true JPH02245846A (ja) | 1990-10-01 |
Family
ID=13304778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1066054A Pending JPH02245846A (ja) | 1989-03-20 | 1989-03-20 | メモリプロテクト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02245846A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05181752A (ja) * | 1991-12-27 | 1993-07-23 | Nec Corp | マイクロコンピュータ |
| JP2006085450A (ja) * | 2004-09-16 | 2006-03-30 | Yamaha Corp | 誤書込防止回路 |
-
1989
- 1989-03-20 JP JP1066054A patent/JPH02245846A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05181752A (ja) * | 1991-12-27 | 1993-07-23 | Nec Corp | マイクロコンピュータ |
| JP2006085450A (ja) * | 2004-09-16 | 2006-03-30 | Yamaha Corp | 誤書込防止回路 |
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