JPH02245913A - 定電圧発生回路 - Google Patents
定電圧発生回路Info
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- JPH02245913A JPH02245913A JP6802389A JP6802389A JPH02245913A JP H02245913 A JPH02245913 A JP H02245913A JP 6802389 A JP6802389 A JP 6802389A JP 6802389 A JP6802389 A JP 6802389A JP H02245913 A JPH02245913 A JP H02245913A
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- Japan
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- transistor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、温度依存性のない定電圧を得ることができ
る定電圧発生回路に関するものである。
る定電圧発生回路に関するものである。
第３図は従来の定電圧発生回路を示す回路図である。図
において、１００は基準電圧発生回路、２００は比較回
路、３００は出力回路である。基準電圧発生回路１００
は、基準電圧を発生させるための回路であり、Ｎチャネ
ルＭＯＳトランジスタ（以下、ＮＭＯＳＴと略す。＞Ｑ
ｌ、Ｑ２、ＰチャネルＭＯＳ）ランジスタ（以下、ＰＭ
Ｏ３Ｔと略す。）Ｑ３．Ｑ４及び抵抗Ｒ，より成る。Ｎ
ＭＯＳＴＱＩ、Ｑ２はカレントミラー回路を構成してい
る。ＮＭＯＳＴＱｌ、Ｑ２のゲートは共通接続され、こ
の共通接続点はＮＭＯＳＴＱｌのドレインに接続されて
いる。ＮＭＯＳＴＱｌ、Ｑ２のソースは負電位ｖｓｓに
接続されている。ＰＭＯ８ＴＱ３．Ｑ４はカレントミラ
ー回路を構成している。ＰＭＯ３ＴＱ３は、ソースが抵
抗Ｒ１を介し接地電位ＶＤＤに、ドレインがＮＭＯＳＴ
ＱＩのドレインに、ゲートがＰＭＯ８ＴＱ４のゲートに
各々接続されている。ＰＭＯ３ＴＱ４は、ソースが接地
電位ｖＤＤに、ドレインがＮＭＯ３ＴＱ２のドレインに
各々接続されている。また、ＰＭＯＳＴＱ４のドレイン
は、自身のゲートにも接続されている。
において、１００は基準電圧発生回路、２００は比較回
路、３００は出力回路である。基準電圧発生回路１００
は、基準電圧を発生させるための回路であり、Ｎチャネ
ルＭＯＳトランジスタ（以下、ＮＭＯＳＴと略す。＞Ｑ
ｌ、Ｑ２、ＰチャネルＭＯＳ）ランジスタ（以下、ＰＭ
Ｏ３Ｔと略す。）Ｑ３．Ｑ４及び抵抗Ｒ，より成る。Ｎ
ＭＯＳＴＱＩ、Ｑ２はカレントミラー回路を構成してい
る。ＮＭＯＳＴＱｌ、Ｑ２のゲートは共通接続され、こ
の共通接続点はＮＭＯＳＴＱｌのドレインに接続されて
いる。ＮＭＯＳＴＱｌ、Ｑ２のソースは負電位ｖｓｓに
接続されている。ＰＭＯ８ＴＱ３．Ｑ４はカレントミラ
ー回路を構成している。ＰＭＯ３ＴＱ３は、ソースが抵
抗Ｒ１を介し接地電位ＶＤＤに、ドレインがＮＭＯＳＴ
ＱＩのドレインに、ゲートがＰＭＯ８ＴＱ４のゲートに
各々接続されている。ＰＭＯ３ＴＱ４は、ソースが接地
電位ｖＤＤに、ドレインがＮＭＯ３ＴＱ２のドレインに
各々接続されている。また、ＰＭＯＳＴＱ４のドレイン
は、自身のゲートにも接続されている。
比較回路２００は、基準電圧発生回路１００からの基準
電圧を出力回路３００に与えるためのものであり、ＮＭ
ＯＳＴＱ５．Ｑ６．Ｑ７及びＰＭＯ８ＴＱ８．Ｑ９より
成る。ＮＭＯＳＴＱ５は、ゲートがＰＭＯ３ＴＱ４のド
レインに、ソースがＮＭＯ３ＴＱ６のソース及びＮＭＯ
ＳＴＱ７のドレインに各々接続されている。ＮＭＯ３Ｔ
Ｑ７はＮＭＯ３ＴＱＩ、Ｑ２と共にカレントミラー回路
を構成しており、そのソースは負電位ｖｓ８に、ゲート
はＮＭＯ３ＴＱＩ、Ｑ２のゲート共通接続点に各々接続
されている。ＰＭＯＳＴＱ８．Ｑ９はカレントミラー回
路を構成している。ＰＭＯ９ＴＱ８は、ゲートがＰＭＯ
３ＴＱ９のゲートに、ソースが接地電位ＶＤＤに、ドレ
ンイがＮＭＯＳＴＱ５のドレインに各々接続されている
。ＰＭＯ３ＴＱ９は、ソースが接地電位ＶＤＤに、ドレ
インがＮＭＯＳＴＱ６のドレイン及び自身のゲートに各
々接続されている。
電圧を出力回路３００に与えるためのものであり、ＮＭ
ＯＳＴＱ５．Ｑ６．Ｑ７及びＰＭＯ８ＴＱ８．Ｑ９より
成る。ＮＭＯＳＴＱ５は、ゲートがＰＭＯ３ＴＱ４のド
レインに、ソースがＮＭＯ３ＴＱ６のソース及びＮＭＯ
ＳＴＱ７のドレインに各々接続されている。ＮＭＯ３Ｔ
Ｑ７はＮＭＯ３ＴＱＩ、Ｑ２と共にカレントミラー回路
を構成しており、そのソースは負電位ｖｓ８に、ゲート
はＮＭＯ３ＴＱＩ、Ｑ２のゲート共通接続点に各々接続
されている。ＰＭＯＳＴＱ８．Ｑ９はカレントミラー回
路を構成している。ＰＭＯ９ＴＱ８は、ゲートがＰＭＯ
３ＴＱ９のゲートに、ソースが接地電位ＶＤＤに、ドレ
ンイがＮＭＯＳＴＱ５のドレインに各々接続されている
。ＰＭＯ３ＴＱ９は、ソースが接地電位ＶＤＤに、ドレ
インがＮＭＯＳＴＱ６のドレイン及び自身のゲートに各
々接続されている。
出力回路３００は、基準電圧発生回路２００からの基準
電圧に基づいた定電圧を出力端子３０に出力するための
ものであり、ＮＭＯ３ＴＱＩＯ。
電圧に基づいた定電圧を出力端子３０に出力するための
ものであり、ＮＭＯ３ＴＱＩＯ。
Ｑｌｌ、ＰＭＯＳＴＱ１２より成る。ＮＭＯＳ ＴＱＩ
Ｏは比較回路２００を制御するためのものであり、ソー
スが負電位ｖｓｓに、ドレインが出力端子３０に、ゲー
トがＮＭＯ８ＴＱ５のドレインに各々接続されている。
Ｏは比較回路２００を制御するためのものであり、ソー
スが負電位ｖｓｓに、ドレインが出力端子３０に、ゲー
トがＮＭＯ８ＴＱ５のドレインに各々接続されている。
ＮＭＯＳＴＱＩＩは、ソースが出力端子３０に、ゲート
がＮＭＯ３ＴＱ６のゲートに各々接続され、ドレインが
自身のゲートに接続されている。ＰＭＯ８ＴＱ１２は、
ＰＭＯＳＴＱ３．Ｑ４と共にカレントミラー回路を構成
しており、ソースが接地電位ｖＤＤに、ゲートがＰＭＯ
３ＴＱ４のドレインに、ドレインがＮＭＯ５ＴＱ１１の
ドレインに各々接続されている。なお。
がＮＭＯ３ＴＱ６のゲートに各々接続され、ドレインが
自身のゲートに接続されている。ＰＭＯ８ＴＱ１２は、
ＰＭＯＳＴＱ３．Ｑ４と共にカレントミラー回路を構成
しており、ソースが接地電位ｖＤＤに、ゲートがＰＭＯ
３ＴＱ４のドレインに、ドレインがＮＭＯ５ＴＱ１１の
ドレインに各々接続されている。なお。
ＰＭＯ３ＴＱ３．Ｑ４．Ｑ１２は互いに形状（幅／長さ
）が等しく、ＰＭＯ３ＴＱ４．Ｑ１２のしきい値電圧の
絶対値は互いにひとしくかつＰ Ｍ ０８ＴＱ３のそれ
よりも大きいとする。また、Ｎ ＭＯ３ＴＱ１．Ｑ２．
Ｑ５．Ｑ６．Ｑ７及びＰ Ｍ ０８ＴＱ８．Ｑ９は互い
に形状としきい値電圧の絶対値が等しいとする。
）が等しく、ＰＭＯ３ＴＱ４．Ｑ１２のしきい値電圧の
絶対値は互いにひとしくかつＰ Ｍ ０８ＴＱ３のそれ
よりも大きいとする。また、Ｎ ＭＯ３ＴＱ１．Ｑ２．
Ｑ５．Ｑ６．Ｑ７及びＰ Ｍ ０８ＴＱ８．Ｑ９は互い
に形状としきい値電圧の絶対値が等しいとする。
次に動作について説明する。Ｎ Ｍ ＯＳ Ｔ Ｑ １
． 。
． 。
Ｑ２．Ｑ７及びＰＭＯ３ＴＱ３．Ｑ４．Ｑ１２はカレン
トミラー回路を構成しているので、これらのトランジス
タに流れる電流は等しい。この電流を１１とする。ＰＭ
Ｏ３ＴＱ３．Ｑ４のしきい値電圧を各々ｖ 、■
抵抗Ｒ１の抵抗値をＴＨＰ８ ＴＨＰ４ゝ Ｒとすると、電流１１は、 となる。今、ＰＭＯ３ＴＱ４のゲート・ドレイン共通接
続点をノード１０とし、ノード１０の電位とＶ とする
と、電位ｖｌｏは、下記の（２）式のよＯ うに電流１１とＰ Ｍ Ｃ） Ｓ Ｔ Ｑ ４の特性に
より決まるＰＭＯ３ＴＱ４のドレイン・ソース電圧ｖＤ
ｓ４と等しくなる。
トミラー回路を構成しているので、これらのトランジス
タに流れる電流は等しい。この電流を１１とする。ＰＭ
Ｏ３ＴＱ３．Ｑ４のしきい値電圧を各々ｖ 、■
抵抗Ｒ１の抵抗値をＴＨＰ８ ＴＨＰ４ゝ Ｒとすると、電流１１は、 となる。今、ＰＭＯ３ＴＱ４のゲート・ドレイン共通接
続点をノード１０とし、ノード１０の電位とＶ とする
と、電位ｖｌｏは、下記の（２）式のよＯ うに電流１１とＰ Ｍ Ｃ） Ｓ Ｔ Ｑ ４の特性に
より決まるＰＭＯ３ＴＱ４のドレイン・ソース電圧ｖＤ
ｓ４と等しくなる。
Ｖ −−ＩＶ （１）Ｉ ・（２）１０
ＤＳ４ １ ｖ （１，）： ＰＯＭＯ・Ｓｒ１のドレイン・
Ｓ４ ソース電圧が電流１１の関数 であることを示す。
ＤＳ４ １ ｖ （１，）： ＰＯＭＯ・Ｓｒ１のドレイン・
Ｓ４ ソース電圧が電流１１の関数 であることを示す。
電位Ｖ１ｏが比較回路２００に与えられると、、電位’
１０に応じＮＭＯＳＴＱ５の電流導通度が変化Ｃる。こ
れに伴いＮＭＯ８ＴＱＩＯの電流導速度が変化し、ノー
ド１０の電位とノード２ｏ（］ゝＭＯ３ＴＱ１２＜７）
ドレインとＮＭＯＳＴＱｌｌのドレインとの共通接続点
）の電位■２ｏが等しく保たれ°Ｃいる。
１０に応じＮＭＯＳＴＱ５の電流導通度が変化Ｃる。こ
れに伴いＮＭＯ８ＴＱＩＯの電流導速度が変化し、ノー
ド１０の電位とノード２ｏ（］ゝＭＯ３ＴＱ１２＜７）
ドレインとＮＭＯＳＴＱｌｌのドレインとの共通接続点
）の電位■２ｏが等しく保たれ°Ｃいる。
前述のようにＰＭＯＳＴＱ１２には電流■ が流れてい
るので、出力端子３ｏの電位ｖ３ｏはｖ３０−ｖ２０−
ｖＤＳｌｌ（■１） −−（ＩＶ （１）Ｉ＋ＶＤｓ１．（１１）ＩＤＳ
４ １ ・・・（３） ｖＤｓｌｌ（■１）二ＮＭｏ５ＴＱ１１のドレイン・ソ
ース電圧が電流１１の関 数であることを示す。
るので、出力端子３ｏの電位ｖ３ｏはｖ３０−ｖ２０−
ｖＤＳｌｌ（■１） −−（ＩＶ （１）Ｉ＋ＶＤｓ１．（１１）ＩＤＳ
４ １ ・・・（３） ｖＤｓｌｌ（■１）二ＮＭｏ５ＴＱ１１のドレイン・ソ
ース電圧が電流１１の関 数であることを示す。
となる。従って、（３）式より電位ｖ３ｏは、負電位ｖ
ｓ８ニ依存せず電流１１及びＰＭＯＳＴＱ４．ＮＭＯＳ
ＴＱｌｌのトランジスタ特性によって決定される定電圧
となる。
ｓ８ニ依存せず電流１１及びＰＭＯＳＴＱ４．ＮＭＯＳ
ＴＱｌｌのトランジスタ特性によって決定される定電圧
となる。
従来の定電圧発生回路は以上のように構成されており、
上記回路を集積回路した場合、低消費電力化のため抵抗
Ｒ１の抵抗値を数ＭΩ〜数十ＭΩとする必要がある。一
方、抵抗Ｒ１の抵抗値の温度依存性を小さくするために
は抵抗Ｒ１のキャリア密度を大きくすればよいのだが、
そのようにした上で抵抗値を前述のように数ＭΩ〜数十
ＭΩにするには抵抗Ｒ１のチップ上で占める面積をかな
り大きくする必要がある。このため、実際の回路では、
チップ面積上から、キャリア密度の小さい抵抗を用いざ
る得ないのが実情である。こうすると、抵抗値は第４図
に示すうように大きな温度依存性を有し、温度がＴ か
らＴＨまで上がると抵抗値はＲからＲＨまで上がる。
上記回路を集積回路した場合、低消費電力化のため抵抗
Ｒ１の抵抗値を数ＭΩ〜数十ＭΩとする必要がある。一
方、抵抗Ｒ１の抵抗値の温度依存性を小さくするために
は抵抗Ｒ１のキャリア密度を大きくすればよいのだが、
そのようにした上で抵抗値を前述のように数ＭΩ〜数十
ＭΩにするには抵抗Ｒ１のチップ上で占める面積をかな
り大きくする必要がある。このため、実際の回路では、
チップ面積上から、キャリア密度の小さい抵抗を用いざ
る得ないのが実情である。こうすると、抵抗値は第４図
に示すうように大きな温度依存性を有し、温度がＴ か
らＴＨまで上がると抵抗値はＲからＲＨまで上がる。
■
一方、ノード５ （ＰＭＯ５ＴＱ３のソース）の電位ｖ
５は Ｖ −−（ＩＶ １−ＩＶ ｌ）
・・・（４）５ ＴＨＰ４
ＴＨＰａとなる。ここでしきい値電圧ｖ
、■ は温ＴＨＰ４ ＴＨＰａ 度依存性が小さい。また、（４）式よりしきい値電圧ｖ
ＴＨＰ４及びｖＴＩＩＰ３の温度依存性は相殺されるの
で、ノード５の電位Ｖｓ（すなわち抵抗Ｒｔにがかる電
圧）は温度変化にかがゎらずほぼ一定と考えられる。そ
のため、温度がＴＩからＴｏまで上がると、ＰＭＯ５Ｔ
Ｑ３．Ｑ４．Ｑ１２及びＮＭＯ５ＴＱ７に流れる電流１
は第４図に示すようにＩＨまで小さくなり、その値は １ −（ＩＶ Ｉ−ＩＶＴＨＰ３１）／ＲＨＨＴＨ
Ｐ４ ・・・（５） となる。
５は Ｖ −−（ＩＶ １−ＩＶ ｌ）
・・・（４）５ ＴＨＰ４
ＴＨＰａとなる。ここでしきい値電圧ｖ
、■ は温ＴＨＰ４ ＴＨＰａ 度依存性が小さい。また、（４）式よりしきい値電圧ｖ
ＴＨＰ４及びｖＴＩＩＰ３の温度依存性は相殺されるの
で、ノード５の電位Ｖｓ（すなわち抵抗Ｒｔにがかる電
圧）は温度変化にかがゎらずほぼ一定と考えられる。そ
のため、温度がＴＩからＴｏまで上がると、ＰＭＯ５Ｔ
Ｑ３．Ｑ４．Ｑ１２及びＮＭＯ５ＴＱ７に流れる電流１
は第４図に示すようにＩＨまで小さくなり、その値は １ −（ＩＶ Ｉ−ＩＶＴＨＰ３１）／ＲＨＨＴＨ
Ｐ４ ・・・（５） となる。
また、温度をパラメータとした場合のＰＭＯ８ＴＱ４．
Ｑｌｌのドレイン・ソース電圧とドレイン・ソース電流
との関係は各々第６図、第７図に示すようになる。抵抗
値の温度依存性とＰＭＯＳＴＱ４．Ｑｌｌの温度特性を
考え合わせると、ノード１０および出力端子３ｏの電位
ｖ 、ｖ は第８図に示すように温度変化により大きく
変化することになり、定電圧が得られないという問題点
があった。
Ｑｌｌのドレイン・ソース電圧とドレイン・ソース電流
との関係は各々第６図、第７図に示すようになる。抵抗
値の温度依存性とＰＭＯＳＴＱ４．Ｑｌｌの温度特性を
考え合わせると、ノード１０および出力端子３ｏの電位
ｖ 、ｖ は第８図に示すように温度変化により大きく
変化することになり、定電圧が得られないという問題点
があった。
この発明は上記のような問題点を解消するためになされ
たもので、温度依存性のない定電圧を発生することがで
きる定電圧発生回路を得ることを目的とする。
たもので、温度依存性のない定電圧を発生することがで
きる定電圧発生回路を得ることを目的とする。
この発明に係る定電圧発生回路は、一方端が所定電位に
、他方端が制御端子に各々接続された第１のトランジス
タと、制御端子が第１のトランジスタの制御端子に接続
された第２のトランジスタと、所定電位と第２のトラン
ジスタの一方端との間に接続された抵抗と、第２のトラ
ンジスタの一方端に接続され、第２のトランジスタの一
方端に発生した電圧を出力するための出力手段とを備え
ている。
、他方端が制御端子に各々接続された第１のトランジス
タと、制御端子が第１のトランジスタの制御端子に接続
された第２のトランジスタと、所定電位と第２のトラン
ジスタの一方端との間に接続された抵抗と、第２のトラ
ンジスタの一方端に接続され、第２のトランジスタの一
方端に発生した電圧を出力するための出力手段とを備え
ている。
この発明においては、第２のトランジスタの一方端と抵
抗との共通接続点に第１のトランジスタと第２のトラン
ジスタのしきい値電圧の差電圧が発生し、この差電圧が
出力手段を介し出力される。
抗との共通接続点に第１のトランジスタと第２のトラン
ジスタのしきい値電圧の差電圧が発生し、この差電圧が
出力手段を介し出力される。
第１図はこの発明に係る定電圧発生回路の一実施例を示
す回路図である。図において、第３図に示した従来回路
との相違点は、ＮＭＯ８ＴＱ５のゲートをノード５に接
続したこと及びＮＭＯＳ ＴＱｌｌの代わりに抵抗Ｒ２
を設けたことである。
す回路図である。図において、第３図に示した従来回路
との相違点は、ＮＭＯ８ＴＱ５のゲートをノード５に接
続したこと及びＮＭＯＳ ＴＱｌｌの代わりに抵抗Ｒ２
を設けたことである。
抵抗Ｒ２は電位Ｖ３ｏを一定以上に保つためのものであ
り、出力端子３ｏとＰＭＯ８ＴＱ１２のドレインとの間
に接続されている。なお、抵抗Ｒ２の抵抗値をαＲ１（
αは正数）とし、温度特性は抵抗Ｒと同一とする。その
他の構成は従来回路と■ 同様である。
り、出力端子３ｏとＰＭＯ８ＴＱ１２のドレインとの間
に接続されている。なお、抵抗Ｒ２の抵抗値をαＲ１（
αは正数）とし、温度特性は抵抗Ｒと同一とする。その
他の構成は従来回路と■ 同様である。
次に動作について説明する。ＰＭＯ８ＴＱ３゜Ｑ４．Ｑ
１２及びＮＭＯ３ＴＱ１．Ｑ２．Ｑ７はカレントミラー
回路を構成しているので、これらのトランジスタには従
来と同様、電流１１が流れる。
１２及びＮＭＯ３ＴＱ１．Ｑ２．Ｑ７はカレントミラー
回路を構成しているので、これらのトランジスタには従
来と同様、電流１１が流れる。
ところで、ノード５の電位Ｖ は前述した（４）式で表
わされ、電位Ｖ が従来同様、比較回路２００によりノ
ード２ｏに与えられる。そのため、出力端子３０の電位
ｖ３ｏは、 Ｖ８Ｏ”Ｖ２Ｏ’１ ” Ｖ ｓ Ｉ ｔ となる。（６）式に（４） 、、、４ｌ−ＩＶ Ｉ） ＨＰ３ Ｖ２Ｏ−−（１＋α） ・ α Ｒ１ ・ αＲ１・・・（６） 式及び１ −Ｒ１−（ＩＶ を代入すると、電位ｖ３ｏは、 （ＩＶ ｌ−１ｖ １）ＴＨＰ４
ＴＨＰ３ ・・・（７） となる。（７）式の（ＩＶ １−ＩＶ Ｉ）は
ＴＨＰ４ ＴＨＰＩ 前述ように温度依存性を持たない値となる。従って、電
位Ｖ は負電位ｖ８８にも影響されず、温度依存性を持
たないものとなる。温度変化と電位Ｖ５”８０の関係を
第２図に示す。なお、抵抗Ｒ２は電位ｖ３ｏの値をある
程度以上に設定するために設けられたものであり、必ず
しも設ける必要はない。すなわちノード５の電位ｖ５を
適当な出力手段（上記実施例では比較回路２００および
出力回路３００）でバッファして出力できればどの様な
構成でもよい。
わされ、電位Ｖ が従来同様、比較回路２００によりノ
ード２ｏに与えられる。そのため、出力端子３０の電位
ｖ３ｏは、 Ｖ８Ｏ”Ｖ２Ｏ’１ ” Ｖ ｓ Ｉ ｔ となる。（６）式に（４） 、、、４ｌ−ＩＶ Ｉ） ＨＰ３ Ｖ２Ｏ−−（１＋α） ・ α Ｒ１ ・ αＲ１・・・（６） 式及び１ −Ｒ１−（ＩＶ を代入すると、電位ｖ３ｏは、 （ＩＶ ｌ−１ｖ １）ＴＨＰ４
ＴＨＰ３ ・・・（７） となる。（７）式の（ＩＶ １−ＩＶ Ｉ）は
ＴＨＰ４ ＴＨＰＩ 前述ように温度依存性を持たない値となる。従って、電
位Ｖ は負電位ｖ８８にも影響されず、温度依存性を持
たないものとなる。温度変化と電位Ｖ５”８０の関係を
第２図に示す。なお、抵抗Ｒ２は電位ｖ３ｏの値をある
程度以上に設定するために設けられたものであり、必ず
しも設ける必要はない。すなわちノード５の電位ｖ５を
適当な出力手段（上記実施例では比較回路２００および
出力回路３００）でバッファして出力できればどの様な
構成でもよい。
なお、上記実施例では負電位ｖ８８を与える負電源を用
いた場合について説明したが、正電源を用いてもよい。
いた場合について説明したが、正電源を用いてもよい。
この場合、各トランジスタの極性を逆にする必要がある
。
。
また、各トランジスタの形状の比を変えてもよい。例え
ば、ＰＭＯ８ＴＱ１２の形状をＰＭＯ３ＴＱ４のβ倍に
すれば抵抗Ｒ２に流れる電流もβ倍になるので、出力端
子３０の電位ｖ８ｏは、Ｖ２Ｏ−−（１＋α拳β） （ＩＶ １−ＩＶ Ｉ）ＴＨＰ４
ＴＨＰ３ となり、上記実施例と同様、温度依存性のない定電圧が
得られる。
ば、ＰＭＯ８ＴＱ１２の形状をＰＭＯ３ＴＱ４のβ倍に
すれば抵抗Ｒ２に流れる電流もβ倍になるので、出力端
子３０の電位ｖ８ｏは、Ｖ２Ｏ−−（１＋α拳β） （ＩＶ １−ＩＶ Ｉ）ＴＨＰ４
ＴＨＰ３ となり、上記実施例と同様、温度依存性のない定電圧が
得られる。
また、上記実施例ではＭＯＳトランジスタを用いた場合
について説明したが、バイポーラトランジスタ等の他の
トランジスタを用いてもよい。
について説明したが、バイポーラトランジスタ等の他の
トランジスタを用いてもよい。
以上のように、この発明によれば、第２のトランジスタ
の一方端と抵抗との共通接続点に発生した第１のトラン
ジスタと第２のトランジスタのしきい値電圧の差を出力
手段を介して出力するようにしたので、温度依存性のな
い定電圧を得ることができるという効果がある。
の一方端と抵抗との共通接続点に発生した第１のトラン
ジスタと第２のトランジスタのしきい値電圧の差を出力
手段を介して出力するようにしたので、温度依存性のな
い定電圧を得ることができるという効果がある。
第１図はこの発明に係る定電圧発生回路の一実施例を示
す回路図、第２図は第１図に示した回路の動作を説明す
るための図、第３図は従来の定電圧発生回路を示す回路
図、第４図ないし第８図は従来回路の問題点を説明する
ための図である。 図において、Ｑ３．Ｑ４はＰチャネルＭＯＳトランジス
タ、Ｒ１は抵抗、ＶＤＤは接地電位、ｖ８゜は負電位、
２００は比較回路、３００は出力回路である。 なお、各図中同一符号は同一または相当部分を示す。 第１図
す回路図、第２図は第１図に示した回路の動作を説明す
るための図、第３図は従来の定電圧発生回路を示す回路
図、第４図ないし第８図は従来回路の問題点を説明する
ための図である。 図において、Ｑ３．Ｑ４はＰチャネルＭＯＳトランジス
タ、Ｒ１は抵抗、ＶＤＤは接地電位、ｖ８゜は負電位、
２００は比較回路、３００は出力回路である。 なお、各図中同一符号は同一または相当部分を示す。 第１図
Claims (1)
- （１）一方端が所定電位に、他方端が制御端子に各々接
続された第１のトランジスタと、 制御端子が前記第１のトランジスタの制御端子に接続さ
れた第２のトランジスタと、 前記所定電位と前記第２のトランジスタの一方端との間
に接続された抵抗と、 前記第２のトランジスタの一方端に接続され、前記第２
のトランジスタの一方端に発生した電圧を出力するため
の出力手段とを備えた定電圧発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6802389A JPH02245913A (ja) | 1989-03-20 | 1989-03-20 | 定電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6802389A JPH02245913A (ja) | 1989-03-20 | 1989-03-20 | 定電圧発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02245913A true JPH02245913A (ja) | 1990-10-01 |
Family
ID=13361800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6802389A Pending JPH02245913A (ja) | 1989-03-20 | 1989-03-20 | 定電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02245913A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6215352B1 (en) | 1998-01-28 | 2001-04-10 | Nec Corporation | Reference voltage generating circuit with MOS transistors having a floating gate |
-
1989
- 1989-03-20 JP JP6802389A patent/JPH02245913A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6215352B1 (en) | 1998-01-28 | 2001-04-10 | Nec Corporation | Reference voltage generating circuit with MOS transistors having a floating gate |
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