JPS6272019A - 基準電圧発生回路 - Google Patents
基準電圧発生回路Info
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- JPS6272019A JPS6272019A JP60212945A JP21294585A JPS6272019A JP S6272019 A JPS6272019 A JP S6272019A JP 60212945 A JP60212945 A JP 60212945A JP 21294585 A JP21294585 A JP 21294585A JP S6272019 A JPS6272019 A JP S6272019A
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- 230000000295 complement effect Effects 0.000 claims 1
- 230000000694 effects Effects 0.000 description 5
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- 238000010586 diagram Methods 0.000 description 4
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- 239000004809 Teflon Substances 0.000 description 2
- 229920006362 Teflon® Polymers 0.000 description 2
- 238000000034 method Methods 0.000 description 2
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- Control Of Electrical Variables (AREA)
- Manipulation Of Pulses (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は基＄電圧を発生する回路構成に関する。
本発明の基進電圧発生回路はエンハンスメント型とデプ
レッション型の各々のスレソホールト電圧の絶対値の和
を発生する構成で、電源電圧変動や温度変動さらに製造
条件の変動の影！＃を受けないようにしたものである。
レッション型の各々のスレソホールト電圧の絶対値の和
を発生する構成で、電源電圧変動や温度変動さらに製造
条件の変動の影！＃を受けないようにしたものである。
従来の差率電圧発生回路として第４図にその一例を示す
。第４図においてＰチャンネルＭＯＳＦＥＴＩｉＯ＋と
４０５のスレシホールド電圧と導電係数はそれぞれ相等
しく、ＮチャンネルＭＯＩＥＦＥＴ４０２のスレシホー
ルド電圧をＶＡＯ２，導電係数をβ４０２．Ｎチャンネ
ルＭＯＳＦＫＴ４０４のスレシホールド電圧をｖ４０４
、導電係数をβ４０４とすると、端子４０５にはβ４０
２＝β４０４で、Ｖ ４０２）Ｖ ａ ＯａＱ時Ｖｄ０
２−Ｖ４Ｑ４ の電圧が発生する。この電圧は、ＮチャンネルＭＯ６Ｆ
Ｉ！：７ＭＯ２と４０４のスレゾホールド電圧の差とな
っているため、電源電圧や温度の変動に依存しない電圧
となる。
。第４図においてＰチャンネルＭＯＳＦＥＴＩｉＯ＋と
４０５のスレシホールド電圧と導電係数はそれぞれ相等
しく、ＮチャンネルＭＯＩＥＦＥＴ４０２のスレシホー
ルド電圧をＶＡＯ２，導電係数をβ４０２．Ｎチャンネ
ルＭＯＳＦＫＴ４０４のスレシホールド電圧をｖ４０４
、導電係数をβ４０４とすると、端子４０５にはβ４０
２＝β４０４で、Ｖ ４０２）Ｖ ａ ＯａＱ時Ｖｄ０
２−Ｖ４Ｑ４ の電圧が発生する。この電圧は、ＮチャンネルＭＯ６Ｆ
Ｉ！：７ＭＯ２と４０４のスレゾホールド電圧の差とな
っているため、電源電圧や温度の変動に依存しない電圧
となる。
〔発明が解決しようとする問題点及び目的〕しかし従来
の基進電圧発生回路では、その出力電圧を大きくしよう
とすると、電源電圧を十分大きくしなければならないと
いう問題点を有していた。すなわち第４図において、Ｖ
ｄ０２−７４０４ｘ １． Ｑ Ｖ ｔ−希望した場合
、例えばＶ ４０２−１．４ｖ、ｖａｏａ＝α４ｖとな
り、ＮチャンネルＭ ０８ＩＰＫＴ４０２が動作するた
めには、電源電圧を１．４ｖ以上としなければならない
。また、ｖ４０４は小さくしすぎると、高温においてデ
プレッション型となシ、回路が安定に動作しなくなる。
の基進電圧発生回路では、その出力電圧を大きくしよう
とすると、電源電圧を十分大きくしなければならないと
いう問題点を有していた。すなわち第４図において、Ｖ
ｄ０２−７４０４ｘ １． Ｑ Ｖ ｔ−希望した場合
、例えばＶ ４０２−１．４ｖ、ｖａｏａ＝α４ｖとな
り、ＮチャンネルＭ ０８ＩＰＫＴ４０２が動作するた
めには、電源電圧を１．４ｖ以上としなければならない
。また、ｖ４０４は小さくしすぎると、高温においてデ
プレッション型となシ、回路が安定に動作しなくなる。
またＮチャンネル１ｉ１０ＳＦＩＣＴ４０２に流れるＩ
Ｅ流が電源電圧変動により変化し、回路の動作点が変わ
シ出力電圧が変イヒする可能性を有している。
Ｅ流が電源電圧変動により変化し、回路の動作点が変わ
シ出力電圧が変イヒする可能性を有している。
本発明は以上の問題点を解決するもので、電源電圧変動
や製造条件変動さらには温度変動に対して安定な基準電
圧を、低い電源電圧でも発生することができる回路を得
ることを目的とする。
や製造条件変動さらには温度変動に対して安定な基準電
圧を、低い電源電圧でも発生することができる回路を得
ることを目的とする。
本発明の基蕩電圧発生回路は、電源に直列に縦続接続さ
れた第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴ、電源に
直列に縦続接続された第３のＭＯＳＦＥＴと第４のＭＯ
ＳＦ１ｎＴを有し、前記第１のＭＯＳＦＥＴＯゲートは
前記第１７）ＭＯＥＩＦＥＴのドレインと前記＠３のＭ
Ｏ１３ＦＥＴのゲートとに接続され、前記第２のＭＯＳ
ＦＢ：Ｔのゲートは＠２のＭＯＳＦＩ！：Ｔのソースと
接続され、前記第４のＭＯＳＦＥＴのゲートは第４のＭ
ＯＳＦＥＴのトレインと接続され、前記第１のＭＯ日Ｆ
ＩｎＴと第３のＭＯＳＦＥＴの導電型は同じで、前記第
２のＭＯＳＦＥＴと第４のＭＯＳＩＦＫＴの導電型は前
記１１ｇ１及び第３のＭＯＳＦＥＴの導電型とは異なっ
ている構成で、前記第２のＭＯＳＦＥＴはデプレッショ
ン型であり、前記第＋、第３．第４のＭＯＳＦＥＴはエ
ンハンスメント型であることを特徴とする。
れた第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴ、電源に
直列に縦続接続された第３のＭＯＳＦＥＴと第４のＭＯ
ＳＦ１ｎＴを有し、前記第１のＭＯＳＦＥＴＯゲートは
前記第１７）ＭＯＥＩＦＥＴのドレインと前記＠３のＭ
Ｏ１３ＦＥＴのゲートとに接続され、前記第２のＭＯＳ
ＦＢ：Ｔのゲートは＠２のＭＯＳＦＩ！：Ｔのソースと
接続され、前記第４のＭＯＳＦＥＴのゲートは第４のＭ
ＯＳＦＥＴのトレインと接続され、前記第１のＭＯ日Ｆ
ＩｎＴと第３のＭＯＳＦＥＴの導電型は同じで、前記第
２のＭＯＳＦＥＴと第４のＭＯＳＩＦＫＴの導電型は前
記１１ｇ１及び第３のＭＯＳＦＥＴの導電型とは異なっ
ている構成で、前記第２のＭＯＳＦＥＴはデプレッショ
ン型であり、前記第＋、第３．第４のＭＯＳＦＥＴはエ
ンハンスメント型であることを特徴とする。
第２のＭＯＳＦＥＴはデプレッション型であるため、定
電流効果により１１源電圧変動に対し、安定した動作を
する。また温度変動や製造条件変動の影響は互いにキャ
ンセルするため受けない。さらにスレシホールド電圧も
従来例はど大きくないため、低這源電圧で動作可能であ
る。
電流効果により１１源電圧変動に対し、安定した動作を
する。また温度変動や製造条件変動の影響は互いにキャ
ンセルするため受けない。さらにスレシホールド電圧も
従来例はど大きくないため、低這源電圧で動作可能であ
る。
本発明の実施例を第１図に示す。第１図において、Ｐチ
ャンネルｕｏｓｙｘＴＨデプレッション型であシ、その
ゲートはソースに接続されている。
ャンネルｕｏｓｙｘＴＨデプレッション型であシ、その
ゲートはソースに接続されている。
ＮチャンネルＭＯＳＦＥＴ＋０２と１０４はゲートが共
通で、ＦＫＴＩ０２のドレインと接続されている。また
ＰチャンネルＭＯＳＩＰＥＴのゲートはドレインに接続
されている。ＭＯＳＦＥＴ ＋０１ヲ除く他のＭＯＥＩ
ＦＥＴはエンハンスメント型である。
通で、ＦＫＴＩ０２のドレインと接続されている。また
ＰチャンネルＭＯＳＩＰＥＴのゲートはドレインに接続
されている。ＭＯＳＦＥＴ ＋０１ヲ除く他のＭＯＥＩ
ＦＥＴはエンハンスメント型である。
さて今ＭＯＳＩＦＥＴ Ｉ Ｏ＋のスレシホールド電圧
（以下Ｖｔｈと略す） ｋ Ｖ＋１）１１導電係ａ（以
下βと略す）全βｐ、ＭＯＳＦＫＴ Ｉ ０５のｖｔｈ
をＶ＋ｐ、 。
（以下Ｖｔｈと略す） ｋ Ｖ＋１）１１導電係ａ（以
下βと略す）全βｐ、ＭＯＳＦＫＴ Ｉ ０５のｖｔｈ
をＶ＋ｐ、 。
βをβ、、ＭＯＳＦＩＩＣＴ ＋０２と１０４のｖｔｈ
、βを各ｋ Ｖ＋Ｍ、 、β、 、 Ｖ＋１１４．β
４ とする。全ＭＯＳＦＥＴが飽和動作するとすれば、 ’ｈ （Ｖ＋Ｐ、 ）ｚ−７！ｊ（Ｖ、 −Ｖ＋Ｍ、
）” ＋１１’ｌ（ＶＤ Ｄ−Ｖ、 −Ｖ＋Ｐ
、 ）−ム（ｖ、−ｖ＋ｙ４）” ｆ２１ここでＶ、
はＭＯＳＦＫＴＩ０２のドレイン電圧、ｖ、はＭＯＳＩ
ＦＦｉＴ ｌ ０５１７）ドレイン電圧、ＶＤＤはｔ源
電圧である。
、βを各ｋ Ｖ＋Ｍ、 、β、 、 Ｖ＋１１４．β
４ とする。全ＭＯＳＦＥＴが飽和動作するとすれば、 ’ｈ （Ｖ＋Ｐ、 ）ｚ−７！ｊ（Ｖ、 −Ｖ＋Ｍ、
）” ＋１１’ｌ（ＶＤ Ｄ−Ｖ、 −Ｖ＋Ｐ
、 ）−ム（ｖ、−ｖ＋ｙ４）” ｆ２１ここでＶ、
はＭＯＳＦＫＴＩ０２のドレイン電圧、ｖ、はＭＯＳＩ
ＦＦｉＴ ｌ ０５１７）ドレイン電圧、ＶＤＤはｔ源
電圧である。
式ｎｌ ＋２１よね
ここでＶ＋＋、ｘＶ＋＋４＝Ｖ＋Ｍ、β−β８．β−β
４とすればＶＤＤ−Ｖ、 ＝ Ｖ＋Ｐ、 ＋ Ｉ Ｖ＋
Ｐ、 ＋ ＋５１となる。
４とすればＶＤＤ−Ｖ、 ＝ Ｖ＋Ｐ、 ＋ Ｉ Ｖ＋
Ｐ、 ＋ ＋５１となる。
今ＭＯＳＦ’ＥＴ Ｉ Ｏｌのｖｔｈを最初ｖ＋ｐ、に
しておいて後イオン打込みでＶ十Ｆ、を作るよう製造す
れば Ｖ＋Ｐ、＝Ｖ＋Ｐ、−ΔＶ （ＡＶ＞Ｖ＋Ｐ、）ΔＶ
はイオン打込みによるｖｔｈ変ｆヒ分よって ＶＤＤ−Ｖ！ ＝ ｖ＋ｐ、＋ ｌ Ｖ＋Ｐ、−ΔＶ
ｌ！ Ｖ＋Ｐ、 ＋ΔＶ −Ｖ＋Ｐ、＝ΔＶ
＋６１となり、イオン打込み量のみで決する値と
なる。
しておいて後イオン打込みでＶ十Ｆ、を作るよう製造す
れば Ｖ＋Ｐ、＝Ｖ＋Ｐ、−ΔＶ （ＡＶ＞Ｖ＋Ｐ、）ΔＶ
はイオン打込みによるｖｔｈ変ｆヒ分よって ＶＤＤ−Ｖ！ ＝ ｖ＋ｐ、＋ ｌ Ｖ＋Ｐ、−ΔＶ
ｌ！ Ｖ＋Ｐ、 ＋ΔＶ −Ｖ＋Ｐ、＝ΔＶ
＋６１となり、イオン打込み量のみで決する値と
なる。
ＭＯＳＦＥＴ Ｉ ＯｌとＭＯＳＦＥＴ Ｉ ０４を飽
和で動作させるには、簡単な計算によりβ、〈 β。
和で動作させるには、簡単な計算によりβ、〈 β。
とすればよいことがわかる。
式（６）が示すように本発明の基醜電圧発生回路はエン
ハンスメントのｖｔｈトテフレツゾヨンのｖｔｈの絶対
値の和を出力するので、ｌ［変化に対して安定となる。
ハンスメントのｖｔｈトテフレツゾヨンのｖｔｈの絶対
値の和を出力するので、ｌ［変化に対して安定となる。
またデプレッションＩＭＯＳＦＦ２Ｔ１０１に流れるｔ
Ｒ，で、回路の１作点が足するため、？！源電電圧変動
よる動作点の変動はなく、出力電圧が安定となる。さら
に比較的精度のよいイオン打込み技術を用いることによ
り製造条件変動の影響を受けにくくすることができる。
Ｒ，で、回路の１作点が足するため、？！源電電圧変動
よる動作点の変動はなく、出力電圧が安定となる。さら
に比較的精度のよいイオン打込み技術を用いることによ
り製造条件変動の影響を受けにくくすることができる。
さらにＰチャンネルＭＯＢＦＥＴ＋０ＩｆｔＰ ’ｆ
−ト、ＰチャンネルＭＯＳＩＰＥＴ１０５全Ｎ１ゲート
トシ両トランジスタに同じイオン打込みを行なってＰチ
ャンネルＭＯＳＦＥＴ ＩＱ Ｉ’ｉ）デプレッション
型とすることにより、シリコンの仕事関数差約１．０７
７の電圧を発生することもできる。この場合は、イオン
打込み技的のみを用いた前述の構成よシも製造条件変動
による電圧変動をさらに小さくすることができる。
−ト、ＰチャンネルＭＯＳＩＰＥＴ１０５全Ｎ１ゲート
トシ両トランジスタに同じイオン打込みを行なってＰチ
ャンネルＭＯＳＦＥＴ ＩＱ Ｉ’ｉ）デプレッション
型とすることにより、シリコンの仕事関数差約１．０７
７の電圧を発生することもできる。この場合は、イオン
打込み技的のみを用いた前述の構成よシも製造条件変動
による電圧変動をさらに小さくすることができる。
第２図に本発明の基進電圧発生回路を用いた電圧検出回
路の一例を示す。基ｓ電圧発生回路２０１の出力電圧と
電源電圧を抵抗分圧回路２０５により分圧した電圧とを
コンパレータ２０２により比較する回路である。基ｍ＠
電圧発生回路０１の出力電圧がポリシリコンの仕事関数
差約１．０７７となる様に構成した場合、従来の回路で
は電源電圧１．６ｖ以上でないと、動作しなかったが、
本発明の基菰−圧発生回路を用いた第２図の回路では電
源電圧１，２ｖまで動作させることができる。
路の一例を示す。基ｓ電圧発生回路２０１の出力電圧と
電源電圧を抵抗分圧回路２０５により分圧した電圧とを
コンパレータ２０２により比較する回路である。基ｍ＠
電圧発生回路０１の出力電圧がポリシリコンの仕事関数
差約１．０７７となる様に構成した場合、従来の回路で
は電源電圧１．６ｖ以上でないと、動作しなかったが、
本発明の基菰−圧発生回路を用いた第２図の回路では電
源電圧１，２ｖまで動作させることができる。
第３図には本発明の他の実施列を示しである。
第３図においては、基本的に第１図の回路の各ＭＯＳＦ
ＥＴの導電型を反対にしたもので、ＮチャンネルＭ Ｏ
Ｓ Ｆ Ｅ Ｔ ５０２ノＶｔｈノ絶対値と、Ｎチャン
ネルＭＯ６ＦＫＴ ５０４のＶｔｈとの和の電圧が、Ｏ
ｖを基漁にして、ＮチャンネルＭＯ６ｙＥＴｓｏ４のド
レインに発生する構成である。
ＥＴの導電型を反対にしたもので、ＮチャンネルＭ Ｏ
Ｓ Ｆ Ｅ Ｔ ５０２ノＶｔｈノ絶対値と、Ｎチャン
ネルＭＯ６ＦＫＴ ５０４のＶｔｈとの和の電圧が、Ｏ
ｖを基漁にして、ＮチャンネルＭＯ６ｙＥＴｓｏ４のド
レインに発生する構成である。
本発明の差遣電圧発生回路は、通常のスレシホールド電
圧と、デプレッション型ＭＯＳＦＥＴのスレシホールド
電圧の絶対値との和を得ることがで★るため、温度変動
に対してのスレシホールドの変動分が互いに打消し合い
、温度変動に対して非常に安定である。また通常のスレ
シホールド電圧以上のスレゾホールド電圧を持つＭＯＳ
ＦＥＴが存在しないため、ＮチャンネルとＰチャンネル
各エンハンスメントＩＭＯＳＦＥＴのスレシホールド電
圧の和以上の電源電圧があれば動作可能となる。さらに
、デプレッション型ＭＯＳ？ＥＴＩＣ流れるｔ流で、回
路の動作点が定まるため、電源電圧変動に対しても非常
に安定な羞悪電圧を得ることができる。
圧と、デプレッション型ＭＯＳＦＥＴのスレシホールド
電圧の絶対値との和を得ることがで★るため、温度変動
に対してのスレシホールドの変動分が互いに打消し合い
、温度変動に対して非常に安定である。また通常のスレ
シホールド電圧以上のスレゾホールド電圧を持つＭＯＳ
ＦＥＴが存在しないため、ＮチャンネルとＰチャンネル
各エンハンスメントＩＭＯＳＦＥＴのスレシホールド電
圧の和以上の電源電圧があれば動作可能となる。さらに
、デプレッション型ＭＯＳ？ＥＴＩＣ流れるｔ流で、回
路の動作点が定まるため、電源電圧変動に対しても非常
に安定な羞悪電圧を得ることができる。
以上の利点により、時計用ＩＣ等低電ｓ電圧駆動の電子
回路における各種電圧検出や定電圧回路などく利用でき
、その効果は多大である。
回路における各種電圧検出や定電圧回路などく利用でき
、その効果は多大である。
第１図は本発明の差遣電圧発生回路の実施例の回路図。
第２図は本発明の基ｍ％電圧発生回路用いた電圧検出回
路の回路図。 季５図は本発明の基品電圧発生回路の他の実施例の回路
図。 第６図は従来の水差電圧発生回路の回路図。 １０１・・・Ｐチャンネルテフレソンヨン型ＭＯＳＥＴ １０５・・・Ｐチャンネルエンハンスメント型ＭＯＦＫ
Ｔ １０２．１０４・・・Ｎチャンネルエンハンスメント型
ＭＯ３ＦＥＴ Ｓｏｌ、５０５・・・Ｐチャンネルエンハンスメント型
ＭＯＳＦＫＴ Ｓ０２・・・ＮチャンネルテフレソンヨンｆｉＭＯＳＥ
Ｔ ５０４・・・Ｎ−’ｆ−ヤンネルエンハンスメント型Ｍ
ＯＦＫＴ ４０１．４０５・・・Ｐチャンネルエンハンスメント型
ＭＯＥｆＦ’ＫＴ ４０２．４０４・・・Ｎチャンネルエンハンスメント型
ＭＯＳＩＪｊ；Ｔ ：１１図 第２図 水内に麿生回路め邸副 第３図
路の回路図。 季５図は本発明の基品電圧発生回路の他の実施例の回路
図。 第６図は従来の水差電圧発生回路の回路図。 １０１・・・Ｐチャンネルテフレソンヨン型ＭＯＳＥＴ １０５・・・Ｐチャンネルエンハンスメント型ＭＯＦＫ
Ｔ １０２．１０４・・・Ｎチャンネルエンハンスメント型
ＭＯ３ＦＥＴ Ｓｏｌ、５０５・・・Ｐチャンネルエンハンスメント型
ＭＯＳＦＫＴ Ｓ０２・・・ＮチャンネルテフレソンヨンｆｉＭＯＳＥ
Ｔ ５０４・・・Ｎ−’ｆ−ヤンネルエンハンスメント型Ｍ
ＯＦＫＴ ４０１．４０５・・・Ｐチャンネルエンハンスメント型
ＭＯＥｆＦ’ＫＴ ４０２．４０４・・・Ｎチャンネルエンハンスメント型
ＭＯＳＩＪｊ；Ｔ ：１１図 第２図 水内に麿生回路め邸副 第３図
Claims (3)
- （１）相補型ＭＯＳ集積回路において、電源に直列に縦
続接続された第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴ
、電源に直列に縦続接続された第３のＭＯＳＦＥＴと第
４のＭＯＳＦＥＴを有し、前記第１のＭＯＳＦＥＴのゲ
ートは前記第１のＭＯＳＦＥＴのドレインと前記第３の
ＭＯＳＦＥＴのゲートとに接続され、前記第２のＭＯＳ
ＦＥＴのゲートは第２のＭＯＳＦＥＴのソースと接続さ
れ、前記第４のＭＯＳＦＥＴのゲートは第４のＭＯＳＦ
ＥＴのドレインと接続され、前記第１のＭＯＳＦＥＴと
第３のＭＯＳＦＥＴの導電型は同じで、前記第２のＭＯ
ＳＦＥＴと第４のＭＯＳＦＥＴの導電型は前記第１及び
第３のＭＯＳＦＥＴの導電型とは異なつている構成で、
前記第２のＭＯＳＦＥＴはデプレッション型であり、前
記第１、第３、第４のＭＯＳＦＥＴはエンハンスメント
型であることを特徴とする基進電圧発生回路。 - （２）第２のＭＯＳＦＥＴはイオン打込みによりデプレ
ッション型としたことを特徴とする特許請求の範囲第１
項記載の基準電圧発生回路。 - （３）第２のＭＯＳＦＥＴはゲート材料を変更すること
によりデプレッション型としたことを特徴とする特許請
求の範囲第１項記載の基準電圧発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60212945A JPS6272019A (ja) | 1985-09-26 | 1985-09-26 | 基準電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60212945A JPS6272019A (ja) | 1985-09-26 | 1985-09-26 | 基準電圧発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6272019A true JPS6272019A (ja) | 1987-04-02 |
Family
ID=16630895
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60212945A Pending JPS6272019A (ja) | 1985-09-26 | 1985-09-26 | 基準電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6272019A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011259036A (ja) * | 2010-06-04 | 2011-12-22 | Fuji Electric Co Ltd | コンパレータ回路 |
| JP2013065358A (ja) * | 2013-01-16 | 2013-04-11 | Seiko Epson Corp | 電圧発生回路、定電圧回路および電圧発生回路の電流検出方法 |
-
1985
- 1985-09-26 JP JP60212945A patent/JPS6272019A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011259036A (ja) * | 2010-06-04 | 2011-12-22 | Fuji Electric Co Ltd | コンパレータ回路 |
| US8598914B2 (en) | 2010-06-04 | 2013-12-03 | Fuji Electric Co., Ltd. | Comparator circuit with current mirror |
| JP2013065358A (ja) * | 2013-01-16 | 2013-04-11 | Seiko Epson Corp | 電圧発生回路、定電圧回路および電圧発生回路の電流検出方法 |
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