JPH02246150A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH02246150A JPH02246150A JP1065848A JP6584889A JPH02246150A JP H02246150 A JPH02246150 A JP H02246150A JP 1065848 A JP1065848 A JP 1065848A JP 6584889 A JP6584889 A JP 6584889A JP H02246150 A JPH02246150 A JP H02246150A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔産業上の利用分野〕
本発明は、半導体技術に関し、特に、ＤＲＡＭ（旦ｙｎ
ａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ
）を有する半導体集積回路装置及びその形成技術に適用
して有効な技術に関するものである。 〔従来の技術〕 ＤＲＡＭの １ ［ｂｉｔ］の情報を保持するメモリセ
ルはメモリセル選択用ＭＩＳＦＥＴと情報蓄積用容量素
子との直列回路で構成されている。前記メモリセル選択
用ＭＩＳＦＥＴのゲート電極は行方向に延在するワード
線に接続されている。メモリセル選択用ＭＩＳＦＥＴの
一方の半導体領域は相補性データ線に接続されている。 他方の半導体領域は前記情報蓄積用容量素子の一方の電
極に接続されている。情報蓄積用容量素子の他方の電極
には所定電位が印加されている。 この種のＤＲＡＭは大容量化のために集積化さ九、メモ
リセルのサイズが縮小される傾向にある。 メモリセルのサイズが縮小された場合、情報蓄積用容量
素子のサイズも縮小されるので、情報となる電荷蓄積量
が低下する。電荷蓄積量の低下はα線ソフトエラー耐圧
を低下させ、特に１［Ｍｂｉｔ１以上の大容量のＤＲＡ
Ｍはα線ソフトエラー耐圧の向上が重要な技術的課題の
一つとなっている。 このような技術的課題に基づき、ＤＲＡＭのメモリセル
の情報蓄積用容量素子にスタックド構造（ＳＴＣ構造）
が採用される傾向にある。このスタックド構造の情報蓄
積用容量素子は、下層電極層、誘電体膜、上層電極層の
夫々を順次積層し構成されている。下層電極層は、メモ
リセル選択用ＭＩＳＦＥＴの他方の半導体領域に一部が
接続され、他の領域がゲート電極上まで引き伸ばされて
いる。 下層電極層は、ＣＶＤ法で堆積した多結晶珪素膜にフォ
トリソグラフィ技術及びエツチング技術を施し、所定平
面形状を有するようにパターンニングされている。誘電
体膜は前記下層電極層の上面及び側面に沿って設けられ
ている。上層電極層は前記誘電体膜の表面上に設けられ
ている。上層電極層は、隣接する他のメモリセルのスタ
ックド構造の情報蓄積用容量素子の上層電極層と一体に
構成され、共通プレート電極として使用されている。 上層電極層は前記下層電極層と同様に多結晶珪素膜で形
成されている。 なお、スタックド構造の情報蓄積用容量素子でメモリセ
ルを構成するＤＲＡＭについては例えば特願昭６２−２
３５９０６号に記載されている。 〔発明が解決しようとする課題〕 本発明者は４［Ｍｂｉｔｌの大容量を有するＤＲＡＭの
開発中に以下に記載する問題点を見出した。 前記本発明者が開発中のＤＲＡＭはフォールデッドビッ
トライン方式（２交点方式）を採用している。この種の
ＤＲＡＭは相補性データ線の延在する方向に交互に反転
パターンでメモリセルを配置している。前記メモリセル
のスタックド構造の情報蓄積用容量素子の下層電極層は
平面形状が方形状で形成されている。隣接するメモリセ
ルのスタックド構造の情報蓄積用容量素子の下層電極層
間隔は、メモリセル選択用ＭＩＳＦＥＴの一方の半導体
領域と相補性データ線との接続領域を大きく、それ以外
は小さく設定されている。つまり、前記接続領域におい
て、下層電極層間は上層電極層。 接続孔等との製造工程での合せ余裕寸法や絶縁分離のた
めの寸法が加算されているので間隔が大きい、一方、前
記接続領域以外において、下層電極層間は最小加工寸法
又はそれに近い寸法で加工されているので間隔が小さい
、このため、製造工程において、フォトリソグラフィ技
術を使用して下層電極層を加工するエツチングマスクを
形成する露光工程時に、回折現象によりエツチングマス
クの前記接続領域側が特に過剰に露光される。さらに、
ゲート電極層の段差からの反射光により前記接続領域側
が過剰に露光される。つまり、前記エツチングマスクを
使用して加工（エツチング）された下層電極層は設計さ
れたサイズに比べてかなり小さいサイズになり、スタッ
クド構造の情報蓄積用容量素子の電荷蓄積量が低下する
。この電荷蓄積量の低下は、α線ソフトエラー耐圧を劣
化させ、ＤＲＡＭの誤動作を誘発するばかりか、情報蓄
積用容量素子のサイズを大きくする必要があるので、Ｄ
ＲＡＭの集積度を低下させる。 本発明の目的は下記のとおりである。 （１）記憶機能を有する半導体集積回路装置において、
集積度を向上することが可能な技術を提供することにあ
る。 （２）前記半導体集積回路装置において、ソフトエラー
耐圧を向上することが可能な技術を提供することにある
。 （３）前記半導体集積回路装置において、動作速度の高
速化を図ることが可能な技術を提供することにある。 （４）前記半導体集積回路装置において、電気的信頼性
を向上することが可能な技術を提供することにある。 （５）前記半導体集積回路装置において、製造上の加工
精度を向上することが可能な技術を提供することにある
。 （６）前記半導体集積回路装置において、製造上の歩留
りを向上することが可能な技術を提供することにある。 （７）前記半導体集積回路装置において、製造工程数を
低減することが可能な技術を提供することにある。 （８）前記半導体集積回路装置において、それに使用さ
れる絶縁膜の膜質を向上することが可能な技術を提供す
ることにある。 （９）前記（８）の絶縁膜の膜質を向上する装置を提供
することにある。 （１０）前記半導体集積回路装置において、外部装置の
駆動能力を向上することが可能な技術を提供することに
ある。 （１１）前記半導体集積回路装置において、素子形成面
の表面の平坦化を図ることが可能な技術を提供すること
にある。 （１２）前記半導体集積回路装置において、製造プロセ
スの安定化を図ることが可能な技術を提供することにあ
る。 （１３）前記（１２）の製造プロセスの安定化を図る装
置を提供することにある。 （１４）前記半導体集積回路装置において、それに搭載
される素子の高耐圧化を図ることが可能な技術を提供す
ることにある。 本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。 〔課題を解決するための手段〕 本願において開示される発明のうち１代表的なものの概
要を簡単に説明すれば、下記のとおりである。 （１）メモリセル選択用ＭＩＳＦＥＴとスタックド構造
の情報蓄積用容量素子との直列回路でメモリセルを構成
するＤＲＡＭを有する半導体集積回路装置において、前
記ＤＲＡＭのメモリセルのスタックド構造の情報蓄積用
容量素子の下層電極層にその表面々積を増加させる補正
パターンを構成する。 （２）段差形状を有する下地表面上に配線を延在させる
半導体集積回路装置において、前記配線を。 ＣＶＤ法で堆積した遷移金属膜、スパッタ法で堆積した
アルミニウム膜又はその合金膜の夫々を順次積層した複
合膜で構成する。 （３）前記（２）の配線は、ＣＶＤ法で堆積した遷移金
属膜、スパッタ法で堆積したアルミニウム膜又はその合
金膜、スパッタ法で堆積した遷移金属膜の夫々を順次積
層した３Ｊ！ｆ構造の複合膜で構成する。 （４）パッシベーション膜に形成された開口を通してボ
ンディングワイヤが接続される、内部配線と同一導電層
で形成された外部端子を有する半導体集積回路装置にお
いて、前記内部配線をアルミニウム膜又はその合金膜、
遷移金属膜の夫々を順次積層した複合膜で構成し、前記
外部端子を前記遷移金属膜を除去したアルミニウム膜又
はその合金膜で構成する。 （５）前記（４）の外部端子のアルミニウム膜又はその
合金膜上の遷移金属膜は前記パッシベーション膜に形成
された関口で規定される領域内において除去する。 （６）ＭＩＳＦＥＴのゲート電極上に絶縁膜を形成し、
前記ゲート電極の側壁及びその上層の絶縁膜の側壁にサ
イドウオールスペーサを形成する半導体集積回路装置に
おいて、前記ゲート電極上の絶縁膜、サイドウオールス
ペーサの夫々を、無機シランガス及び酸化窒素ガスをソ
ースガスとするＣＶＤ法で堆積した酸化珪素膜で構成す
る。 （７）下地絶縁膜上に形成された下層電極層、前記下地
絶縁膜上及び下層電極層の表面上に形成された誘電体膜
及びこの誘電体膜上に形成された上層電極層で構成され
たスタックド構造の情報蓄積用容量素子を有する半導体
集積回路装置において、前記スタックド構造の情報蓄積
用容量素子の誘電体膜を窒化珪素膜を有する複合膜で構
成し、前記下地絶縁膜を無機シランガス及び酸化窒素ガ
スをソースガスとするＣＶＤ法で堆積した酸化珪素膜で
構成する。 （８）記憶機能のメモリセルを構成する第１ＭＩＳＦＥ
Ｔ、前記記憶機能の周辺回路を構成する第２ＭＩＳＦＥ
Ｔ及び前記記憶機能の出力段回路を構成する第８ＭＩＳ
ＦＥＴを有する半導体集積回路装置において、夫々のチ
ャネル型を同一としかつ夫々のゲート長サイズを実質的
に同一とした場合に、前記第１ＭＩＳＦＥＴ、第２ＭＩ
ＳＦＥＴ、第３ＭＩＳＦＥＴの夫々のしきい値電圧を順
次低くする。 （９）前記（８）の出力段回路の第３ＭＩＳＦＥＴを半
導体基板の主面に構成し、前記メモリセルの第１ＭＩＳ
ＦＥＴ、周辺回路の第２ＭＩＳＦＥＴの夫々を前記半導
体基板の主面にそれに比べて不純物濃度を高く形成した
ウェル領域の主面に構成する。 （１０）メモリセル選択用ＭＩＳＦＥＴとその上層に積
層されたスタックド構造の情報蓄積用容量素子との直列
回路からなるメモリセルを行列状に配置したメモリセル
アレイを構成し、このメモリセルアレイの周辺領域に周
辺回路を配置したＤＲＡＭを有する半導体集積回路装置
において、前記メモリセルアレイと周辺回路との間に前
記スタックド構造の情報蓄積用容量素子の下層電極層、
上層重極層又は両者の層と同一導電層で形成された段差
緩和層を設ける。 （１１）前記（１０）のメモリセルアレイと周辺回路と
の間には、前者から後者に向って、前記スタックド構造
の情報蓄積用容量素子の下層電極層及び上層電極層と同
一導電層で形成された第１段差緩和層、前記下層電極層
又は上層電極層と同一導電層で形成された第２段差緩和
層の夫々を順次配置する。 （１２）前記（１０）のメモリセルアレイと周辺回路と
の間にはガードリング領域を配置し、前記段差緩和層は
前記ガードリング領域に配置する。 （１３）データ線とワード線との交差部に複数のメモリ
セルが配置されメモリセルアレイを構成し。 前記ワード線の上層に前記メモリセルアレイ以外の領域
で前記ワード線と接続されたシャント用ワード線を配置
する記憶機能を有する半導体集積回路装置において、前
記ワード線とシャント用ワード線との接続部分の周囲に
段差緩和層を設ける。 （１４）メモリセル選択用ＭＩＳＦＥＴと情報蓄積用容
量素子との直列回路で形成されたメモリセルを配置する
、フオールデットビットライン方式のＤＲＡＭを有する
半導体集積回路装置において、相補性データ線の一方の
第１データ線と第１ワード線との第１交差部、前記相補
性データ線の他方の第２データ線と前記第１ワード線の
列方向に隣接する他の第２ワード線との第２交差部の夫
々に前記メモリセルを配置し、前記第１ワード線、第２
ワード線の夫々を実質的に同一幅寸法で所定隔離寸法を
保持した状態で平行に行方向に延在させると共に、前記
第１データ線、第２データ線の夫々毎に互いに反対方向
に突出するように第１ワード線、第２ワード線の夫々を
ジグザグに延在させ、前記第１交差部の第１ワード線の
第２ワード線側をメモリセルの形状に沿って突出させる
と共に、第２交差部の第２ワード線の第１ワード線側を
メモリセルの形状に沿って突出させる。 （１５）異方性エツチングによりアルミニウム膜或はそ
の合金膜、又は前記アルミニウム膜或はその合金膜と遷
移金属膜との複合膜をパターンニングする半導体集積回
路装置の形成方法において、前記アルミニウム膜、その
合金膜又は複合膜を堆積し、この表面上にフォトレジス
トマスクを形成する工程と、ハロゲン元素及びハロゲン
化合物をエツチングガスとする異方性エツチングを用い
。 真空系内で前記アルミニウム膜、その合金膜又は複合膜
に所定パターンニングを施す工程と、前記異方性エツチ
ング工程と同一真空系内で前記フォトレジストマスクを
ハロゲン化合物及び酸素ガスを使用する。室温以下の低
温アッシングで除去する工程と、前記低温アッシング処
理と同一真空系内で前記所定のパターンニングが施され
たアルミニウム膜又はその合金膜にベーク処理を施す工
程とを備える。 （１６）異方性エツチングによりアルミニウム膜或はそ
の合金膜又は前記アルミニウム膜或はその合金膜と遷移
金属膜との複合膜をパターンニングする半導体集積回路
装置の形成方法において、前記アルミニウム膜、その合
金膜又は複合膜を堆積し、この表面上にフォトレジスト
マスクを形成する工程と、ハロゲン元素及びハロゲン化
合物をエツチングガスとする異方性エツチングを用い、
真空系内で前記アルミニウム膜、その合金膜又は複合膜
に所定パターンニングを施す工程と、前記異方性エツチ
ング工程と同一真空系内で前記フォトレジストマスクを
ハロゲン化合物及び酸素ガスを使用するアッシングで除
去する工程と、前記異方性エツチング処理で生成される
塩素を大気と遮蔽された系内で洗浄し、この後乾燥させ
る工程とを備える。 （１７）チャネルストッパ領域で周囲を囲まれたＭＩＳ
ＦＥＴを有する半導体集積回路装置において、前記ＭＩ
ＳＦＥＴが、高電圧が印加される一方の半導体領域の周
、囲をチャネル形成領域を介在させて低電圧が印加され
る他方の半導体領域で取り囲み、前記チャネル形成領域
上にゲート絶縁膜を介在させてゲート電極を配置して構
成され、前記チャネルストッパ領域を、前記他方の半導
体領域の周囲を取り囲み構成する。 （１８）前記（１７） のＭＩＳＦＥＴ＋７）一方の半
導体領域に接続される上層配線の外周端を、前記ゲート
電極上に配置するか又は他方の半導体領域上まで引き出
して配置する。 （１９）相補性データ線とワード線との交差部にメモリ
セル選択用ＭＩＳＦＥＴとスタックド構造の情報蓄積用
容量素子との直列回路からなるメモリセルを配置し、前
記２組の相補性データ線毎に相補性データ線と同一導電
層でかつ同一方向に延在するカラムセレクト信号線を延
在させる、ＤＲＡＭを有する半導体集積回路装置であっ
て、前記カラムセレクト信号線に隣接する相補性データ
線のうちの一方のデータ線に接続されたメモリセルのス
タックド構造の情報蓄積用容量素子の下層電極層を、他
のメモリセルのスタックド構造の情報蓄積用容量素子の
下層電極層に比べで大きなサイズで構成する。 （２０）相補性データ線とワード線との交差部にメモリ
セルが配置され、このメモリセルがメモリセル選択用Ｍ
ＩＳＦＥＴとスタックド構造の情報蓄積用容量素子との
直列回路で構成される、ＤＲＡＭを有する半導体集積回
路装置において、前記メモリセルのスタックド構造の情
報蓄積用容量素子の下層電極層を、このメモリセルのメ
モリセル選択用ＭＩＳＦＥＴのゲート電極とそのゲート
幅方向に隣接する他のメモリセルを選択するワード線と
の間に夫々重合するように構成し、前記下層電極層と前
記ワード線との間の層間絶縁膜を前記下層電極層と前記
ゲート電極との間の層間絶縁膜に比べて厚く構成する。 （２１）同一半導体基板の主面に配置されたメモリセル
アレイ、メモリセルの情報書込み動作及び情報読出し動
作を直接制御する直接周辺回路及びそれ以外の間接周辺
回路の表面に樹脂膜を塗布した半導体集積回路装置にお
いて、前記樹脂膜を複数に分割して塗布する。 （２２）前記（２１）において、スクライブ工程前の前
記半導体集積回路装置の形成領域が複数個行列状に配置
された半導体ウェーハの表面上の全面に樹脂膜を塗布す
る工程と、この樹脂膜の各半導体集積回路装置の形成領
域間及び各半導体集積回路装置の外部端子の領域を除去
すると共に、前記各半導体集積回路装置の形成領域上の
樹脂膜を分割する工程と、前記半導体ウェーハの各半導
体集積回路装置の形成領域間をスクライブし、複数個の
半導体集積回路装置を形成する工程とを備える。 （２３）下地表面上に塗布された塗布型絶縁膜にベーク
処理を施した後、この塗布型絶縁膜にエツチング処理を
施した後、この塗布型絶縁膜の表面に堆積型絶縁膜を堆
積する半導体集積回路装置の形成方法において、大気か
ら遮蔽された系内で前記塗布型絶縁膜を塗布する工程、
前記塗布型絶縁膜にベーク処理を施す工程、前記塗布型
絶縁膜にエツチング処理を施す工程、前記塗布型絶縁膜
の表面に堆積型絶縁膜を堆積する工程の夫々を順次行う
。 （２４）段差形状を有する下地表面上に形成された膜を
異方性エツチングでパターンニングする半導体集積回路
装置の形成方法において、前記膜を異方性エツチング、
等方性エツチングの夫々を交互に繰返し行うことにより
パターンニングする。 （２５）前記（２４）の異方性エツチングは、この異方
性エツチングで膜のパターンニングされた側面に付着す
る有機ポリマーが等方性エツチングにより破壊される前
に再度行う。 （２６）反応室内に半導体ウェーハを保持し、無機シラ
ンガス及び酸化窒素ガスからなるソースガスを反応室の
一端側からその内部に供給し、前記半導体ウェーハの表
面に酸化珪素膜を生成するＣＶＤ法を使用する半導体集
積回路装置の形成方法において、前記無機シランガスの
熱分解温度以下で無機シランガス、酸化窒素ガスの夫々
を混合させてソースガスを生成し、このソースガスを前
記反応室内に保持された半導体ウェーハ側に供給する。 〔作 用〕 上述した手段（１）によれば、隣接する下層電極層の間
隔の大きい領域（データ線側）において、フォトリソグ
ラフィ技術の露光時の回折現象及び下地段差からの反射
光によって、前記下層電極層を加工するエツチングマス
クのサイズが縮小されることを低減できる（予じめサイ
ズが縮小される分補正している）ので、下層電極層の表
面々積を確保し、スタックド構造の情報蓄積用容量素子
の電荷蓄積量を増加することができる。この結果、α線
ソフトエラー耐圧を向上し、メモリセル面積を縮小でき
るので、ＤＲＡＭの集積度を向上することができる。 上述した手段（２）によれば、前記アルミニウム膜又は
その合金膜は抵抗値が小さく、信号伝達速度を速くする
ことができるので、回路の動作速度の高速化を図ること
ができると共に、前記遷移金属膜は下地の段差部分での
ステップカバレッジが高く、配線の断線不良を低減する
ことができるので、電気的信頼性を向上することができ
る。また、前記配線の下層の遷移金属膜は珪素との接続
部において珪素の析出現象を防止することができる。 上述した手段（３）によれば、前記配線の上層の遷移金
属膜はアルミニウムヒルロックの発生を防止することが
できる。また、配線の上層の遷移金属膜はアルミニウム
膜やその合金膜の表面の反射率を低減し、配線の加工を
行うエツチングマスクを形成する際の露光時の回折現象
を低減することができるので、配線の加工精度を向上す
ることができる。また、配線の上層の遷移金属膜は、そ
の下層のアルミニウム膜やその合金膜の融点に比べて低
い温度で堆積することができるので、アルミニウム膜や
その合金膜を溶融させることがない。 上述した手段（４）によれば、ボンディング工程におい
て、外部端子の表面の反射率を向上し、外部端子とパッ
シベーション膜との反射率差による外部端子のボンディ
ング位置の認識を確実に行うことができるので、ボンデ
ィング不良を低減し、半導体集積回路装置の歩留りを向
上することができる。また、前記外部端子とボンディン
グワイヤ（アルミニウムワイヤ）とのボンダビリティを
向上することができるので、ボンディング不良を低減し
、半導体集積回路装置の歩留りを向上することができる
。 上述した手段（５）によれば、前記外部端子の表面の遷
移金属膜を除去するマスクが前記パッシベーション膜に
開口を形成するマスクと兼用することができるので、マ
スクを形成する工程に相当する分、製造工程数を低減す
ることができる。 上述した手段（６）によれば、前記ゲート電極上の絶縁
膜、サイドウオールスペーサの夫々である酸化珪素膜は
有機シランをソースガスとするＣＶＤ法で堆積した酸化
珪素膜に比べて膜の縮みを低減することができるので、
前記絶縁膜とサイドウオールスペーサとの間の剥離を低
減し、前記ゲート電極とそれ以外の導電層との間のリー
クを防止し、電気的信頼性を向上することができると共
に、前記ゲート電極上の絶縁膜、サイドウオールスペー
サの夫々である酸化珪素膜のステップカバレッジが高い
ので、酸化珪素膜の膜厚の均一性を高め、絶縁耐圧を向
上することができる。また、ステップカバレッジが高い
ことにより、同一の側壁膜厚を得るために必要な堆積膜
厚は薄膜化でき、前記下層電極層の加工が容易となる。 上述した手段（７）によれば、前記スタックド構造の情
報蓄積用容量素子の誘電体膜に対する下地絶縁膜の膜の
縮みを低減し、前記誘電体膜と下地絶縁膜との間に発生
するストレスを低減することができるので、誘電体膜の
破壊を防止し、下層電極層と上層電極層との間のリーク
電流を防止し。 電気的信頼性を向上することができると共に、前記下地
絶縁膜のステップカバレッジが高いので、酸化珪素膜の
膜厚の均一性を高め、下地絶縁膜上の下層電極層とその
下の導電層との間の絶縁耐圧を高めることができる。 上述した手段（８）によれば、電源に発生するノイズに
基づき、非選択状態のメモリセルの第１ＭＩＳＦＥＴが
誤導通することを防止することができるので、情報書込
み動作、情報読出し動作の夫々において電気的信頼性を
向上することができ、前記出力段回路の第３ＭＩＳＦＥ
Ｔの基板効果定数を低減することができるので、出力信
号レベルを高くシ、外部装置の駆動能力を向上すること
ができ、さらに、前記メモリセルの第１ＭＩＳＦＥＴに
比べて周辺回路の第２ＭＩＳＦＥＴのしきい値電圧を低
くしたので、伝達フンダクタンスを向上し、動作速度の
高速化を図ることができる。 上述した手段（９）によれば、前記出力段回路の第３Ｍ
ＩＳＦＥＴは、半導体基板の不純物濃度が低いので、半
導体基板の主面の不純物濃度又は若干の不純物濃度の制
御で簡単にしきい値電圧を設定することができると共に
、前記メモリセルの第１ＭＩＳＦＥＴ、周辺回路の第２
ＭＩＳＦＥＴの夫々は、半導体基板とウェル領域との不
純物濃度の差によるポテンシャルバリアを形成すること
ができるので、α線ソフトエラー耐圧を向上することが
できる。α線ソフトエラー耐圧の向上は、メモリセル面
積を縮小することができるので、集積度を向上すること
ができる。 上述した手段（１０）によれば、前記メモリセルアレイ
と周辺回路との間の段差部を前記段差緩和層で緩和し、
夫々の領域上を延在する配線（例えばアルミニウム配線
）を加工するフォトリソグラフィ技術の安定化を図るこ
とができるので、前記配線の前記段差部での断線不良を
低減し、製造上の歩留りを向上することができる。 上述した手段（１１）によれば、前記メモリセルアレイ
と周辺回路との間の段差部を前記段差緩和層で段階的に
緩和することができるので、より製造上の歩留りを向上
することができる。 上述した手段（１２）によれば、前記段差緩和層の占有
面積の全部又は一部をガードリング領域の占有面積で兼
用することができるので、段差緩和層の占有面積を縮小
し、集積度を向上することができる。 上述した手段（１３）によれば、前記ワード線とシャン
ト用ワード線との接続部分の周囲と前記メモリセルアレ
イとの間の段差部を緩和し、夫々の領域上を延在するシ
ャント用ワード線等の配線（例えばアルミニウム配線）
やその配線を接続する接続孔を加工するフォトリソグラ
フィ技術の安定化を図ることができるので、前記配線の
前記段差部での断線不良や導通不良を低減し、製造上の
歩留りを向上することができる。 上述した手段（１４）によれば、前記第１ワード線及び
その突出部は第１交差部においてメモリセル選択用ＭＩ
ＳＦＥＴのゲート電極として、第２ワード線及びその突
出部は第２交差部においてメモリセル選択用ＭＩＳＦＥ
Ｔのゲート電極として夫々使用され、前記突出させた分
、メモリセル選択用ＭＩＳＦＥＴのゲート長を確保する
ことができるので、短チヤネル効果を低減し、ＤＲＡＭ
の集積度を向上することができると共に、前記第１交差
部、第２交差部の夫々に配置されたメモリセル間隔を縮
小することができるので、ＤＲＡＭの集積度をより向上
することができる。 上述した手段（１５）によれば、前記アッシング処理を
低温度でかつ同一真空系内で行っているので、アルミニ
ウム膜の側壁に生成されたサイドフィルム中のアルミニ
ウムと酸素との化合物が生成されることを低減すること
ができ、サイドフィルムの除去が容易になると共に、前
記異方性エツチング処理からベーク処理まで大気中に開
放することなく同一真空系内で行い、かつ前記異方性エ
ツチング処理で発生する塩素をベーク処理で低減するこ
とができるので、前記アルミニウム膜の腐食を低減する
ことができる。 上述した手段（１６）によれば、前記アッシング処理を
前記エツチング処理と同一真空系内で行っているので、
アルミニウム膜又はその合金膜の側壁に生成されるサイ
ドフィルムがアルミナ（Ａｇ２Ｏ，）化されることを低
減することができると共に、異方性エツチング処理で発
生する塩素を水洗処理で除去することができるので、前
記アルミニウム膜又はその合金膜の腐食を低減すること
ができる。 上述した手段（１７）によれば、前記ＭＩＳＦＥＴの一
方の半導体領域がチャネルストッパ領域と接触しないの
で、一方の半導体領域のｐｎ接合耐圧を向上し、前記Ｍ
ＩＳＦＥＴを高耐圧゛化することができる。 上述した手段（１８）によれば、前記一方の半導体領域
と前記上層配線との間の層間絶縁膜の表面にゲート電極
の段差形状で凹状に形成され、この凹状に起因し上層配
線を加工するエツチングマスクがその露光時に上層配線
形成層の表面に反射する光によりサイズが縮小されるこ
とを低減することができるので、上層配線の加工精度を
向上することができる。 上述した手段（１９）によれば、前記カラムセレクト信
号線を配置した分に相当する相補性データ線間の寸法の
広がりに基づき、下層電極層を加工するエツチングマス
クが露光時に回折現象でサイズが縮小化される分、予じ
め前記カラムセレクト信号線に隣接する一方のデータ線
に接続されたメモリセルのスタックド構造の情報蓄積用
容量素子の下層電極層のサイズを大きくしたので、この
下層電極層が設定値以下のサイズに縮小化されることが
なく、スタックド構造の情報蓄積用容量素子の電荷蓄積
量を確保することができる。この結果、α線ソフトエラ
ー耐圧を向上し、メモリセルの面積を縮小することがで
きるので、ＤＲＡＭの集積度を向上することができる。 上述した手段（２０）によれば、前記下層電極層とワー
ド線との間の層間絶縁膜を厚くし、下層電極層の段差を
高くしたので、下層電極層の面積を高さ方向で増加し、
スタックド構造の情報蓄積用容量素子の電荷蓄積量を増
加することができると共に、前記下層電極層とゲート電
極との間の層間絶縁膜を薄くし、メモリセル選択用ＭＩ
ＳＦＥＴと相補性データ線との接続部分の段差を低くし
たので、前記接続部分でのアスペクト比を小さくし、相
補性データ線の断線不良を低減することができる。この
結果、α線ソフトエラー耐圧を向上し、ＤＲＡＭの集積
度を向上することができると共に、ＤＲＡＭの電気的信
頼性を向上することができる。 上述した手段（２１）によれば、前記半導体基板、樹脂
膜の夫々の線膨張係数差に基づくストレスを緩和するこ
とができるので、半導体基板の反りや半導体基板やその
主面上の膜にクラックが発生することを防止することが
できる。前記樹脂膜はスクライブ工程前の半導体ウェー
ハ状態のときに塗布されベーク処理することにより形成
されているので、プローブ試験時にプローブ針の接融不
良を低減し、ウェーハ検査工程の信頼性を高め又歩留り
を向上することができる。 上述した手段（２２）によれば、前記樹脂膜を分割する
工程を前記半導体ウェーハの各半導体集積回路装置の形
成領域間及び外部端子の領域の樹脂膜を除去する工程で
行うことができるので、前記樹脂膜を分割する工程に相
当する分、半導体集積回路装置の形成工程数を低減する
ことができる。 上述した手段（２３）によれば、前記塗布型絶縁膜の塗
布そしてベーク処理後に大気に接することなく堆積型絶
縁膜で被覆されるので、塗布型絶縁膜の吸湿を低減し、
塗布型絶縁膜の膜質の劣化を低減することができる。こ
の結果、塗布型絶縁膜と堆積型絶縁膜との接着性の向上
や、塗布型絶縁膜のエツチングレートの変化を防止する
ことができる。 上述した手段（２４）によれば、前記膜のパターンニン
グに際してエツチングの異方性を確保しながら等方性エ
ツチングで下地の段差形状部分の表面上のエツチング残
りを低減することができるので、オーバエツチング量を
低減し、下地表面の損傷や破壊を防止することができる
。 上述した手段（２５）によれば、前記異方性エツチング
で生成される有機ポリマーは等方性エツチングのストッ
パ層として作用するので、等方性エツチングのサイドエ
ツチング量を低減し、エツチングの異方性を高めること
ができる。 上述した手段（２６）によれば、前記ソースガスを無機
シランガスの熱分解温度以下で混合させ、無機シランの
濃度を希薄化することができるので、前記反応室内のソ
ースガスの供給部と半導体ウェーハの保持との間に飛散
する異物（珪素粒子）や反応室内壁に付着する異物を低
減し、結果的に半導体ウェーハの表面に生成される酸化
珪素膜中に混入する異物やその表面に付着する異物を低
減することができるので、酸化珪素膜の膜質を向上する
ことができる。また、ＣｖＤ装置においては、前記反応
室内壁に付着する異物を低減することができる。 以下、本発明の構成について、メモリセル選択用ＭＩＳ
ＦＥＴとスタックド構造の情報蓄積用容量素子との直列
回路でメモリセルを構成するＤＲＡＭに本発明を適用し
た一実施例とともに説明する。 なお、実施例を説明するための全回において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。 （発明の実施例〕 （実施例Ｉ） 本発明の実施例！であるＤＲＡＭを封止する樹脂封止型
半導体装置を第２図（部分断面平面図）で示す。 第２図に示すように、ＤＲＡＭ （半導体ペレット）ｌ
はＳ ＯＪ （Ｓｍａｌｌ −９−ｕｔ−１ｉｎａ Ｊ
−ｂｅｎｄ）型の樹脂封止型半導体装置２で封止されて
いる。ＤＲＡＭＩは樹脂封止型半導体装置２のタブ３Ａ
の表面上に接着剤を介在させて塔載されている。 前記ＤＲＡＭ１は４ＣＭｂｉｔ］の大容量で構成される
。このＤＲＡＭＩは３５０［：ｍｉｌ］の樹脂封止型半
導体装置２に封止されている。ＤＲＡＭＩの主面には
１ ［ｂｉｔｌの情報を記憶するメモリセル（記憶素子
）が行列状に複数配置されたメモリセルアレイが配置さ
れている。メモリセルアレイ以外において、ＤＲＡＭＩ
の主面には直接周辺回路及び間接周辺回路が配置されて
いる。直接周辺回路は、メモリセルの情報書込み動作や
情報読出し動作を直接制御する回路であり、ロウアドレ
スデコーダ回路、カラムアドレスデコーダ回路、センス
アンプ回路等が含まれる１間接周辺回路は、前記直接周
辺回路の動作を間接的に制御する回路であり、クロック
信号発生回路、バッファ回路等が含まれる。 前記ＤＲＡＭＩの最も周辺部において、ＤＲＡＭｌの短
辺側、長辺側の中央部分の夫々には外部端子（ポンディ
ングパッド）ＢＰが配列されている。 この外部端子ＢＰはボンディングワイヤ４を介在させて
インナーリード３Ｂに接続されている。ボンディングワ
イヤ４はアルミニウム（八〇）ワイヤを使用する。また
、ボンディングワイヤ４としては、金（Ａｕ）ワイヤ、
銅（Ｃｕ）ワイヤ、金属ワイヤの表面に絶縁性樹脂を被
覆した被覆ワイヤ等を使用してもよい、ボンディングワ
イヤ４は熱圧着に超音波振動を併用したボンディング法
によりボンディングされている。 前記インナーリード３Ｂはアウターリード３Ｃに一体に
構成されている。このインナーリード３Ｂ、アウターリ
ード３Ｃ１前記タブ３Ａの夫々はリードフレームから切
断されかつ成型されている。 リードフレームは例えばＣｕ、Ｆｅ−Ｎ１（例えばＮｉ
含有率４２［％コ）合金等で形成されている。 前記タブ３Ａには短辺側、長辺側の夫々においてタブ吊
りリード３Ｄが連結されている。 前記アウターリード３Ｃは、Ｓ準規格に基づき。 夫々に印加される信号が規定され、番号−が付されてい
る一同第２図中、左上端は１番端子、左下端は１０番端
子、右下端は１１番端子、右上端は２０番端子である。 このアウターリード３Ｃに印加される信号については、
前述の外部端子ＢＰとの兼ね合いがあるので後述する。 前記ＤＲＡＭＩ、タブ３Ａ、ボンディングワイヤ４、イ
ンナーリード３Ｂ及びタブ吊りリード３Ｄは樹脂封止部
５で封止されている。樹脂封止部５は、低応力化を図る
ために、フェノール系硬化剤、シリコーンゴム及びフィ
ラーが添加さ九たエポキシ系樹脂を使用している。シリ
コーンゴムはエポキシ系樹脂の熱膨張率を低下させる作
用がある。フィラーは球形の酸化珪素粒で形成されてお
り、同様に熱膨張率を低下させる作用がある。 次に、前記樹脂封止型半導体装置１に封止されたＤＲＡ
Ｍｌの概略構成を第３図（チップレイアウト図）に示す
。 第３図に示すように、ＤＲＡＭＩの中央部の表面上には
メモリセルアレイ（Ｍ Ａ）１１が配置されている６本
実施例のＤＲＡＭＩは、これに限定されないが、メモリ
セルアレイ１１は大きく４個のメモリセルアレイＩＩＡ
に分割され、マット構成が採用されている。つまり、同
第３図中、ＤＲＡＭＩの上、側に２個のメモリセルアレ
イ１１Ａが配置され、下側に２個のメモリセルアレイＩ
ＩＡが配置されている、この４個に分割されたメモリセ
ルアレイ１１Ａの夫々はさらに４個のメモリセルアレイ
ＩＩＢに細分化されている。つまり、ＤＲＡＭＩは１６
個のメモリセルアレイＩＩＢが配置されている。１６個
に細分化された１個のメモリセルアレイＩＩＢは２５６
［Ｋｂｉｔｌの容量で構成されている。 前記１６個に細分化されたうちの２個のメモリセルアレ
イＩＩＢの間には夫々カラムアドレスデコーダ回路（Ｙ
Ｄ Ｅ Ｃ）１２及びセンスアンプ回路（ＳＡ）１３
の一部が配置されている。センスアンプ回路１３ハ相補
型ＭＩＳＦＥＴ（ＣＭＯ８）で構成され。 センスアンプ回路１３の一部はｎチャネルＭＩＳＦＥＴ
で構成されている。センスアンプ回路１３の他部である
ｐチャネルＭＩＳＦＥＴは前記一部と対向した位置にお
いてメモリセルアレイＩＩＢの端部に配置されている。 センスアンプ回路１３の一端側からは相補性データ線（
２本のデータ線）がメモリセルアレイ１１Ｂ上に延在し
ており、本実施例のＤＲＡＭｌはフォールデッドビット
ライン方式（２交点方式）を採用している。 前記１６個に細分化されたメモリセルアレイ１１Ｂの夫
々の中央側の一端にはロウアドレスデコーダ回路（Ｘ
Ｄ Ｅ Ｃ）１４及びワードドライバ回路（ＷＤ）１５
が配置されている。 これらメモリセルアレイ１１の周辺に配置された回路１
２〜１６はＤＲＡＭＩの直接周辺回路として構成されて
いる。 前記ＤＲＡＭＩの上辺には上辺周辺回路１６、下辺には
下辺周辺回路１７が配置されている。ＤＲＡＭｌの上側
に配置された２個のメモリセルアレイ１１Ａと下側に配
置された２個のメモリセルアレイ１１Ａとの間には中道
周辺回路１８が配置されている。 また、ＤＲＡＭＩの上側に配置された２個のメモリセル
アレイＩＩＡ間、下側に配置された２個のメモリセルア
レイＩＩＡ間の夫々には中央周辺回路１９が配置されて
いる。これらの周辺回路１６〜１９はＤＲＡＭＩの間接
周辺回路として構成されている。 次に、前述したＤＲＡＭＩの外部端子ＢＰの具体的な機
能及び前記間接周辺回路の具体的な回路配置について、
第４図（要部拡大レイアウト図）を用いて簡単に説明す
る。 まず、ＤＲＡＭＩの周辺に配置された外部端子ＢＰのう
ち、Ａ０〜Ａ、はアドレス信号用の外部端子ＢＰである
。Ｉｌｏ、〜工１０４は入出力信号用の外部端子ＢＰで
ある。ＲＡＳはロウアドレスストローブ信号用の外部端
子ＢＰ、ＣＡＳはカラムアドレスストローブ信号用の外
部端子ＢＰである。 ＷＥはライトイネーブル信号用の外部端子ＢＰ、ＯＥは
アウトプットイネーブル信号用の外部端子ＢＰである＊
Ｖｓｓは基準電位例えば回路の接地電位０［ｖ］用の
外部端子ＢＰ、Ｖｃｃは電源電位例えば回路の動作電位
５ ［Ｖ］用の外部端子ＢＰである。 図示しないが、特に入力信号用の外部端子ＢＰの近傍に
は入力保護回路（静電気破壊防止回路）が配置されてい
る。 前記間接周辺回路の上辺周辺回路１６の夫々の回路は基
本的には各信号が印加される外部端子ＢＰの近傍に配置
されている。 １６０１はライト系回路、１６０２はＲ
ＡＳ系コシコントロール回路る。 １６０３は基板電位
ｖ１１発生回路であり、例えば−２，５〜−３，５［Ｖ
］の電位を生成する回路である。 １６０４はデータ出
カバソファ回路、１６０５は入出力データ回路、１６０
６はデータ出力コントロール回路である。 １６０７はＣＡＳ系コシコントロール回路６０８はリー
ド・ライトコントロール回路、 １６０９はテストモー
ドコントロール回路、１６１０はメインアンプコントロ
ール回路である。 １６１１はＩＯセレクト回路、１６
１２はマット選択及びコモンソース駆動回路である。１
６１４はボンディングマスタ制御回路、１６１ＢはＡＴ
Ｄ回路、１６１７はＸアドレスバッファ回路、１６１９
はＹアドレスバッファ回路である。１６２０はメインア
ンプ回路、１６２１はニブルカウンタ回路、１６２２は
テスト論理回路である。 中道周辺回路１８において、１８０１はＹアドレスバッ
ファ回路、１８０２はＡＴＤ回路、１８０３はマット選
択回路である。 １８０４はＸ系プリデコーダ回路、１
８０５はＸ系冗長回路、１８０６はリフレッシュカウン
タ回路、１８０７はカラム系イコライズ回路である。１
８０８はデコーダモニタ回路、１８０９はＸアドレスバ
ッファ回路、１８１０はコモンＩ１０イコライズ制御回
路、 １８１２はＸアドレスラッチ回路、 １８１３は
リフレッシュコントロール回路である。 下辺周辺回路１７において、 １７０１はマット選択回
路及びコモンソース駆動回路、 １７０２はＹプリデコ
ーダ回路である。 １７０３はＸアドレスバッファ回路
、１７０４はＹアドレスバラフッ回路である。 １７０
５はＡＴＤ回路、 １７０ＢはＹ系冗長回路、１７０７
はＸプリデコーダ回路である。 次に、前記ＤＲＡＭＩの細分化されたメモリセルアレイ
１１Ｂの要部及びその周辺回路の要部について、第５図
（要部等価回路図）を用いて説明する。 第５図に示すように、フォールデッドビットライン方式
を採用するＤＲＡＭｌはメモリセルアレイ（ＭＡ）ＩＩ
Ｂにおいて相補性データ線ＤＬ、ＤＬを列方向に延在さ
せている。この相補性データ線ＤＬは行方向に複数組配
置されている。相補性データ線ＤＬはセンスアンプ回路
（ＳＡ）１３に接続されている。 前記メモリセルアレイＩＩＢにおいて、ワード線ＷＬは
相補性データ線ＤＬと交差する行方向に延在させている
。ワード線ＷＬは列方向に複数本配置されている０図示
していないが、夫々のワード線ＷＬはロウアドレスバッ
プア回路（Ｘ Ｄ Ｅ Ｃ）１４に接続され選択される
ように構成されている。 相補性データ線ＤＬの夫々とワード線ＷＬとの交差部に
は １ ［ｂｉｔｌの情報を記憶するメモリセル（記憶
素子）Ｍが配置されている。メモリセルＭはメモリセル
選択用ｎチャネルＭＩＳＦＥＴＱＪＩと情報蓄積用容量
素子Ｃとの直列回路で構成されている。 メモリセルＭのメモリセル選択用ＭＩＳＦＥＴＱｓは一
方の半導体領域を相補性データ線ＤＬに接続している。 他方の半導体領域は情報蓄積用容量素子Ｃの一方の電極
に接続されている。ゲート電極はワード線ＷＬに接続さ
れている。情報蓄積用容量素子Ｃの他方の電極は電源電
圧１／２Ｖｃｃに接続されている。電源電圧１／２Ｖｃ
ｃは前記基準電圧Ｖｓｓと電源電圧Ｖｃｃとの中間電位
例えば約２゜５［ｖ］である。電源電圧１／２Ｖｃｃは
、情報蓄積用容量素子Ｃの電極間に加わる電界強度を低
減し、誘電体膜の絶縁耐圧の劣化を低減することができ
る。 前記センスアンプ回路１３は前記相補性データ線ＤＬで
伝達されるメモリセルＭの情報を増幅するように構成さ
れている。センスアンプ回路１３で増幅された情報はカ
ラムスイッチ用ｎチャネルＭＩＳＦＥＴＱｙを通してコ
モンデータ線Ｉ１０、工１０の夫々に出力される。カラ
ムスイッチ用ＭＩＳＦＥＴＱｙはカラムアドレスデコー
ダ回路（ＹＤＥＣ）１２で制御される。 前記コモンデータ線Ｉ１０はメインアンプ回路（Ｍ Ａ
Ｐ ）１６２０に接続されている。メインアンプ回路
１６２０はスイッチ用ＭＩＳＦＥＴ （符号は付けない
）、出力信号線ＤＯＬ、ＤＯＬ、データ出力バッフ７回
路（Ｄ ｏ Ｂ）１６０４の夫々を通して出力信号用外
部端子（Ｄｏｕｔ ） Ｂ Ｐに接続されている。つま
り、メインアンプ回路１６２０でさらに増幅されたメモ
リセルＭの情報は出力信号線ＤＯＬ、データ出力バッフ
ァ回路１６０４、外部端子ＢＰの夫々を通してＤＲＡＭ
Ｉの外部に出力される。 次に、前記ＤＲＡＭ１のメモリセルＭ及び周辺回路（セ
ンスアンプ回路やデコーダ回路等）を構成する素子の具
体的な構造について説明する。メモリセルアレイＩＩＢ
の平面構造は第６図（要部平面図）で示す、メモリセル
アレイＩＩＢの断面構造及び周辺回路の素子の断面構造
は第１図（要部断面図）で示す、なお、第１図の左側に
示すメモリセルＭの断面構造は第６図のＩ−１切断線で
切った部分の断面構造を示している。また、第１図の右
側は周辺回路を構成する０ＭＯ８の断面構造を示してい
る。 第１図及び第６図に示すように、ＤＲＡＭｌは単結晶珪
素からなるｐ−型半導体基板２０で構成されている。半
導体基板２０は、（１００）結晶面を素子形成面として
使用し、例えば１０［Ω−１］程度の抵抗値で形成され
ている。半導体基板２０の一部の主面はイオン打込法に
よる約１０°［ａｔｏｍｓ／ｄ１以上の不純物の導入が
行われていない、一部の領域とは少なくともメモリセル
アレイＩＩＢの領域である。前記不純物の導入は結晶欠
陥を多量に発生させ、情報となる電荷をリークさせてし
−まうので、不純物の導入の領域が部分的に制限されて
いる。 したがって、Ｎａ等の重金属による汚染を低減するため
に、本実施例のＤＲＡＭＩは半導体基板２０の深い領域
にゲッタリング層を有したものが使用されている。ゲッ
タリング層は半導体基板２０の主面から約１０［μｍ］
より深い領域（ウェル領域２１．２２の夫々よりも深い
領域）に形成されている。 前記半導体基板２０のメモリセルＭ（メモリセルアレイ
１１） 、ｎチャネルＭＩＳＦＥＴＱｎの夫々の形成領
域の主面部にはｐ−型ウェル領域２２が設けられている
。半導体基板２０のｐチャネルＭＩＳＦＥＴＱｐの形成
領域の主面部にはに型ウェル領域２１が設けられている
。つまり、本実施例のＤＲＡＭｌはツインウェル構造で
構成されている。 ウェル領域２１．２２の夫々の半導体素子形成領域間の
主面上には素子間分離用絶縁膜（フィールド絶縁膜）２
３が設けられている。ｐ′型ウェル領域２２の主面部に
おいて、素子間分離用絶縁膜２３下にはｐ型チャネルス
トッパ領域２４Ａが設けられている。 素子間分離用絶縁膜２３をゲート絶縁膜とする寄生ＭＯ
８はｎ型反転し易いので、チャネルストッパ領域２４Ａ
は少なくともｐ−型ウェル領域２２の主面部に設けられ
ている。 メモリセルアレイ１１のメモリセルＭの形成領域におい
て、ｐ−型ウェル領域２２の主面部にはｐ型半導体領域
２４Ｂが設けられている。ｐ型半導体領域２４Ｂは実質
的にメモリセルアレイ１１の全面に設けられている。ｐ
型半導体領域２４Ｂは、前記ｐ型チャネルストッパ領域
２４Ａと同一製造工程、同−製造マスクで形成され、ｐ
型チャネルストッパ領域２４Ａを形成するｐ型不純物（
Ｂ）の横方向の拡散により形成されている６周辺回路を
構成するｎチャネルＭＩＳＦＥＴＱｎに比べて、メモリ
セルＭのメモリセル選択用ＭＩＳＦＥＴＱｓのゲート幅
寸法は小さく構成されている。つまり、前記ｐ型不純物
の横方向の拡散により、メモリセルＭの実質的に全面に
前記ｐ型半導体領域２４Ｂが形成されるようになってい
る。このｐ型半導体領域２４Ｂはｐ−型半導体基板２０
に比べて不純物濃度が高いＰ−型ウェル領域２２よりも
さらに高い不純物濃度で形成されている。ｐ型半導体領
域２４Ｂは、メモリセル選択用ＭＩＳＦＥＴＱｓのしき
い値電圧を高めることができ、又情報蓄積用容量素子Ｃ
の電荷蓄積量を高めることができる。また、ｐ型半導体
領域２４Ｂ、は少数キャリアに対するポテンシャルバリ
ア領域としても作用している。 メモリセルＭのメモリセル選択用ＭＩＳＦＥＴＱｓは第
１図、第６図及び第７図（所定の製造工程における要部
平面図）に示すようにｐ−型ウェル領域２２（実際には
ｐ型半導体領域２４Ｂ）の主面部に構成されている。メ
モリセル選択用Ｍ Ｉ Ｓ ＦＥＴＱｓは素子間分離用
絶縁膜２３及びｐ型チャネルストッパ領域２４Ａで規定
された領域内に構成されている。メモリセル選択用ＭＩ
ＳＦＥＴＱｓは主にｐ−型ウェル領域２２、ゲート絶縁
膜２５、ゲート電極２６、ソース領域又はドレイン領域
である一対のｎ型半導体領域２８で構成されている。 前記ｐ−型ウエル領域２２はチャネル形成領域として使
用されている。ゲート絶縁膜２５はｆ型ウェル領域２２
の主面を酸化して形成した酸化珪素膜で形成されている
。 ゲート電極２６はゲート絶縁膜６の上部に設けられてい
る。ゲート電極２６は、例えば、ＣＶＤ法で堆積した多
結晶珪素膜で形成し、２００〜３００［ｎｍ］程度の膜
厚で形成されている。この多結晶珪素膜は抵抗値を低減
するｎ型不純物（Ｐ成はＡＳ）を導入している。また、
ゲート電極２６は、高融点金属（Ｍｏ、 Ｔｉ、 Ｔａ
、Ｗ）膜や高融点金属シリサイド（ＭｏＳｉ、、ＴｉＳ
ｉ２．ＴａＳｉ、、ＷＳｉ２）膜の単層で構成してもよ
い、また、ゲート電極２６は、多結晶珪素膜上に前記高
融点金属膜や高融点金属シリサイド膜を積層した複合膜
で構成してもよい。 ゲート電極２６は、第６図及び第７図に示すように、行
方向に延在するワード線（ＷＬ）２Ｂと一体に構成され
ている。つまり、ゲート電極２６、ワード線２６の夫々
は同一導電層で形成されている。ワード線２６は行方向
に配置された複数のメモリセルＭのメモリセル選択用Ｍ
ＩＳＦＥＴＱｓの夫々のゲート電極２６を接続するよう
に構成されている。 第７図に示すように、メモリセル選択用ＭＩＳＦＥＴＱ
ｓのゲート電極２６のゲート長寸法はワード線２６の幅
寸法に比べて太く構成されている。例えば、ゲート電極
２６のゲート長寸法は１．０［μｍ］に対してワード線
の幅寸法は０．６［μｍ］で構成されている。なお、本
実施例のＤＲＡＭｌは、前記ワード線２６の配線間寸法
０．６［μｍ］を除き、最小加工寸法を０．８［μｍ］
とする所謂０．８［μｍコ製造プロセスを採用している
。 第６図及び第７図に示すように、メモリセルＭは相補性
データ線（５０）の一方のデータ線ＤＬとワード線ｚ６
との第１の交差部、前記相補性データ線の他方のデータ
線ＤＬと前記ワード線２６の列方向に隣接する他のワー
ド線２６との第２の交差部の夫々に配置されている。前
記夫々のワード線２６は実質的に同一幅寸法で所定隔離
寸法を保持した状態で平行に行方向に延在させている。 この２本のワード線２６は、相補性データ線の夫々のデ
ータ線ＤＬ、データ線ＤＬ毎に互いに反対方向に突出す
るように、ジグザグに行方向に延在させている。前記第
１の交差部において、ワード線２６はそれに隣接する他
のワード線２６側にメモリセルＭの形状に沿って突出部
２６Ａが設けられている。同様に、第２の交差部におい
て、他のワード線２６の前記ワード線２Ｂ側にメモリセ
ルＭの形状に沿って突出部２６Ａが設けられている。こ
の突出部２６Ａは、実質的にメモリセル選択用ＭＩＳＦ
ＥＴＱｓのゲート電極２６として使用され、ワード線２
６の配線幅寸法に比べてゲート長寸法を長くするように
なっている。 しかも、突出部２６Ａは、メモリセルＭの周囲を規定す
る素子間分離用絶縁膜２３と少なくとも製造工程におけ
る合せ余裕寸法を有する程度に重ね合せるだけで、前述
のようにメモリセルＭの形状に沿って（メモリセル選択
用ＭＩＳＦＥＴＱｓのゲート幅寸法と同程度で）突出さ
せている。つまり。 第７図に示すように、メモリセル選択用ＭＩＳＦＥＴＱ
ｓのゲート長寸法で単純にワード線２６の配線幅寸法を
規定した場合のワード線２６間の離隔寸法Ａに比べて、
素子間分離用絶縁膜２３上での離隔寸法を充分に確保す
ることができるので、ワード線２６の延在方向のメモリ
セルＭ間隔を縮小することができる。 このように、（請求項２４−手段１４）メモリセル選択
用ＭＩＳＦＥＴＱｓと情報蓄積用容量素子Ｃとの直列回
路で形成されたメモリセルＭを配置する。フオールデッ
トビットライン方式のＤＲＡＭｌにおいて、相補性デー
タ線（５０）の一方の第１データ線ＤＬと第１ワード線
２６との第１交差部。 前記相補性データ線の他方の第２データ線ＤＬと前記第
１ワード線２６の列方向に隣接する他の第２ワード線２
６との第２交差部の夫々に前記メモリセルＭを配置し、
前記第１ワード線２６、第２ワード線２６の夫々を実質
的に同一幅寸法で所定隔離寸法を保持した状態で平行に
行方向に延在させると共に、前記第１データ線ＤＬ、第
２データ線ＤＬの夫々毎に互いに反対方向に突出するよ
うに第１ワード線２６、第２ワード線２６の夫々をジグ
ザグに延在させ、前記第１交差部の第１ワード線２６の
第２ワード線２６側をメモリセルＭの形状に沿って突出
させる（突出部２６Ａを設ける）と共に、第２交差部の
第２ワード線２６の第１ワード線２６側をメモリセルＭ
の形状に沿って突出させる。この構成により。 前記第１ワード線２６及びその突出部２６Ａは第１交差
部においてメモリセル選択用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ
Ｑ ｓのゲート電極２Ｂとして、第２ワード線２６及び
その突出部２６Ａは第２交差部においてメモリセル選択
用ＭＩＳＦＥＴＱｇのゲート電極２６として夫々使用さ
れ、前記突出させた分、メモリセル選択用ＭＩＳＦＥＴ
Ｑｓｓのゲート長を確保することができるので、短チヤ
ネル効果を低減することができると共に、前記第１交差
部、第２交差部の夫々に配置されたメモリセルＭ間隔を
縮小することができる。この結果、メモリセルＭの占有
面積を縮小し。 かつメモリセルＭ間の分離領域の占有面積を縮小するこ
とができるので、ＤＲＡＭＩの集積度を向上することが
できる。 前記ｎ型半導体領域２８は、周辺回路を構成するＭＩＳ
ＦＥＴＱｎのゴ型半導体領域（３７）に比べて、少なく
とも情報蓄積用容量素子Ｃを接続する側を低不純物濃度
で形成している。具体的に、ｎ型半導体領域２８はＩ
Ｘ １０”［ａｔｏｍｓ／ ａｓ”コ未滴の低不純物濃
度のイオン打込法で構成されている。つまり、ｎ型半導
体領域２８は、不純物の導入に起因する結晶欠陥の発生
を低減し、しかも不純物の導入後の熱処理によって結晶
欠陥を充分に回復できるように形成されている。したが
って、ｎ型半導体領域２８は、ｐ−型ウェル領域２２と
のｐｎ接合部においてリーク電流量が少ないので、情報
蓄積用容量素子Ｃに蓄積された情報となる電荷を安定に
保持することができる。 前記ｎ型半導体領域２８は、ゲート電極２６に対して自
己整合で形成され、チャネル形成領域側が低不純物濃度
で構成されているので、Ｌ Ｄ Ｄ （Ｌｉｇｈｔｌｙ
Ｄ ｏｐｅｄ旦ｒａｉｎ）構造のメモリセル選択用Ｍ
ＩＳＦＥＴＱｓを構成する。 また、前記メモリセル選択用ＭＩＳＦＥＴＱｓの一方（
相補性データ線の接続側）のｎ型半導体領域２８はｎ型
半導体領域４１と一体に構成されている。 他方（情報蓄積用容量素子Ｃの接続側）のｎ型半導体領
域２８はｎ型半導体領域３３Ａと一体に構成されている
。前記ｎ°型半導体領域４１は相補性データ線（５０）
と一方のｎ型半導体領域２８との接続を行う接続孔４０
Ａに規定された領域内において形成されている。ｎ°型
半導体領域４１は相補性データ、Ｉ （５０）とｐ−型
ウェル領域２２との短絡を防止するように構成されてい
る。前記ｎ°型半導体領域３３Ａは、後述するスタック
ド構造の情報蓄積用容量素子Ｃの下層電極層（３３）と
他のｎ型半導体領域２８との接続を行う接続孔３２で規
定された領域内において形成されている。ｎ型半導体領
域３３Ａは、前記下層電極層３３に導入されたｎ型不純
物を拡散することにより形成されている。 前記メモリセル選択用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｓ
のゲート電極２６の上層には絶縁膜２７が設けられ、ゲ
ート電極２６、絶縁膜２７の夫々の側壁にはサイドウオ
ールスペーサ２９が設けられている。絶縁膜２７は主に
ゲート電極２６、その上に形成される情報蓄積用容量素
子Ｃの各電極（特に３３）の夫々を電気的に分離するよ
うに構成されている。サイドウオールスペーサ２９は主
にＬＤＤ構造のメモリセル選択用ＭＩＳＦＥＴＱｓを構
成するようになっている。前記絶縁膜２７、サイドウオ
ールスペーサ２９の夫々は、その製造方法については後
述するが、無機シランガス及び酸化窒素ガスをソースガ
スとするＣＶＤ法で堆積された酸化珪素膜で形成されて
いる。この酸化珪素膜は、有機シランガスをソースガス
とするＣＶＤ法で堆積した酸化珪素膜に比べて、下層の
段差状でのステップカバレッジが高く、又膜の縮みが小
さい。 このように、（１０−６）メモリセル選択用ＭＩＳＦＥ
ＴＱｓのゲート電極２６上に絶縁膜２７を形成し、前記
ゲート電極２６の側壁及びその上層の絶縁膜２７の側壁
にサイドウオールスペーサ２９を形成するＤＲＡＭＩに
おいて、前記ゲート電極２６上の絶縁膜２６．サイドウ
オールスペーサ２９の夫々を、無機シランガス及び酸化
窒素ガスをソースガスとするＣＶＤ法で堆積した酸化珪
素膜で構成する。この構成により、前記ゲート電極２６
上の絶縁膜２７、サイドウオールスペーサ２９の夫々で
ある酸化珪素膜は有機シランをソースガスとするＣＶＤ
法で堆積した酸化珪素膜に比べで膜の縮みを低減するこ
とができるので、前記絶縁膜２７とサイドウオールスペ
ーサ２９との間の剥離を低減し、前記ゲート電極２６と
それ以外の導電層（例えば下層電極層３３）との間のリ
ークを防止し、電気的信頼性を向上することができると
共に、前記ゲート電極２６上の絶縁膜２７、サイドウオ
ールスペーサ２９の夫々である酸化珪素膜のステップカ
バレッジが高いので、酸化珪素膜の膜厚の均一性を高め
、絶縁耐圧を向上することができる。また、ステップカ
バレッジが高いので、同一の側壁膜厚を得るのに必要な
堆積膜厚を薄膜化でき、段差を低減でき、前記下層電極
層３３の加工が容易となる。 前記メモリセルＭの情報蓄積用容量素子Ｃは。 第１図、第６図及び第８図（所定の製造工程における要
部平面図）に示すように、主に、下層電極層３３、誘電
体１１４１３４、上層電極層３５の夫々を順次積層して
構成されている。情報蓄積用容量素子Ｃは所謂スタック
ド構造（積層型：５ＴＣ）で構成されている。 このスタックド構造の情報蓄積用容量素子Ｃの下層電極
層３３の一部（中央部分）はメモリセル選択用ＭＩＳＦ
ＥＴＱｓの他方のｎ型半導体領域２８に接続されている
。この接続は層間絶縁膜３１に形成された接続孔３１Ａ
及びサイドウオールスペーサ２９で規定された接続孔３
２を通して行われている。接続孔３２の列方向の開口サ
イズはメモリセル選択用ＭＩＳＦＥＴＱＳのゲート電極
２Ｂ、それに隣接するワード線２６の夫々の離隔寸法で
規定されている。 接続孔３１Ａの開口サイズと接続孔３２の開口サイズと
の差は少なくとも製造工程におけるマスク合せ余裕寸法
に相当する分より大きくなっている。下層電極層３３の
他部（周辺部分）はゲート電極２６、ワード線２６の夫
々の上部まで引き伸ばされている。 前記層間絶縁膜３１はその下層の絶縁膜２７、サイドウ
オールスペーサ２９の夫々と同様の絶縁膜で形成されて
いる。つまり、無機シランガス及び酸化窒素ガスをソー
スガスとするＣＶＤ法で堆積した酸化珪素膜で形成され
ている。 前記下層電極層３３は例えばＣＶＤ法で堆積した多結晶
珪素膜で形成し、この多結晶珪素膜には抵抗値を低減す
るｎ型不純物（Ａｓ或はＰ）が高濃度に導入されている
。下層電極層３３は、下地の段差形状を利用し、かつ側
壁を利用してスタックド構造の情報蓄積用容量素子Ｃの
電荷蓄積量を増加するために、例えば２００〜４００［
ｎｍコ程度の比較的厚い膜厚で形成されている。 前記下層電極層３３の平面形状は、第６図及び第８図に
示すように、相補性データ線（５０）が延在する列方向
に長い方形状で構成されている。第８図に示すように、
ワード線２６が延在する行方向に配置された各下層電極
層３３は製造工程における最小加寸法か又はそれに近い
加工寸法で形成されている。同様に、相補性データ線（
５０）が延在する列方向に配置された各下層電極層３３
のうち、相補性データ線の接続側でなく、素子間分離用
絶縁膜２３を介在させる下層電極層３３間は前記最小加
寸法か又はそれに近い加工寸法で形成されている。これ
に対して、相補性データ線の接続側において、下層電極
層３３間は、メモリセル選択用ＭＩＳＦＥＴＱＳのｎ型
半導体領域２８と相補性データ線（５０）との接続領域
、上層電極層３Ｓと相補性データ線（５０）との絶縁耐
圧、下層電極層３３と上層電極層３５との重なり、及び
下層電極層３３と相補性データ線（５ｏ）との絶縁耐圧
を確保する寸法に相当する分、離隔されている。この下
層電極層３３には、前記ｎ型半導体領域２８と相補性デ
ータ線（５０）との接続側に平面方形状に形成された領
域から平面方向に突出する補正パターン３３Ａが設けら
れている。下層電極層３３を加工するエツチングマスク
（フォトレジスト膜）は、前記接続領域において下層電
極層３３間隔が広い領域で発生する回折現象及びワード
線２６の段差からの反射光によりサイズが縮小されてし
まう、このため、下層電極層３３のサイズが所定の設定
値よりも小さくなるので、スタックド構造の情報蓄積用
容量素子Ｃの電荷蓄積量が低下する。そこで、補正パタ
ーン３３Ａは、予じめサイズの縮小分を見込んで下層電
極層３３のサイズを大きくするように構成されている。 補正パターン３３は、レイアウト的に下層電極層３３間
に余裕がある前記接続側に配置されているが、これに限
定されず、前述の位置と反対側に配置してもよい、なお
、現実の下層電極層３３の平面形状は方形状の角部分が
かなり落ちるので、全体的にまるみを有するように形成
される。 このように、（１−１）メモリセル選択用ＭＩＳＦＥＴ
Ｑｓとスタックド構造の情報蓄積用容量素子Ｃとの直列
回路でメモリセルを構成するＤＲＡＭｌにおいて、前記
スタックド構造の情報蓄積用容量素子Ｃの下層電極層３
３にその表面々積を増加させる補正パターン３３Ａを構
成する。これにより、隣接する下層電極層３３の間隔の
大きい領域（相補性データ線側）において、フォトリソ
グラフィ技術の露光時の回折現象及びワード線２６から
の反射光によって、前記下層電極層３３を加工するエツ
チングマスクのサイズが縮小されることを低減できる（
予じめサイズが縮小される分補正している）ので、下層
電極層３３の表面々積を確保し、スタックド構造の情報
蓄積用容量素子Ｃの電荷蓄積量を増加することができる
。この結果、α線ソフトエラ−耐圧を向上し、メモリセ
ルＭ面積を縮小できるので、ＤＲＡＭｌの集積度を向上
することができる。 誘電体膜３４は、基本的には下層電極層（多結晶珪素膜
）３３の上層（表面上）にＣＶＤ法で堆積させた窒化珪
素膜３４Ａ、この窒化珪素膜３４Ａを高圧で酸化した酸
化珪素膜３４Ｂを積層した２層構造で構成されている。 実際には、誘電体膜３４は、下層電極層３３である多結
晶珪素膜の表面に自然酸化珪素膜（３［ｎｍ１未満の非
常に薄い膜厚なので図示しない）が形成されるので、自
然酸化珪素膜、窒化珪素膜３４Ａ、酸化珪素膜３４Ｂの
夫々を順次積層した３層構造で構成されている。前記誘
電体膜３４の窒化珪素膜３４Ａは、ＣＶＤ法で堆積され
るので、下地の多結晶珪素膜（下層電極層３３）の結晶
状態や段差形状に影響されず、下地に対して独立なプロ
セス条件で形成することができる。つまり、窒化珪素膜
３４Ａは、多結晶珪素膜の表面を酸化して形成した酸化
珪素膜に比べて、絶縁耐圧が高く、単位面積当りの欠陥
数が少ないので、リーク電流が非常に少ない、しかも、
窒化珪素膜３４Ａは酸化珪素膜に比べて誘電率が高い特
徴がある。酸化珪素膜３４Ｂは、非常に良質な膜で形成
することができるので、前記窒化珪素膜３４Ａの前記特
性をさらに向上させることができる。また、後に詳述す
るが。 酸化珪素膜３４Ｂは、高圧酸化（１，５〜１０［気圧］
）で形成されるので、常圧酸化に比べて短い酸化時間つ
まり熱処理時間で形成することができる。酸化珪素膜３
４Ｂが薄く（例えば２［ｎｍｌ以下）、常圧（１〔気圧
］）の酸化によっても熱処理時間が許容される範囲であ
るときは、常圧酸化でも形成することができる。 誘電体膜３４は、下層電極層３３の上面及び側壁に沿っ
て設けられており、下層電極層３３の側壁部分を利用し
て高さ方向に面積を稼いでいる。誘電体膜３４の面積の
増加はスタックド構造の情報蓄積用容量素子Ｃの電荷蓄
積量を向上することができる。 この誘電体膜３４の平面形状は上層電極層３５の平面形
状で規定され、実質的に上層電極層３５と同一形状で構
成されている。 前記上層電極層３５は誘電体膜３４を介在させて下層電
極層３３を覆うようにその上部に設けられている。上層
電極層３５は隣接する他のメモリセルＭのスタックド構
造の情報蓄積用容量素子Ｃの上層電極層３５と一体に構
成されている。上層電極層３５には電源電圧１／２Ｖｃ
ｃが印加されている。上層電極層３５は例えばＣＶＤ法
で堆積した多結晶珪素膜で形成され、この多結晶珪素膜
には抵抗値を低減するｎ型不純物が導入されている。上
層電極層３５は例えば前記下層電極層３３と同等か同等
以下の膜厚で形成されている。 このように、（１１−７）層間絶縁膜（下地絶縁膜）３
１上に形成された下層電極層３３、前記層間絶縁膜３１
上及び下層電極層３３の表面上に形成された誘電体［３
４及びこの誘電体膜３４上に形成された上層電極層３５
で構成されたスタックド構造の情報蓄積用容量素子Ｃを
有するＤＲＡＭＩにおいて、前記スタックド構造の情報
蓄積用容量素子Ｃの誘電体膜３４を窒化珪素膜３４Ａを
有する複合膜で構成し、前記層間絶縁膜３１を無機シラ
ンガス及び酸化窒素ガスをソースガスとするＣＶＤ法で
堆積した酸化珪素膜で構成する。この構成により、前記
スタックド構造の情報蓄積用容量素子Ｃの誘電体膜３４
に対する層間絶縁膜３１の膜の縮みを低減し、前記誘電
体膜３４と層間絶縁膜３１との間に発生するストレスを
低減することができるので、誘電体膜３４の破壊を防止
し、下層電極層３３と上層電極層３５との間のリーク電
流を防止し、電気的信頼性を向上することができると共
に、前記層間絶縁膜３１のステップカバレッジが高いの
で、層間絶縁膜３１の膜厚の均一性を高め、層間絶縁膜
３１上の下層電極層３３とその下の導電層（例えばゲー
ト電極２６やワード線２６）との間の絶縁耐圧を高める
ことができる。 前記メモリセルＭは第１図、第６図、第７図及び第８図
に示すように列方向に隣接する他の１個のメモリセルＭ
と接続さ九ている。つまり、列方向に隣接する２個のメ
モリセルＭは、夫々のメモリセル選択用ＭＩＳＦＥＴＱ
ｓの一方のｎ型半導体領域２８を一体に構成し、その部
分を中心に反転パターンで構成されている。この２個の
メモリセルＭは行方向に配置され、この２個のメモリセ
ルＭと行方向に隣接する他の２個のメモリセルＭとは列
方向に２分の１ピツチずれて配置されている。 メモリセルＭのメモリセル選択用ＭＩＳＦＥＴＱｓの一
方のｎ型半導体領域２８には第１図及び第６図に示すよ
うに相補性データ線（ＤＬ）５０が接続されている。相
補性データ線５０は層間絶縁膜３６．３９．４０の夫々
に形成された接続孔４０Ａを通してｎ型半導体領域２８
に接続されている。相補性データ線５０とｎ型半導体領
域２８との接続にはぎ型半導体領域４１を介在させて行
われている。 前記層間絶縁膜３６．３９の夫々は例えばＣＶＤ法で堆
積した酸化珪素膜で形成されている。層間絶縁膜４０は
フローによる平坦化が可能なリン及びホウ素を含んだ酸
化珪素膜（Ｂ Ｐ Ｓ Ｇ）で構成されている。前記層
間絶縁膜３９は、絶縁耐圧の確保及び、その上層の層間
絶縁膜４０に導入されているＢやＰが素子に漏れること
を防止する目的で設けられている。 前記相補性データ線５０は、遷移金属膜（バリアメタル
膜）５０Ａ、アルミニウム膜又はアルミニウム合金膜５
０Ｂ、遷移金属膜（保護膜）５０ｃの夫々を順次積層し
た３層構造で構成されている。 前記相補性データ線５０のうちの下層の遷移金属膜５０
Ａは、アルミニウム膜５０Ｂとｎ型半導体領域２８（実
際にはぎ型半導体領域４１）との接続部に単結晶珪素が
析出し、接続部の抵抗値が増加することを防止するよう
に構成されている。つまり、下層の遷移金属膜５０Ａは
所謂バリアメタル膜として使用されている。この下層の
遷移金属膜５０Ａは、その上層のアルミニウム膜５０Ｂ
を形成する前に形成することができるので、アルミニウ
ム膜５０Ｂの溶融温度に近い又はそれ以上の温度のＣＶ
Ｄ法を使用することができる。具体的に、下層の遷移金
属膜５０ＡはＣＶＤ法で堆積したＷＳｉ２膜を使用する
。また、下層の遷移金属膜５０Ａは例えばＴａＳｉ３膜
やＴｉＮ膜で形成してもよい（つまり、本実施例の遷移
金属膜は、遷移金属膜、遷移金属珪化膜及び遷移金属窒
化膜を含む）、ＣＶＤ法で堆積された下層の遷移金属膜
５０Ａは、下地の段差形状の大きい部分、特に、相補性
データ線５ｏの接続部分でのステップカバレッジを大幅
に向上することができる。なお、下層の遷移金属膜５０
Ａは、低温度のスパッタ法で堆積した場合、抵抗値を低
減し安定化を図る目的で約９００［’Ｃ］程度の高温度
の熱処理を施さなければならない、下層の遷移金属膜５
０Ａはｎ型半導体領域２８や周辺回路の領域においてｐ
°型半導体領域（３８）に接続され、さらに層間絶縁膜
４０上に形成さ九ているので、前記高温度の熱処理は不
純物の相互拡散を生じ、各接続部分での抵抗値を増大さ
せてしまう、この点がらも、前記下層の遷移金属膜５０
Ａは低抵抗化のための熱処理が不要な６５０［’Ｃ］以
上９００［’Ｃ］以下のＣＶＤ法で形成することが望ま
しい。 前記相補性データ線５０の中層のアルミニウム膜５０Ｂ
は、基本的に配線の主要部として使用され、抵抗値の低
い材料で形成されている。アルミニウム膜５０Ｂとして
その合金膜を使用する場合、アルミニウム膜にＣｕやＣ
ｕ及びＳｉを添加する。ＣＵは、マイグレーション現象
を低減するために添加され、例えば０．５［重量％］程
度添加されている。Ｓｉは、アロイスパイク現象を低減
するために添加され、例えば１〜１．５［重量％コ程度
添加されている。アルミニウム膜５０Ｂは例えばスパッ
タ法で堆積されている。 相補性データ線５０の上層の遷移金属膜５ｏｃは主にア
ルミニウム膜ＳＯＨの表面に析出するアルミヒルロック
現象を低減する目的で形成されている。 また、上層の遷移金属膜５０ｃは、相補性データ線５０
の表面の反射率をアルミニウム膜５０Ｂの表面の場合に
比べて低減し、相補性データ線５ｏを加工するエツチン
グマスクの露出時に回折現象及び隣接する下地の段差か
らの反射光により前記エツチングマスクのサイズが縮小
されることを低減できるように構成されている。上層の
遷移金属膜５ｏｃは、下層の遷移金属膜５０Ａと異なり
、アルミニウム膜５０Ｂを形成した後に堆積されるので
、アルミニウム膜５０Ｂが溶融しない低温度のスパッタ
法で堆積さ九ている。上層の遷移金属膜５０Ｃは相補性
データ線５０の抵抗値を実質的に低下させる必要がない
ので、スパッタ法で堆積した後に高温度の熱処理を施す
必要がない、この上層の遷移金属膜５０ＣはＭ ｏ Ｓ
ｉ 、膜で形成されている。また、上層の遷移金属膜
５０Ｃは前記以外の遷移金属膜例えばＷＳｉ 、、’ｒ
ａ ５ｉ２１Ｔ’ｉ Ｓ Ｌ膜等で形成してもよい。 このように、（３−２）段差形状を有する下地表面（４
０）上に相補性データ線（配線）５０を延在させるＤＲ
ＡＭｌにおいて、前記相補性データ線５０を。 ＣＶＤ法で堆積した遷移金属膜５０Ａ、スパッタ法で堆
積したアルミニウム膜（又はその合金膜）５０Ｂの夫々
を順次積層した複合膜で構成する。この構成により、前
記アルミニウム膜５０Ｂは抵抗値が小さく、相補性デー
タ線５０の信号伝達速度を速くすることができるので、
情報書込み動作速度、情報読出し動作速度の高速化を図
ることができると共に、前記遷移金属膜ＳＯＡは下地の
段差部分でのステップカバレッジが高く、相補性データ
線５０の断線不良を低減することができるので、電気的
信頼性を向上することができる。また、前記相補性デー
タ線５０の下層の遷移金属膜５０Ａはｎ型半導体領域２
８等のＳｉとの接続部においてＳｉの析出現象を防止す
ることができる。 また、（４−３）前記相補性データ線５０は、ＣＶＤ法
で堆積した遷移金属膜５０Ａ、スパッタ法で堆積したア
ルミニウム膜５０Ｂ、スパッタ法で堆積した遷移金属膜
５０Ｇの夫々を順次積層した３眉構造の複合膜で構成す
る。この構成により、前記相補性データ線５０の上層の
迦移金属膜５０Ｇはアルミニウムヒルロックの発生を防
止することができる。 また、相補性データ線５０の上層の遷移金属膜５０Ｃは
アルミニウム膜５０Ｂやその合金膜の表面の反射率を低
減し、相補性データ線５０の加工を行うエツチングマス
クを形成する際の露光時の回折現象及び下地段差からの
反射光による過剰な露光を低減することができるので、
相補性データ線５０の加工精度を向上することができる
。また、相補性データ線５０の上層の遷移金属膜５０Ｃ
は、その下層のアルミニウム膜５０Ｂの溶融点に比べて
低い温度で堆積することができるので、アルミニウム膜
５０Ｂを溶融させることがない。 前記相補性データ線５０は製造工程における第１層目の
配線形成工程により形成されている。この相補性データ
線５０は、多層配線構造特有の段差形状を緩和するため
に、その上層の製造工程における第２層目の配線形成工
程で形成される配線（５３）に比べて薄い膜厚で形成さ
れている。なお、本実施例のＤＲＡＭＩは２層配線構造
（２層アルミニウム配線構造）で構成されている。また
、ＤＲＡＭｌは３層ゲート配線構造（３層多結晶珪素膜
構造）で構成されている。 前記第１図及び第６図に示すように、相補性データ線５
０の上層には層間絶縁膜５１を介在させてシャント用ワ
ード線（ＷＬ）５３が行方向に延在するように構成され
ている。シャント用ワード線５３は、図示しないが、数
十〜数百個のメモリセルＭ毎に相当する所定領域におい
て、後述するようにワード線（Ｗ Ｌ ）２６に接続さ
れている。ワード線２６はメモリセルアレイＩＩＢにお
いて延在方向に複数個に分割されており、シャント用ワ
ード線５３は前記分割された複数個の夫々のワード線２
６に接続されている。シャント用ワード線５３は、ワー
ド線２６の抵抗値を低減し、情報書込み動作、情報読出
し動作の夫々においてメモリセルＭの選択速度を速くで
きるように構成されている。 前記層間絶縁膜５１は、第１図に示すように、酸化珪素
膜（堆積型絶縁膜）５１Ａ、酸化珪素膜（塗布型絶縁膜
）ＳＩＢ、酸化珪素膜（堆積型絶縁膜）５１ｃの夫々を
順次積層した複合膜で構成されている。 層間絶縁膜５１の下層の酸化珪素膜５１Ａ、上層の酸化
珪素膜５１Ｃの夫々はプラズマＣＶＤ法で堆積させた酸
化珪素膜で形成する。中層の酸化珪素膜５１Ｂは５ＯＧ
（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）法で塗布した後べ一り
処理を施した酸化珪素膜で形成する。この中層の酸化珪
素膜５１Ｂは層間絶縁膜５１の表面を平坦化する目的で
形成されている。中層の酸化珪素膜５１Ｂは、塗布した
後ベーク処理を施し、さらに全表面にエツチング処理を
施して段差部の凹部のみに埋込むように形成されている
。特に、中層の酸化珪素膜５１Ｂは第１層目の配線（５
０）と第２層目の配線（５３）との接続部分（接続孔５
２）において残存しないようにエツチング処理により除
去されている。 つまり、中層の酸化珪素膜５０Ｂはそれに含まれる水分
による前記配線（５０，５３の夫々）のアルミニウム膜
の腐食を低減できるように構成されている。 前記シャント用ワード線５３は、前記相補性データ線５
０の断面構造と類似した構造で形成されており、遷移金
属膜５３Ａ、アルミニウム膜（アルミニウム合金膜）５
３Ｂ、遷移金属膜５３Ｇの夫々を順次積層した３層構造
の複合膜で構成されている。シャント用ワード線５３の
下層の遷移金属膜５３Ａ、上層の遷移金属膜５３Ｃの夫
々は、下層配線である相補性データ線５０でアルミニウ
ム膜５０Ｂを形成しているので、低温度で堆積できるス
パッタ法で堆積されている。下層の遷移金属膜５３Ａ、
上層の遷移金属膜５３Ｃの夫々は例えばＭｏＳｉ、膜で
形成されている。下層の遷移金属膜５３Ａは主に下層の
配線（５０）との接続部分の抵抗値を低減するために形
成されている。上層の遷移金属膜５３Ｃは主にアルミヒ
ルロックを低減するため及び反射率を下げ回折現象を低
減するために形成されている。シャント用ワード線５３
は、前述のように下層配線例えば相補性データ線５３の
膜厚に比べて厚い膜厚で形成され、抵抗値を低減するよ
うに構成されている。 前述のワード線２６、シャント用ワード線５３の夫々の
接続は第９図（接続領域の平面図）及び第１０図（第９
図の■−■切断線で切った断面図）で示すように中間導
電層５００を介在して行われている。 すなわち、シャント用ワード線５３は接続孔５２を通し
て一旦中間導電層５０Ｄに引き落される。前記接続孔５
２は異方性エツチングで形成された実質的に垂直な段差
形状を有する下側接続孔５２Ａ及び等方性エツチングで
形成された緩い段差形状を有する上側接続孔５２Ｂで構
成されている。つまり、接続孔５２は、シャント用ワー
ド線５３のステップカバレッジを向上し、断線不良を低
減できるように構成されている。そして、前記中間導電
層５０Ｄは、シャント用ワード線５３の延在方向に引き
伸ばされ、前記接続孔５２と異なる位置に配置された接
続孔４０Ａを通してワード線２６に接続されている。中
間導電層５００は相補性データ線５０と同一導電層つま
り第１層目の配線形成工程で形成されている。この中間
導電層５０Ｄは、シャント用ワード線５３とワード線２
６とを接続する際の段差形状を緩和し、シャント用ワー
ド線５３の断線不良を防止するように構成されている。 前記中間導電層５０Ｄ、ワード線２６の夫々の接続部つ
まり接続孔４０Ａの近傍の周囲には、スタックド構造の
情報蓄積用容量素子Ｃの上層電極層３５がメモリセルア
レイＩＩＢから引き伸ばされている。 中間導電層５０Ｄとワード線２６とを接続する接続孔４
０Ａは前記引き伸ばされた上層電極層３５に形成された
開口＄５Ａが設けられた領域内において配置されている
。前記メモリセルアレイＩＩＢはメモリセル選択用ＭＩ
ＳＦＥＴＱｓ、スタックド構造の情報蓄積用容量素子Ｃ
の夫々を積層して段差形状を他の領域に比べて大きく構
成しているので、前述のように、シャント用ワード線５
３．ワード線２６の夫々の接続領域に上層電極層３５を
引き伸している。 つまり、この上層電極層３５は、メモリセルアレイ１１
Ｂ、前記接続領域の夫々の間において、第１目の配線（
例えば中間導電層５０ Ｄ ） ５０、第２層目の配線
（例えばシャント用ワード線５３）の夫々の下地層の表
面を平坦化できるように構成されている。 このように、（２２−１３）相補性データ線５゜とワー
ド線２６との交差部に複数のメモリセルＭが配置されメ
モリセルアレイ１１を構成し、前記ワード線２６の上層
に前記メモリセルアレイ１１以外の領域（実際にはメモ
リセルアレイ１１内の所定の領域）で前記ワード線２６
と接続されたシャント用ワード線５３を配置するＤＲＡ
Ｍｌにおいて、前記ワード線２６とシャント用ワード線
５３との接続部分の周囲に段差緩和層（引き出された上
層電極層３５）を設ける。この構成により、前記ワード
線２６とシャント用ワード線５３との接続部分の周囲と
前記メモリセルアレイ１１（実際にはメモリセルＭが配
置される領域）との間の段差部を緩和し、夫々の領域上
を延在するシャント用ワード線５３等の配線やその配線
を接続する接続孔（４０Ａや５２）を加工するフォトリ
ソグラフィ技術の安定化を図ることができるので、前記
配線の前記段差部での断線不良や導通不良を低減し、製
造上の歩留りを向上することができる。 また、前記段差緩和層（３５）はメモリセルＭのスタッ
クド構造の情報蓄積用容量素子Ｃの上層電極層３５と同
一導電層で形成する。この構成により。 前記段差緩和層を上層電極層３５で形成することができ
るので、段差緩和層を形成する工程に相当する分、ＤＲ
ＡＭＩの製造工程数を低減することができる。 前記同第９図及び第１０図に示すように、前記上層電極
層３５は、前記メモリセルアレイＩＩＢ、シャント用ワ
ード線５３とワード線２６との接続領域の夫々の間にお
いて、電源電圧１／２Ｖｃｃが印加された電源配線５０
Ｅに接続されている。 前記第６図及び第１１図（第６図の■−■切断線で切っ
た断面図、同図は配線５０より上層を省略している）に
示すように、メモリセルアレイＩＩＢの周囲の端部には
ガードリング領域ＯＬが設けられている。ガードリング
領域ＧＬは、メモリセルアレイＩＩＢの周囲を取り囲み
、主に基板電位発生回路（Ｖ、、ジェネレータ回路）１
６０３から放出される少数キャリアを捕獲するように構
成されている。 ガードリング領域ＧＬはメモリセルアレイＩＩＢと周辺
回路との間に配置されている。ガードリング領域ＧＬは
、素子間分離用絶縁膜２３及びＰ型チャネルストッパ領
域２４Ａで規定された領域内において、ｆ型ウェル領域
２２の主面部に設けられたｎ型半導体領域２８（及びゴ
型半導体領域３３Ａ）で構成されている。つまり、ガー
ドリング領域ＧＬは、メモリセルＭの形状を利用し、メ
モリセルＭの繰り返しパターンを乱さないように、メモ
リセル選択用ＭＩＳＦＥＴＱｓのゲート幅寸法と実質的
に同一寸法で構成されている。ガードリング領域ＧＬに
は図示していないが電源配線（５０）を介在させて電源
電位１／２Ｖｃｃが印加されている。 メモリセルアレイＩＩＢ、前記ガードリング領域ＯＬの
夫々の間には段差緩和層（３８０，３５Ｄ）が配置され
ている０段差緩和層は本実施例において２段で配置され
ている。つまり１段差緩和層は、メモリセルアレイＩＩ
Ｂ側からガードリング領域ＧＬ側に向って、第１段差緩
和層（３３Ｄ及び３５Ｄ）、第２段差緩和層（３５Ｄ
）の夫々が順次配置されている。 第１段差緩和層（３３Ｄ及び３５Ｄ）は２段構造で構成
されている。第１段差緩和層（３３Ｄ及び３５Ｄ）の下
層の段差緩和層３３Ｄはスタックド構造の情報蓄積用容
量素子Ｃの下層電極層３３と同一導電層で構成され、上
層の段差緩和層３５Ｄは上層電極層３ｓと同一導電層で
構成されている。第２段差緩和層（３５Ｄ又は３３Ｄで
もよい）は前記スタックド構造の情報蓄積用容量素子Ｃ
の上層電極層３５と同一導電層で構成されている。つま
り１段差緩和層（３３０，３５Ｄ）はメモリセルアレイ
ＩＩＢからガードリング領域ＧＬに向って順次段差形状
を小さくするように構成されている。 このように、（１８−１０）メモリセル選択用ＭＩＳＦ
ＥＴＱｓとその上層に積層されたスタックド構造の情報
蓄積用容量素子Ｃとの直列回路からなるメモリセルＭを
行列状に配置したメモリセルアレイＩＩＢを構成し、こ
のメモリセルアレイＩＩＢ、の周辺領域に周辺回路を配
置したＤＲＡＭＩにおいて、前記メモリセルアレイＩＩ
Ｂと周辺回路との間に前記スタックド構造の情報蓄積用
容量素子Ｃの下層電極層３３．上層電極層３５又は前者
の層と同一導電層で形成された段差緩和層（３３Ｄ、３
５Ｄ）を設ける。この構成により、前記メモリセルアレ
イ１１Ｂと周辺回路との間の段差部を前記段差緩和層（
３３Ｄ、３５０）で緩和し、夫々の領域上を延在する配
線（相補性データ線５０やシャント用ワード線５３）を
加工するフォトリソグラフィ技術の安定化を図ることが
できるので、前記配線の前記段差部での断線不良を低減
し、製造上の歩留りを向上することができる。 また、（１９−１１）前記メモリセルアレイＩＩＢと周
辺回路との間には、前者から後者に向って、前記スタッ
クド構造の情報蓄積用容量素子Ｃの下層電極層３３及び
上層電極層３５と同一導電層で形成された第１段差緩和
層（３３Ｄ及び３５Ｄ）、前記下層電極層３３又は上層
電極層３５と同一導電層で形成された第２段差緩和層（
３３Ｄ又３５Ｄ）の夫々を順次配置する。この構成によ
り、前記メモリセルアレイ１１Ｂと周辺回路との間の段
差部を前記第１段差緩和層（３３Ｄ及び３５Ｄ）、第２
段差緩和層（３３Ｄ又３５Ｄ）の夫々で段階的に緩和す
ることができるので、より製造上の歩留りを向上するこ
とができる。 また、（２０−１２）メモリセルアレイＩＩＢと周辺回
路との間にはガードリング領域ＯＬを配置し、前記段差
緩和層（３３Ｄ、３５０）は前記ガードリング領域ＯＬ
に配置する。この構成により、前記段差緩和層（３３Ｄ
、３５Ｄ）の占有面積の全部又は一部をガードリング領
域ＧＬの占有面積で兼用することができるので、段差緩
和層（３３Ｄ、３５Ｄ）の占有面積を縮小し、集積度を
向上することができる。 前記シャント用ワード線５３の上層を含むＤＲＡＭｌの
実質的に全面には前記第１図に示すようにパッシベーシ
ョン８１５４が設けられている。第１には細評に図示し
ていないが、パッシベーション１１５４は、後述するよ
うに（第１５図参照）ＣＶＤ法で堆積した酸化珪素！Ｉ
Ｉ （５４Ａ ）、プラズマＣＶＤ法で堆積した窒化珪
素ｌＩＣ５４Ｂ ）、塗布された樹脂膜（例えばポリイ
ミド系樹脂膜５４Ｃ）の夫々を順次積層した複合膜で構
成されている。パッシベーション膜５４の上層の樹脂膜
（５４Ｇ ）は主にメモリセルアレイ１１Ｂ、直接周辺
回路の一部の夫々へのα線の入射を低減する目的で形成
されている。つまり、樹脂膜５４Ｃはα線ソフトエラー
耐圧を向上するように構成されている。なお、樹脂膜５
４Ｃは、ＤＲＡＭＩの周辺に配置された外部端子ＢＰに
ボンディングワイヤ４を接続する領域においては除去さ
れている。この領域の詳細な説明については後述する。 前記ＤＲＡＭＩの周辺回路を構成するＣＭＯＳは前記第
１図の右側に示すように構成されている。 ０ＭＯ８のｎチャネルＭＩＳＦＥＴＱｎは、素子間分離
用絶縁１１２３及びｐ型チャネルストッパ領域２４Ａで
周囲を囲まれた領域内において、Ｆ型ウェル領域２２の
主面部に構成されている。ｎチャネルＭＩＳＦＥＴＱｎ
は、主に、ｆ型ウェル領域２２、ゲート絶縁１１２５．
ゲート電極２６．ソース領域及びドレイン領域である一
対のｎ型半導体領域２８及び一対のゴ型半導体領域３７
で構成されている。 ｐ−型ウェル領域２２．ゲート絶縁膜２５、ゲート電極
２６及びｎ型半導体領域２８の夫々は、前記メモリセル
選択用ＭＩＳＦＥＴＱｓと同一製造工程で構成され、実
質的に同様の機能を有している。つまり、ｎチャネルＭ
ＩＳＦＥＴＱｎはＬＤＤ構造で構成されている。 高不純物濃度のゴ型半導体領域３７はソース領域、ドレ
イン領域の夫々の比抵抗値を低減するように構成されて
いる。ｎ″型半導体領域３７は、ゲート電極２６の側壁
に自己整合で形成されたサイドウオールスペーサ２９に
規定されて形成され、ゲート電極２８に対して自己整合
で形成される。 ソース領域として使用されるゴ型半導体領域３７には接
続孔４０Ａを通して基準電圧Ｖ！１８が印加された配線
５０が接続されている。ドレイン領域として使用される
ゴ型半導体領域３７には接続孔４０Ａを通して出力信号
用の配線５０が接続されているｓｒ１″型半導体領域３
７と配線５０とは接続孔４０Ａで規定された領域内に形
成されたゴ型半導体領域４１を介在させて電気的に接続
されている。配線５０は前記相補性データ線５０と同一
導電層で形成されている。 ０ＭＯ８のｐチャネルＭＩＳＦＥＴＱＰは、素子間分離
用絶縁膜２３で周囲を囲まれた領域内において、に型ウ
ェル領域２１の主面部に構成されている。ｐチャネルＭ
ＩＳＦＥＴＱＰは、主に、 ｎ−型ウェル領域２１、ゲ
ート絶縁膜２５、ゲート電極２６、ソース領域及びドレ
イン領域である一対のｐ型半導体領域３０及び一対のＰ
°型半導体領域３８で構成されている。 ｎ−型ウェル領域２１、ゲート絶縁膜２５及びゲート電
極２６の夫々は、前記メモリセル選択用ＭＩＳＦＥＴＱ
ｓ、ｎチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎの夫々
と実質的に同様の機能を有している。 低不純物濃度のｐ型半導体領域３０はＬＤＤ構造のｐチ
ャネルＭＩＳＦＥＴＱｐを構成する。ソース領域として
使用される高不純物濃度のＰ°型半導体領域３８には接
続孔４０Ａを通して電源電圧Ｖｃｃが印加された配線５
０が接続されている。ドレイン領域として使用されるｐ
°型半導体領域３８には接続孔４０Ａを通して前記出力
信号用の配線５０と一体に構成された出力信号用の配線
５０が接続されている。 この出力信号用の配線５０には接続孔５２を通してその
上層の配線５３が接続されている。配線５３は前記シャ
ント用ワード線５３と同一導電層で形成されている。 前記ＤＲＡＭ１の出力段回路を含む断面構造を第１２図
（要部断面図）に示す、同第１２図中、左側には前記第
１図と同様にメモリセルアレイＩＩＢのメモリセルＭが
示されている。メモリセルＭは前述のように基本的にｐ
−型ウェル領域２２に設けられている。メ型ウェル領域
２２は、それ◆こ比べて低不純物濃度で形成されたド型
半導体基板２０との間にポテンシャルバリア領域を形成
し、α線ソフトエラー耐圧を向上することができる。メ
モリセルＭのメモリセル選択用ＭＩＳＦＥＴＱｓは、前
記ｐ型チャネルストッパ領域２４Ａの横方向の拡散で形
成されたｐ型半導体領域２４Ｂの主面部に形成されてい
るので、Ｖ型ウェル領域２２に比べて不純物濃度が高い
領域に形成されている。このｐ型半導体領域２４Ａは、
前述のようにｐ型チャネルストッパ領域２４Ａの横方向
の拡散である程度不純物濃度が高くされているが、必要
に応じて新たにメモリセルアレイＩＩＢのみに選択的に
ｐ型不純物（しきい値電圧調整用不純物）を導入し、不
純物濃度をより一層高くしてもよい、不純物の導入は例
えばイオン打込法で行う、ｐ型半導体領域２４Ｂはメモ
リセル選択用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｓのしきい
値電圧を高く設定している１本実施例のＤＲＡＭＩのメ
モリセル選択用ＭＩＳＦＥＴＱａはゲート長１．０［μ
ｍ〕の場合（実効チャネル長は０．７〜０．８［μｍｌ
）、しきい値電圧は約０．８［Ｖ］以上の高い値に設定
されている。前記メモリセルＭのメモリセル選択用ＭＩ
ＳＦＥＴＱｓは、電源配線（Ｖｉａ又はＶｃｃ）と非選
択状態のワード線２６又はシャント用ワード線５３（Ｖ
ｓｓ）との交差部において、電源配線に発生したノイズ
に基づき、前記ワード線２６又は前記シャント用ワード
線５３の電位が浮き、誤動作（誤導通）が発生するので
、しきい値電圧が高く設定されている。このような非選
択状態のメモリセルＭが誤動作する現象は高集積化に伴
い顕著に生じる。 前記第１２図中、右側には前記第１図と同様に周辺回路
の０ＭＯ８を示している。このＣＭＯＳのｎチャネルＭ
ＩＳＦＥＴＱｎ、ｐチャネルＭＩＳＦＥＴＱｐの夫々は
、カラムアドレスデコーダ回路１２、センスアンプ回路
１３等の直接周辺回路やクロック系回路等の間接周辺回
路で使用されている。ｎチャネルＭＩＳＦＥＴＱｎは、
高集積化に伴う短チヤネル効果を低減するために、ｐ−
型半導体基板２０に比べて不純物濃度が高いｐ−型ウェ
ル領域２２に設けられている。また、ｎチャネルＭＩＳ
ＦＥＴＱｎ特に直接周辺回路の一部（α線ソフトエラー
耐圧を確保したい回路）のｎチャネルＭＩＳ Ｆ Ｅ
Ｔ Ｑ ｎはメモリセルＭと同様にｒ型ウェル領域２２
に設けられている。ｎチャネルＭＩＳＦＥＴＱｎは、Ｄ
ＲＡＭＩにおいて標準（基準）のＭＩＳＦＥＴとして構
成され、ｐ−型ウェル領域２２とその主面部に導入され
るしきい値電圧調整用不純物の濃度で一義的にしきい値
電圧が設定されている。 ｎチャネルＭＩＳＦＥＴＱｎは、使用される回路により
ゲート長が異なるが、ゲート長１．０［μｍ］で換算し
た場合（実効チャネル長は０．７〜０．８［μｍｌ）
、 シきい値電圧は約０．３〜０．８［Ｖコの範囲で設
定されている。つまり、ｎチャネルＭＩＳＦＥＴＱｎは
、特に高速動作性能を要求されるので、伝達コンダクタ
ンスを高くするように、しきい値電圧が設定されている
。 前記第１２図中、中央には出力段回路を構成するｎチャ
ネルＭＩＳＦＥＴＱｏを示している。このｎチャネルＭ
ＩＳＦＥＴＱｏは、基本的には前記周辺回路のｎチャネ
ルＭＩＳＦＥＴＱｎと同様のＬＤＤ構造で構成されてい
る。つまり、ｎチャネルＭＩＳＦＥＴＱｏは、 ｐ−型
半導体基板２０．ゲート絶縁膜２５、ゲート電極２６、
ソース領域及びドレイン領域である一対のｎ型半導体領
域２８及び−対のゴ型半導体領域３７で構成されている
。ｐ−型半導体基板２０は、ｐ−型ウェル領域２２に比
べて低い不純物濃度で形成され、ｎチャネルＭＩＳＦＥ
ＴＱＯのチャネル形成領域として使用されている。この
ｎチャネルＭＩＳＦＥＴＱｏは例えばプッシュプル型の
出力段回路を構成している。ｎチャネルＭＩＳＦＥＴＱ
ｏは、使用される回路や要求される仕様形態によりゲー
ト長が異なるが、ゲート長１．０［μｍコで換算した場
合（実効チャネル長は０．７〜０．８［、ｕｍ］）、Ｌ
きい値電圧は約０．３［Ｖ］程度以下の低い値に設定さ
れている。つまり。 ｎチャネルＭＩＳＦＥＴＱＯは、基板効果定数を低減し
、出力信号レベルを増加するように構成されている。ま
た、前記〆型半導体基板２０の使用は、その表面の不純
物濃度が低いので、特に製造プロセス上、ｎチャネルＭ
ＩＳＦＥＴＱｏのしきい値電圧を低く設定し易い特徴が
ある０本来、ツインウェル方式を採用す場合は、製造プ
ロセスの増加を抑えるために、ｎチャネルＭＩＳＦＥＴ
Ｑｎ及びＱｏの形成領域の全べてにｐ−型ウェル領域２
２を形成するが、本実施例のＤＲＡＭＩは前述の理由に
基づきｒ型半導体基板２０の一部の主面を使用している
。 このように、（１３−８）メモリセルＭのメモリセル選
択用ＭＩＳＦＥＴＱｓ、周辺回路を構成するｎチャネル
Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎ及び出力段回路を構成
するｎチャネルＭＩＳＦＥＴＱｏを有するＤＲＡＭｌに
おいて、夫々のチャネル型を同−ｎ型としかつ夫々のゲ
ート長（実効チャネル長）サイズを実質的に同一とした
場合に、前記メモリセル選択用ＭＩＳＦＥＴＱｓ、ｎチ
ャネルＭＩＳＦＥＴＱｎ、ｎチャネルＭＩＳＦＥＴＱｏ
の夫々のしきい値電圧を順次低くする。この構成により
、電源に発生するノイズに基づき、非選択状態のメモリ
セルＭのメモリセル選択用ＭＩＳＦＥＴＱｓが誤導通す
ることを防止することができるので、情報書込み動作、
情報読出し動作の夫々において電気的信頼性を向上する
ことができ、前記出力段回路のｎチャネルＭＩＳＦＥＴ
Ｑｏの基板効果定数を低減することができるので、出力
信号レベルを高くし、外部装置の駆動能力を向上するこ
とができ、さらに、前記メモリセルＭのメモリセル選択
用ＭＩＳＦＥＴＱｓに比べて周辺回路のｎチャネルＭＩ
ＳＦＥＴＱｎのしきい値電圧を低くしたので、伝達フン
ダクタンスを向上し、動作速度の高速化を図ることがで
きる。 また、（１５−９）前記出力段回路のｎチャネルＭＩＳ
ＦＥＴＱＯ＆〆型半導体基板２０の主面に構成し、前記
メモリセルＭのメモリセル選択用ＭＩＳＦＥＴＱｓ、周
辺回路のｎチャネルＭＩＳＦＥＴＱｎの夫々を前記ｐ−
型半導体基板２０の主面にそれに比べて不純物濃度を高
く形成したｐ−型ウェル領域２２の主面に構成する。こ
の構成により前記出力段回路のｎチャネルＭＩＳＦＥＴ
Ｑｏは、ｐ−型半導体基板２０の不純物濃度が低いので
、ｆ型半導体１板２０の主面の不純物濃度又は若干の不
純物濃度の制御で簡単にしきい値電圧を低く設定するこ
とができると共に、前記メモリセルＭのメモリセル選択
用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｓ、周辺回路のｎチャ
ネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎの夫々は、ｐ−型
半導体基板２０とｐ−型ウェル領域２２との不純物濃度
の差によるポテンシャルバリア領域を形成することがで
きるので、α線ソフトエラー耐圧を向上することができ
る。α線ソフトエラー耐圧の向上は、ＤＲＡＭｌのメモ
リセルＭの占有面積を縮小することができるので、集積
度を向上することができる。 前記ＤＲＡＭＩのワードドライバ回路（ＷＬ）１５（第
３図参照）の入力信号のジェネレータ回路を第１３図（
等価回路図）で示す、同第１３図中、ＷＣはワードクリ
ア信号、ＷＤはフードデコード信号。 ＸＩはワードブースト電位、ＸＰはセルフブーストノー
ドプリチャージ信号である。ＸＩＪＬはワードブースト
電位のディスチャージ信号である。 ＸＩＪＯ，ＸＩＪＯ、ＸＮＫ、ＢＸＩｌ、ＢＸ２工の夫
々はジェネレータ回路のデコード信号である。ジェネレ
ータ回路には破線で囲まれた領域内に高耐圧カット用Ｍ
ＩＳＦＥＴＱｃｌ、Ｑｃ２の夫々が配置されている。高
耐圧カット用ＭＩ ５ＦＥＴＱｃｌ、Ｑｃ２の夫々はｎ
チャネルで構成されている。 前記ジェネレータ回路は、セルフブーストノードプリチ
ャージ信号ＸＰ（＝Ｌｏｗ）によりプリチャージされる
と、ノードＮが電源電位Ｖｃｃ−Ｌ／きい値電圧ｖｔｈ
までプリチャージされる１次に、ワードブースト電位Ｘ
Ｉが電源電位Ｖｃｃ以上に立上がると、ｎチャネルＭＩ
ＳＦＥＴＱｄのゲート容量のカップリングにより、前記
ノードＮは浮遊容量によって決まる高電位（約１０［Ｖ
］以上）まで上昇する。前記高耐圧カット用Ｍ Ｉ Ｓ
Ｆ Ｅ Ｔ Ｑ ｃ １、Ｑｃ２の夫々のドレイン領
域は前記高電位に上昇したノードＮに接続されている。 前記ジェネレータ回路の高耐圧カット用ＭＩＳＦＥＴＱ
ｃｌ、Ｑｃ２の夫々は第１４図（要部平面図）に示すよ
うに構成されている。高耐圧カット用ＭＩＳＦＥＴＱｃ
ｌ、Ｑ ｃ ２の夫々は、素子間分離用絶縁膜２３及び
ｐ型チャネルストッパ領域２４Ａで周囲を囲まれた領域
内において、ｐ−型ウェル領域２２の主面に構成されて
いる。つまり、高耐圧カット用ＭＩＳＦＥＴＱｃｌ、Ｑ
ｃ２の夫々は、メ型ウェル領域２２、ゲート絶縁膜２５
、ゲート電極２６、ソース領域及びドレイン領域である
一対のｎ型半導体領域２８及び一対のｄ型半導体領域３
７で構成されている。 前記ゲート電極２６は、前記素子間分離用絶縁膜２３及
びｐ型チャネルストッパ領域２４Ａで囲まれた領域内に
おいて、平面形状がリング状に構成されている。ゲート
電極２６は、その一部にＴ字型の分岐部が設けられ、こ
の分岐された部分（２６）は素子間分離用絶縁膜２３上
において信号配線５０に接続されている。ドレイン領域
として使用される一方のゴ型半導体領域３７は前記リン
グ形状のゲート電極２６で周囲を規定された領域内にお
いて設けられている。ソース領域として使用される他方
のゴ型半導体領域３７は、前記素子間分離用絶縁膜２３
及びｐ型チャネルストッパ領域２４Ａで周囲を囲まれた
領域内において、前記リング形状のゲート電極２Ｂの外
周に設けられている。つまり、高耐圧カット用ＭＩＳＦ
ＥＴＱｃ１．Ｑｃ２の夫々は、一方のｄ型半導体領域３
７の周囲にチャネル形成領域を介在させて他方のゴ型半
導体領域３７を設けて構成されている。前記一方のｄ型
半導体領域３７には高電位が印加されるようになってい
るが、一方のｄ型半導体領域３７は型ｐチャネルストッ
パ領域２４Ａには接触しないレイアウトになっている。 前記高耐圧カット用ＭＩＳＦＥＴＱｃ１．Ｑａ２の夫々
のゴ型半導体領域３７には接続孔４０Ａを通して信号配
線５０が接続されている。一方のゴ型半導体領域３７（
高電圧側）に接続される信号配線５０の外周端はゲート
電極２６上（又はソース領域側）まで引き伸ばされてい
る。前記リング形状のゲート電極２６は、その段差形状
により、リング形状の中央部分において、信号配線５０
の下地の層間絶縁膜４０の表面に凹部を形成する。この
凹部は、信号配線５０を加工するエツチングマスク（フ
ォトレジスト膜）の露光時に信号配線５０の表面の反射
等に基づく回折現象により、前記エツチングマスクのサ
イズを縮小させてしまう、したがって、信号配線５０（
それを加工するエツチングマスク）は前記回折現象が生
じない領域で加工するようにしている。 このように、（３２−１７）Ｐ型チャネルストッパ領域
２４Ａで周囲を囲まれた高耐圧カット用ＭＩＳＦＥＴＱ
ｃを有するＤＲＡＭＩにおいて、前記高耐圧カット用Ｍ
ＩＳＦＥＴＱｃが、高電圧が印加される一方のゴ型半導
体領域３７の周囲をチャネル形成領域（ｆ型ウェル領域
２２）を介在させて低電圧が印加される他方のゴ型半導
体領域３７で取り囲み、前記チャネル形成領域上にゲー
ト絶縁膜２５を介在させてゲート電極２６を配置して構
成され、前記ｐ型チャネルストッパ領域２４Ａを前記他
方のゴ型半導体領域３７の周囲を取り囲み構成する。こ
の構成により、前記高耐圧カット用ＭＩＳＦＥＴＱＣの
一方のゴ型半導体領域３７がｐ型チャネルストッパ領域
２４Ａと接触しないので、一方のゴ型半導体領域３７の
ｐｎ接合耐圧を向上し、前記高耐圧カット用ＭＩＳＦＥ
ＴＱｃを高耐圧化することができる。 また、（３４−１８）前記高耐圧カット用ＭＩＳＦＥＴ
Ｑｃの一方のゴ型半導体領域３７に接続される上層の信
号配線５０の外周端を、前記ゲート電極２６上に配置す
るか又は他方のゴ型半導体領域３７上まで引き出して配
置する。この構成により、前記一方のゴ型半導体領域３
７と前記上層の信号配線５０との間の層間絶縁膜４０等
の表面にゲート電極２６の段差形状で凹状が形成され、
この凹状に起因し上層の信号配線５０を加工するエツチ
ングマスクがその露光時に上層配線形成層（５０）の表
面に反射する光によりサイズが縮小されることを低減す
ることができるので、上層の信号配線５０の加工精度を
向上することができる。 前ｉｉ！ＤＲＡＭ１の最も周辺に配置された外部端子（
ポンディングパッド）ＢＰの断面構造を第１５図（要部
拡大断面図）で示す、同第１５図に示すように、外部端
子ＢＰは製造工程における第２層目の配線５３で形成さ
れている。ＤＲＡＭＩの内部で使用される配線５３は、
前述のシャント用ワード線５３で説明したように、遷移
金属膜５３Ａ、アルミニウム膜５３Ｂ、遷移金属膜５３
Ｃの夫々を積層した３層構造で構成されている。これに
対して、外部端子ＢＰは、上層の遷移金属膜５３Ｃを除
去した。下層の遷移金属膜５３Ａ、中層のアルミニウム
膜５３Ｂの夫々を順次積層した２層構造で構成されてい
る。 ボンディング装置は、外部端子ＢＰの表面、パッシベー
ション膜５４の表面の夫々の反射率の差により、前記外
部端子ＢＰの表面にボンディングワイヤ４をボンディン
グする際の位置決めを行っている。配線５３の上層の遷
移金属膜５３Ｃは反射率が低く、パッシベーション膜５
４との間の反射率の差が小さいので、外部端子ＢＰの表
面は前記上層の遷移金属膜５３Ｇに比べて反射率が高い
アルミニウム膜５３Ｂを露出させている。 前記外部端子ＢＰのアルミニウム膜５３Ｂの表面を露出
させる工程は上層のパッシベーション膜５４の酸化珪素
膜５４Ａ及び窒化珪素膜５４Ｂに形成されるボンディン
グ開口５５を形成する工程と同一工程で行う（同一マス
クを使用して形成する）、パッシベーション膜５４の上
層の樹脂膜５４Ｃには、前記ボンディング開口５５上に
おいてそれよりも大きなサイズのボンディング開口５６
が設けられている。 このように、（７−４）パッジベージ１ン膜５４に形成
されたボンディング開口５５（及び５６）を通してボン
ディングワイヤ４が接続される、内部配１ｉＡ５３と同
一導電層で形成された外部端子ＢＰを有するＤＲＡＭｌ
において、前記内部配線５３をアルミニウム膜（又はそ
の合金膜）５３Ｂ、遷移金属１ｔ＠５３Ｃの夫々を順次
積層した複合膜で構成し、前記外部端子ＢＰを前記遷移
金属膜５３Ｃを除去したアルミニウム膜５３Ｂで構成す
る。この構成により、ボンディング工程において、外部
端子ＢＰの表面の反射率を向上し、外部端子ＢＰとパッ
シベーション膜５４との反射率差による外部端子ＢＰの
ボンディング位置の認識を確実に行うことができるので
、ボンディング不良を低減し、ＤＲＡＭｌの組立工程の
歩留りを向上することができる。また、ボンディングワ
イヤ４をアルミニウムワイヤで形成した場合、前記外部
端子ＢＰの表面がアルミニウム膜５３・Ｂを露出させて
いるので、外部端子ＢＰとボンディングワイヤ４とのボ
ンダビリティを向上し、ボンディング不良を低減するこ
とができる。この結果、ＤＲＡＭｌの組立工程の歩留り
をより向上することができる。 また、（８−５）前記外部端子ＢＰのアルミニウム膜５
３Ｂ上の遷移金属膜５３Ｃは前記パッシベーション１１
１５４に形成されたボンディング開口５５で規定される
領域内において除去する。この構成により、前記外部端
子ＢＰの表面の遷移金属膜５３Ｃを除去するエツチング
マスクが前記パッシベーション膜５４にボンディング開
口Ｓ５を形成するエツチングマスクと兼用することがで
きるので、マスクを形成する工程に相当す４分、ＤＲＡ
ＭＩの製造工程数を低減することができる。 次に、前述のＤＲＡＭＩの具体的な製造方法について、
第１６図乃至第３３図（所定の製造工程毎に示す要部断
面図）を用いて簡単に説明する。 Ｉウェル形成工程】 まず、単結晶珪素からなるｐ−型半導体基板２０を用意
する。 次に、前記〆型半導体基板２０の主面上に酸化珪素膜６
０、窒化珪素膜６１の夫々を順次積層する。酸化珪素膜
６０は、約９００〜１０００［’Ｃ］程度の高温度のス
チーム酸化法により形成し、例えば３０〜５０［ｎｍｌ
程度の膜厚で形成する。この酸化珪素膜６０はバッファ
層として使用される。前記窒化珪素膜６１は不純物導入
マスク、耐酸化マスクの夫々に使用する。窒化珪素膜６
１は９例えばＣＶＤ法で堆積させ、３０〜６０［ｎｍコ
程度の膜厚で形成する。 次に、π型ウェル領域（２１）形成領域の窒化珪素＠６
１を除去し、マスクを形成する。このマスクの形成はフ
ォトリソグラフィ技術（フォトレジストマスクの形成技
術）及びエツチング技術を用いて行う。 次に、第１６図に示すように、前記マスク（６１）を用
い、酸化珪素膜６０を通してｒ型半導体基板２０の主面
部にｎ型不純物２１ｎを導入する。ｎ型不純物２１ｎは
、例えば１０ ” ［ａｔｏｍｓ／ ｃｓ″コ程度の不
純物濃度のＰを用い、１２０〜１５０［ＫｅＶ］程度の
エネルギのイオン打込法で導入する。 次に、前記マスク（６１）を用い、第１７図に示すよう
に、マスクから露出する酸化珪素膜６０を成長させ、そ
れに比べて厚い酸化珪素膜６０Ａを形成する。酸化珪素
膜６０Ａは、１型ウエル領域（２１）形成領域だけに形
成され、前記マスク（６１）を除去するマスク及び不純
物導入マスクとして使用される。 酸化珪素膜６０Ａは、約９００〜１０００［”Ｃ］の高
温度のスチーム酸化法により形成し、例えば最終的に１
１０〜１５０［ｎ ｍ］程度の膜厚になるように形成す
る。この酸化珪素膜６０Ａを形成する熱処理工程によっ
て、前記導入されたｎ型不純物２１ｎが若干拡散され、
に型半導体領域（最終的にはに型ウェル領域２１となる
）２１Ａが形成される。 次に、前記マスク（６１）を選択的に除去する。マスク
（６１）は例えば熱リン酸で除去する。この後。 図示しないが、ＤＲＡＭＩの出力段回路のｎチャネルＭ
ＩＳＦＥＴＱｏの形成領域（第１２図参照）において、
不純物導入マスク（例えばフォトレジスト膜）を形成す
る。 次に、第１８図に示すように、前記酸化珪素膜６０Ａ、
前記不純物導入マスク（図示しない）の夫々を用い、酸
化珪素膜６０を通したｒ型半導体基板２０の主面部にｐ
型不純物２２ｐを導入する。ｐ型不純物２２ｐは、例え
ば１０１３〜１０”［ａｔｏｍｇ／ｍ”］程度の不純物
濃度のＢＦ、（又はＢ）を用い、５０〜７０［ＫｅＶ］
程度のエネルギのイオン打込法で導入する。このｐ型不
純物２２ｐは、酸化珪素膜６０Ａの膜厚を厚く形成して
いるので、に型ウェル領域（２１）形成領域には導入さ
れない。 次に、前記ｎ型不純物２１ｎ、Ｐ型不純物２２ｐの夫々
に引き伸し拡散を施し、第１９図に示すように、π型ウ
ェル領域２１及びｐ−型ウェル領域２２を形成する。こ
の「型ウェル領域２１及びｆ型ウェル領域２２は１１０
０〜１３００［”Ｃ］程度の高温度の雰囲気中で熱処理
を施すことによって形成する。結果的に、ｐ−型ウェル
領域２２はπ型ウェル領域２１に対して自己整合で形成
される。この後、前記出力段回路の領域に形成された不
純物導入マスクを除去する。
ａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ
）を有する半導体集積回路装置及びその形成技術に適用
して有効な技術に関するものである。 〔従来の技術〕 ＤＲＡＭの １ ［ｂｉｔ］の情報を保持するメモリセ
ルはメモリセル選択用ＭＩＳＦＥＴと情報蓄積用容量素
子との直列回路で構成されている。前記メモリセル選択
用ＭＩＳＦＥＴのゲート電極は行方向に延在するワード
線に接続されている。メモリセル選択用ＭＩＳＦＥＴの
一方の半導体領域は相補性データ線に接続されている。 他方の半導体領域は前記情報蓄積用容量素子の一方の電
極に接続されている。情報蓄積用容量素子の他方の電極
には所定電位が印加されている。 この種のＤＲＡＭは大容量化のために集積化さ九、メモ
リセルのサイズが縮小される傾向にある。 メモリセルのサイズが縮小された場合、情報蓄積用容量
素子のサイズも縮小されるので、情報となる電荷蓄積量
が低下する。電荷蓄積量の低下はα線ソフトエラー耐圧
を低下させ、特に１［Ｍｂｉｔ１以上の大容量のＤＲＡ
Ｍはα線ソフトエラー耐圧の向上が重要な技術的課題の
一つとなっている。 このような技術的課題に基づき、ＤＲＡＭのメモリセル
の情報蓄積用容量素子にスタックド構造（ＳＴＣ構造）
が採用される傾向にある。このスタックド構造の情報蓄
積用容量素子は、下層電極層、誘電体膜、上層電極層の
夫々を順次積層し構成されている。下層電極層は、メモ
リセル選択用ＭＩＳＦＥＴの他方の半導体領域に一部が
接続され、他の領域がゲート電極上まで引き伸ばされて
いる。 下層電極層は、ＣＶＤ法で堆積した多結晶珪素膜にフォ
トリソグラフィ技術及びエツチング技術を施し、所定平
面形状を有するようにパターンニングされている。誘電
体膜は前記下層電極層の上面及び側面に沿って設けられ
ている。上層電極層は前記誘電体膜の表面上に設けられ
ている。上層電極層は、隣接する他のメモリセルのスタ
ックド構造の情報蓄積用容量素子の上層電極層と一体に
構成され、共通プレート電極として使用されている。 上層電極層は前記下層電極層と同様に多結晶珪素膜で形
成されている。 なお、スタックド構造の情報蓄積用容量素子でメモリセ
ルを構成するＤＲＡＭについては例えば特願昭６２−２
３５９０６号に記載されている。 〔発明が解決しようとする課題〕 本発明者は４［Ｍｂｉｔｌの大容量を有するＤＲＡＭの
開発中に以下に記載する問題点を見出した。 前記本発明者が開発中のＤＲＡＭはフォールデッドビッ
トライン方式（２交点方式）を採用している。この種の
ＤＲＡＭは相補性データ線の延在する方向に交互に反転
パターンでメモリセルを配置している。前記メモリセル
のスタックド構造の情報蓄積用容量素子の下層電極層は
平面形状が方形状で形成されている。隣接するメモリセ
ルのスタックド構造の情報蓄積用容量素子の下層電極層
間隔は、メモリセル選択用ＭＩＳＦＥＴの一方の半導体
領域と相補性データ線との接続領域を大きく、それ以外
は小さく設定されている。つまり、前記接続領域におい
て、下層電極層間は上層電極層。 接続孔等との製造工程での合せ余裕寸法や絶縁分離のた
めの寸法が加算されているので間隔が大きい、一方、前
記接続領域以外において、下層電極層間は最小加工寸法
又はそれに近い寸法で加工されているので間隔が小さい
、このため、製造工程において、フォトリソグラフィ技
術を使用して下層電極層を加工するエツチングマスクを
形成する露光工程時に、回折現象によりエツチングマス
クの前記接続領域側が特に過剰に露光される。さらに、
ゲート電極層の段差からの反射光により前記接続領域側
が過剰に露光される。つまり、前記エツチングマスクを
使用して加工（エツチング）された下層電極層は設計さ
れたサイズに比べてかなり小さいサイズになり、スタッ
クド構造の情報蓄積用容量素子の電荷蓄積量が低下する
。この電荷蓄積量の低下は、α線ソフトエラー耐圧を劣
化させ、ＤＲＡＭの誤動作を誘発するばかりか、情報蓄
積用容量素子のサイズを大きくする必要があるので、Ｄ
ＲＡＭの集積度を低下させる。 本発明の目的は下記のとおりである。 （１）記憶機能を有する半導体集積回路装置において、
集積度を向上することが可能な技術を提供することにあ
る。 （２）前記半導体集積回路装置において、ソフトエラー
耐圧を向上することが可能な技術を提供することにある
。 （３）前記半導体集積回路装置において、動作速度の高
速化を図ることが可能な技術を提供することにある。 （４）前記半導体集積回路装置において、電気的信頼性
を向上することが可能な技術を提供することにある。 （５）前記半導体集積回路装置において、製造上の加工
精度を向上することが可能な技術を提供することにある
。 （６）前記半導体集積回路装置において、製造上の歩留
りを向上することが可能な技術を提供することにある。 （７）前記半導体集積回路装置において、製造工程数を
低減することが可能な技術を提供することにある。 （８）前記半導体集積回路装置において、それに使用さ
れる絶縁膜の膜質を向上することが可能な技術を提供す
ることにある。 （９）前記（８）の絶縁膜の膜質を向上する装置を提供
することにある。 （１０）前記半導体集積回路装置において、外部装置の
駆動能力を向上することが可能な技術を提供することに
ある。 （１１）前記半導体集積回路装置において、素子形成面
の表面の平坦化を図ることが可能な技術を提供すること
にある。 （１２）前記半導体集積回路装置において、製造プロセ
スの安定化を図ることが可能な技術を提供することにあ
る。 （１３）前記（１２）の製造プロセスの安定化を図る装
置を提供することにある。 （１４）前記半導体集積回路装置において、それに搭載
される素子の高耐圧化を図ることが可能な技術を提供す
ることにある。 本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。 〔課題を解決するための手段〕 本願において開示される発明のうち１代表的なものの概
要を簡単に説明すれば、下記のとおりである。 （１）メモリセル選択用ＭＩＳＦＥＴとスタックド構造
の情報蓄積用容量素子との直列回路でメモリセルを構成
するＤＲＡＭを有する半導体集積回路装置において、前
記ＤＲＡＭのメモリセルのスタックド構造の情報蓄積用
容量素子の下層電極層にその表面々積を増加させる補正
パターンを構成する。 （２）段差形状を有する下地表面上に配線を延在させる
半導体集積回路装置において、前記配線を。 ＣＶＤ法で堆積した遷移金属膜、スパッタ法で堆積した
アルミニウム膜又はその合金膜の夫々を順次積層した複
合膜で構成する。 （３）前記（２）の配線は、ＣＶＤ法で堆積した遷移金
属膜、スパッタ法で堆積したアルミニウム膜又はその合
金膜、スパッタ法で堆積した遷移金属膜の夫々を順次積
層した３Ｊ！ｆ構造の複合膜で構成する。 （４）パッシベーション膜に形成された開口を通してボ
ンディングワイヤが接続される、内部配線と同一導電層
で形成された外部端子を有する半導体集積回路装置にお
いて、前記内部配線をアルミニウム膜又はその合金膜、
遷移金属膜の夫々を順次積層した複合膜で構成し、前記
外部端子を前記遷移金属膜を除去したアルミニウム膜又
はその合金膜で構成する。 （５）前記（４）の外部端子のアルミニウム膜又はその
合金膜上の遷移金属膜は前記パッシベーション膜に形成
された関口で規定される領域内において除去する。 （６）ＭＩＳＦＥＴのゲート電極上に絶縁膜を形成し、
前記ゲート電極の側壁及びその上層の絶縁膜の側壁にサ
イドウオールスペーサを形成する半導体集積回路装置に
おいて、前記ゲート電極上の絶縁膜、サイドウオールス
ペーサの夫々を、無機シランガス及び酸化窒素ガスをソ
ースガスとするＣＶＤ法で堆積した酸化珪素膜で構成す
る。 （７）下地絶縁膜上に形成された下層電極層、前記下地
絶縁膜上及び下層電極層の表面上に形成された誘電体膜
及びこの誘電体膜上に形成された上層電極層で構成され
たスタックド構造の情報蓄積用容量素子を有する半導体
集積回路装置において、前記スタックド構造の情報蓄積
用容量素子の誘電体膜を窒化珪素膜を有する複合膜で構
成し、前記下地絶縁膜を無機シランガス及び酸化窒素ガ
スをソースガスとするＣＶＤ法で堆積した酸化珪素膜で
構成する。 （８）記憶機能のメモリセルを構成する第１ＭＩＳＦＥ
Ｔ、前記記憶機能の周辺回路を構成する第２ＭＩＳＦＥ
Ｔ及び前記記憶機能の出力段回路を構成する第８ＭＩＳ
ＦＥＴを有する半導体集積回路装置において、夫々のチ
ャネル型を同一としかつ夫々のゲート長サイズを実質的
に同一とした場合に、前記第１ＭＩＳＦＥＴ、第２ＭＩ
ＳＦＥＴ、第３ＭＩＳＦＥＴの夫々のしきい値電圧を順
次低くする。 （９）前記（８）の出力段回路の第３ＭＩＳＦＥＴを半
導体基板の主面に構成し、前記メモリセルの第１ＭＩＳ
ＦＥＴ、周辺回路の第２ＭＩＳＦＥＴの夫々を前記半導
体基板の主面にそれに比べて不純物濃度を高く形成した
ウェル領域の主面に構成する。 （１０）メモリセル選択用ＭＩＳＦＥＴとその上層に積
層されたスタックド構造の情報蓄積用容量素子との直列
回路からなるメモリセルを行列状に配置したメモリセル
アレイを構成し、このメモリセルアレイの周辺領域に周
辺回路を配置したＤＲＡＭを有する半導体集積回路装置
において、前記メモリセルアレイと周辺回路との間に前
記スタックド構造の情報蓄積用容量素子の下層電極層、
上層重極層又は両者の層と同一導電層で形成された段差
緩和層を設ける。 （１１）前記（１０）のメモリセルアレイと周辺回路と
の間には、前者から後者に向って、前記スタックド構造
の情報蓄積用容量素子の下層電極層及び上層電極層と同
一導電層で形成された第１段差緩和層、前記下層電極層
又は上層電極層と同一導電層で形成された第２段差緩和
層の夫々を順次配置する。 （１２）前記（１０）のメモリセルアレイと周辺回路と
の間にはガードリング領域を配置し、前記段差緩和層は
前記ガードリング領域に配置する。 （１３）データ線とワード線との交差部に複数のメモリ
セルが配置されメモリセルアレイを構成し。 前記ワード線の上層に前記メモリセルアレイ以外の領域
で前記ワード線と接続されたシャント用ワード線を配置
する記憶機能を有する半導体集積回路装置において、前
記ワード線とシャント用ワード線との接続部分の周囲に
段差緩和層を設ける。 （１４）メモリセル選択用ＭＩＳＦＥＴと情報蓄積用容
量素子との直列回路で形成されたメモリセルを配置する
、フオールデットビットライン方式のＤＲＡＭを有する
半導体集積回路装置において、相補性データ線の一方の
第１データ線と第１ワード線との第１交差部、前記相補
性データ線の他方の第２データ線と前記第１ワード線の
列方向に隣接する他の第２ワード線との第２交差部の夫
々に前記メモリセルを配置し、前記第１ワード線、第２
ワード線の夫々を実質的に同一幅寸法で所定隔離寸法を
保持した状態で平行に行方向に延在させると共に、前記
第１データ線、第２データ線の夫々毎に互いに反対方向
に突出するように第１ワード線、第２ワード線の夫々を
ジグザグに延在させ、前記第１交差部の第１ワード線の
第２ワード線側をメモリセルの形状に沿って突出させる
と共に、第２交差部の第２ワード線の第１ワード線側を
メモリセルの形状に沿って突出させる。 （１５）異方性エツチングによりアルミニウム膜或はそ
の合金膜、又は前記アルミニウム膜或はその合金膜と遷
移金属膜との複合膜をパターンニングする半導体集積回
路装置の形成方法において、前記アルミニウム膜、その
合金膜又は複合膜を堆積し、この表面上にフォトレジス
トマスクを形成する工程と、ハロゲン元素及びハロゲン
化合物をエツチングガスとする異方性エツチングを用い
。 真空系内で前記アルミニウム膜、その合金膜又は複合膜
に所定パターンニングを施す工程と、前記異方性エツチ
ング工程と同一真空系内で前記フォトレジストマスクを
ハロゲン化合物及び酸素ガスを使用する。室温以下の低
温アッシングで除去する工程と、前記低温アッシング処
理と同一真空系内で前記所定のパターンニングが施され
たアルミニウム膜又はその合金膜にベーク処理を施す工
程とを備える。 （１６）異方性エツチングによりアルミニウム膜或はそ
の合金膜又は前記アルミニウム膜或はその合金膜と遷移
金属膜との複合膜をパターンニングする半導体集積回路
装置の形成方法において、前記アルミニウム膜、その合
金膜又は複合膜を堆積し、この表面上にフォトレジスト
マスクを形成する工程と、ハロゲン元素及びハロゲン化
合物をエツチングガスとする異方性エツチングを用い、
真空系内で前記アルミニウム膜、その合金膜又は複合膜
に所定パターンニングを施す工程と、前記異方性エツチ
ング工程と同一真空系内で前記フォトレジストマスクを
ハロゲン化合物及び酸素ガスを使用するアッシングで除
去する工程と、前記異方性エツチング処理で生成される
塩素を大気と遮蔽された系内で洗浄し、この後乾燥させ
る工程とを備える。 （１７）チャネルストッパ領域で周囲を囲まれたＭＩＳ
ＦＥＴを有する半導体集積回路装置において、前記ＭＩ
ＳＦＥＴが、高電圧が印加される一方の半導体領域の周
、囲をチャネル形成領域を介在させて低電圧が印加され
る他方の半導体領域で取り囲み、前記チャネル形成領域
上にゲート絶縁膜を介在させてゲート電極を配置して構
成され、前記チャネルストッパ領域を、前記他方の半導
体領域の周囲を取り囲み構成する。 （１８）前記（１７） のＭＩＳＦＥＴ＋７）一方の半
導体領域に接続される上層配線の外周端を、前記ゲート
電極上に配置するか又は他方の半導体領域上まで引き出
して配置する。 （１９）相補性データ線とワード線との交差部にメモリ
セル選択用ＭＩＳＦＥＴとスタックド構造の情報蓄積用
容量素子との直列回路からなるメモリセルを配置し、前
記２組の相補性データ線毎に相補性データ線と同一導電
層でかつ同一方向に延在するカラムセレクト信号線を延
在させる、ＤＲＡＭを有する半導体集積回路装置であっ
て、前記カラムセレクト信号線に隣接する相補性データ
線のうちの一方のデータ線に接続されたメモリセルのス
タックド構造の情報蓄積用容量素子の下層電極層を、他
のメモリセルのスタックド構造の情報蓄積用容量素子の
下層電極層に比べで大きなサイズで構成する。 （２０）相補性データ線とワード線との交差部にメモリ
セルが配置され、このメモリセルがメモリセル選択用Ｍ
ＩＳＦＥＴとスタックド構造の情報蓄積用容量素子との
直列回路で構成される、ＤＲＡＭを有する半導体集積回
路装置において、前記メモリセルのスタックド構造の情
報蓄積用容量素子の下層電極層を、このメモリセルのメ
モリセル選択用ＭＩＳＦＥＴのゲート電極とそのゲート
幅方向に隣接する他のメモリセルを選択するワード線と
の間に夫々重合するように構成し、前記下層電極層と前
記ワード線との間の層間絶縁膜を前記下層電極層と前記
ゲート電極との間の層間絶縁膜に比べて厚く構成する。 （２１）同一半導体基板の主面に配置されたメモリセル
アレイ、メモリセルの情報書込み動作及び情報読出し動
作を直接制御する直接周辺回路及びそれ以外の間接周辺
回路の表面に樹脂膜を塗布した半導体集積回路装置にお
いて、前記樹脂膜を複数に分割して塗布する。 （２２）前記（２１）において、スクライブ工程前の前
記半導体集積回路装置の形成領域が複数個行列状に配置
された半導体ウェーハの表面上の全面に樹脂膜を塗布す
る工程と、この樹脂膜の各半導体集積回路装置の形成領
域間及び各半導体集積回路装置の外部端子の領域を除去
すると共に、前記各半導体集積回路装置の形成領域上の
樹脂膜を分割する工程と、前記半導体ウェーハの各半導
体集積回路装置の形成領域間をスクライブし、複数個の
半導体集積回路装置を形成する工程とを備える。 （２３）下地表面上に塗布された塗布型絶縁膜にベーク
処理を施した後、この塗布型絶縁膜にエツチング処理を
施した後、この塗布型絶縁膜の表面に堆積型絶縁膜を堆
積する半導体集積回路装置の形成方法において、大気か
ら遮蔽された系内で前記塗布型絶縁膜を塗布する工程、
前記塗布型絶縁膜にベーク処理を施す工程、前記塗布型
絶縁膜にエツチング処理を施す工程、前記塗布型絶縁膜
の表面に堆積型絶縁膜を堆積する工程の夫々を順次行う
。 （２４）段差形状を有する下地表面上に形成された膜を
異方性エツチングでパターンニングする半導体集積回路
装置の形成方法において、前記膜を異方性エツチング、
等方性エツチングの夫々を交互に繰返し行うことにより
パターンニングする。 （２５）前記（２４）の異方性エツチングは、この異方
性エツチングで膜のパターンニングされた側面に付着す
る有機ポリマーが等方性エツチングにより破壊される前
に再度行う。 （２６）反応室内に半導体ウェーハを保持し、無機シラ
ンガス及び酸化窒素ガスからなるソースガスを反応室の
一端側からその内部に供給し、前記半導体ウェーハの表
面に酸化珪素膜を生成するＣＶＤ法を使用する半導体集
積回路装置の形成方法において、前記無機シランガスの
熱分解温度以下で無機シランガス、酸化窒素ガスの夫々
を混合させてソースガスを生成し、このソースガスを前
記反応室内に保持された半導体ウェーハ側に供給する。 〔作 用〕 上述した手段（１）によれば、隣接する下層電極層の間
隔の大きい領域（データ線側）において、フォトリソグ
ラフィ技術の露光時の回折現象及び下地段差からの反射
光によって、前記下層電極層を加工するエツチングマス
クのサイズが縮小されることを低減できる（予じめサイ
ズが縮小される分補正している）ので、下層電極層の表
面々積を確保し、スタックド構造の情報蓄積用容量素子
の電荷蓄積量を増加することができる。この結果、α線
ソフトエラー耐圧を向上し、メモリセル面積を縮小でき
るので、ＤＲＡＭの集積度を向上することができる。 上述した手段（２）によれば、前記アルミニウム膜又は
その合金膜は抵抗値が小さく、信号伝達速度を速くする
ことができるので、回路の動作速度の高速化を図ること
ができると共に、前記遷移金属膜は下地の段差部分での
ステップカバレッジが高く、配線の断線不良を低減する
ことができるので、電気的信頼性を向上することができ
る。また、前記配線の下層の遷移金属膜は珪素との接続
部において珪素の析出現象を防止することができる。 上述した手段（３）によれば、前記配線の上層の遷移金
属膜はアルミニウムヒルロックの発生を防止することが
できる。また、配線の上層の遷移金属膜はアルミニウム
膜やその合金膜の表面の反射率を低減し、配線の加工を
行うエツチングマスクを形成する際の露光時の回折現象
を低減することができるので、配線の加工精度を向上す
ることができる。また、配線の上層の遷移金属膜は、そ
の下層のアルミニウム膜やその合金膜の融点に比べて低
い温度で堆積することができるので、アルミニウム膜や
その合金膜を溶融させることがない。 上述した手段（４）によれば、ボンディング工程におい
て、外部端子の表面の反射率を向上し、外部端子とパッ
シベーション膜との反射率差による外部端子のボンディ
ング位置の認識を確実に行うことができるので、ボンデ
ィング不良を低減し、半導体集積回路装置の歩留りを向
上することができる。また、前記外部端子とボンディン
グワイヤ（アルミニウムワイヤ）とのボンダビリティを
向上することができるので、ボンディング不良を低減し
、半導体集積回路装置の歩留りを向上することができる
。 上述した手段（５）によれば、前記外部端子の表面の遷
移金属膜を除去するマスクが前記パッシベーション膜に
開口を形成するマスクと兼用することができるので、マ
スクを形成する工程に相当する分、製造工程数を低減す
ることができる。 上述した手段（６）によれば、前記ゲート電極上の絶縁
膜、サイドウオールスペーサの夫々である酸化珪素膜は
有機シランをソースガスとするＣＶＤ法で堆積した酸化
珪素膜に比べて膜の縮みを低減することができるので、
前記絶縁膜とサイドウオールスペーサとの間の剥離を低
減し、前記ゲート電極とそれ以外の導電層との間のリー
クを防止し、電気的信頼性を向上することができると共
に、前記ゲート電極上の絶縁膜、サイドウオールスペー
サの夫々である酸化珪素膜のステップカバレッジが高い
ので、酸化珪素膜の膜厚の均一性を高め、絶縁耐圧を向
上することができる。また、ステップカバレッジが高い
ことにより、同一の側壁膜厚を得るために必要な堆積膜
厚は薄膜化でき、前記下層電極層の加工が容易となる。 上述した手段（７）によれば、前記スタックド構造の情
報蓄積用容量素子の誘電体膜に対する下地絶縁膜の膜の
縮みを低減し、前記誘電体膜と下地絶縁膜との間に発生
するストレスを低減することができるので、誘電体膜の
破壊を防止し、下層電極層と上層電極層との間のリーク
電流を防止し。 電気的信頼性を向上することができると共に、前記下地
絶縁膜のステップカバレッジが高いので、酸化珪素膜の
膜厚の均一性を高め、下地絶縁膜上の下層電極層とその
下の導電層との間の絶縁耐圧を高めることができる。 上述した手段（８）によれば、電源に発生するノイズに
基づき、非選択状態のメモリセルの第１ＭＩＳＦＥＴが
誤導通することを防止することができるので、情報書込
み動作、情報読出し動作の夫々において電気的信頼性を
向上することができ、前記出力段回路の第３ＭＩＳＦＥ
Ｔの基板効果定数を低減することができるので、出力信
号レベルを高くシ、外部装置の駆動能力を向上すること
ができ、さらに、前記メモリセルの第１ＭＩＳＦＥＴに
比べて周辺回路の第２ＭＩＳＦＥＴのしきい値電圧を低
くしたので、伝達フンダクタンスを向上し、動作速度の
高速化を図ることができる。 上述した手段（９）によれば、前記出力段回路の第３Ｍ
ＩＳＦＥＴは、半導体基板の不純物濃度が低いので、半
導体基板の主面の不純物濃度又は若干の不純物濃度の制
御で簡単にしきい値電圧を設定することができると共に
、前記メモリセルの第１ＭＩＳＦＥＴ、周辺回路の第２
ＭＩＳＦＥＴの夫々は、半導体基板とウェル領域との不
純物濃度の差によるポテンシャルバリアを形成すること
ができるので、α線ソフトエラー耐圧を向上することが
できる。α線ソフトエラー耐圧の向上は、メモリセル面
積を縮小することができるので、集積度を向上すること
ができる。 上述した手段（１０）によれば、前記メモリセルアレイ
と周辺回路との間の段差部を前記段差緩和層で緩和し、
夫々の領域上を延在する配線（例えばアルミニウム配線
）を加工するフォトリソグラフィ技術の安定化を図るこ
とができるので、前記配線の前記段差部での断線不良を
低減し、製造上の歩留りを向上することができる。 上述した手段（１１）によれば、前記メモリセルアレイ
と周辺回路との間の段差部を前記段差緩和層で段階的に
緩和することができるので、より製造上の歩留りを向上
することができる。 上述した手段（１２）によれば、前記段差緩和層の占有
面積の全部又は一部をガードリング領域の占有面積で兼
用することができるので、段差緩和層の占有面積を縮小
し、集積度を向上することができる。 上述した手段（１３）によれば、前記ワード線とシャン
ト用ワード線との接続部分の周囲と前記メモリセルアレ
イとの間の段差部を緩和し、夫々の領域上を延在するシ
ャント用ワード線等の配線（例えばアルミニウム配線）
やその配線を接続する接続孔を加工するフォトリソグラ
フィ技術の安定化を図ることができるので、前記配線の
前記段差部での断線不良や導通不良を低減し、製造上の
歩留りを向上することができる。 上述した手段（１４）によれば、前記第１ワード線及び
その突出部は第１交差部においてメモリセル選択用ＭＩ
ＳＦＥＴのゲート電極として、第２ワード線及びその突
出部は第２交差部においてメモリセル選択用ＭＩＳＦＥ
Ｔのゲート電極として夫々使用され、前記突出させた分
、メモリセル選択用ＭＩＳＦＥＴのゲート長を確保する
ことができるので、短チヤネル効果を低減し、ＤＲＡＭ
の集積度を向上することができると共に、前記第１交差
部、第２交差部の夫々に配置されたメモリセル間隔を縮
小することができるので、ＤＲＡＭの集積度をより向上
することができる。 上述した手段（１５）によれば、前記アッシング処理を
低温度でかつ同一真空系内で行っているので、アルミニ
ウム膜の側壁に生成されたサイドフィルム中のアルミニ
ウムと酸素との化合物が生成されることを低減すること
ができ、サイドフィルムの除去が容易になると共に、前
記異方性エツチング処理からベーク処理まで大気中に開
放することなく同一真空系内で行い、かつ前記異方性エ
ツチング処理で発生する塩素をベーク処理で低減するこ
とができるので、前記アルミニウム膜の腐食を低減する
ことができる。 上述した手段（１６）によれば、前記アッシング処理を
前記エツチング処理と同一真空系内で行っているので、
アルミニウム膜又はその合金膜の側壁に生成されるサイ
ドフィルムがアルミナ（Ａｇ２Ｏ，）化されることを低
減することができると共に、異方性エツチング処理で発
生する塩素を水洗処理で除去することができるので、前
記アルミニウム膜又はその合金膜の腐食を低減すること
ができる。 上述した手段（１７）によれば、前記ＭＩＳＦＥＴの一
方の半導体領域がチャネルストッパ領域と接触しないの
で、一方の半導体領域のｐｎ接合耐圧を向上し、前記Ｍ
ＩＳＦＥＴを高耐圧゛化することができる。 上述した手段（１８）によれば、前記一方の半導体領域
と前記上層配線との間の層間絶縁膜の表面にゲート電極
の段差形状で凹状に形成され、この凹状に起因し上層配
線を加工するエツチングマスクがその露光時に上層配線
形成層の表面に反射する光によりサイズが縮小されるこ
とを低減することができるので、上層配線の加工精度を
向上することができる。 上述した手段（１９）によれば、前記カラムセレクト信
号線を配置した分に相当する相補性データ線間の寸法の
広がりに基づき、下層電極層を加工するエツチングマス
クが露光時に回折現象でサイズが縮小化される分、予じ
め前記カラムセレクト信号線に隣接する一方のデータ線
に接続されたメモリセルのスタックド構造の情報蓄積用
容量素子の下層電極層のサイズを大きくしたので、この
下層電極層が設定値以下のサイズに縮小化されることが
なく、スタックド構造の情報蓄積用容量素子の電荷蓄積
量を確保することができる。この結果、α線ソフトエラ
ー耐圧を向上し、メモリセルの面積を縮小することがで
きるので、ＤＲＡＭの集積度を向上することができる。 上述した手段（２０）によれば、前記下層電極層とワー
ド線との間の層間絶縁膜を厚くし、下層電極層の段差を
高くしたので、下層電極層の面積を高さ方向で増加し、
スタックド構造の情報蓄積用容量素子の電荷蓄積量を増
加することができると共に、前記下層電極層とゲート電
極との間の層間絶縁膜を薄くし、メモリセル選択用ＭＩ
ＳＦＥＴと相補性データ線との接続部分の段差を低くし
たので、前記接続部分でのアスペクト比を小さくし、相
補性データ線の断線不良を低減することができる。この
結果、α線ソフトエラー耐圧を向上し、ＤＲＡＭの集積
度を向上することができると共に、ＤＲＡＭの電気的信
頼性を向上することができる。 上述した手段（２１）によれば、前記半導体基板、樹脂
膜の夫々の線膨張係数差に基づくストレスを緩和するこ
とができるので、半導体基板の反りや半導体基板やその
主面上の膜にクラックが発生することを防止することが
できる。前記樹脂膜はスクライブ工程前の半導体ウェー
ハ状態のときに塗布されベーク処理することにより形成
されているので、プローブ試験時にプローブ針の接融不
良を低減し、ウェーハ検査工程の信頼性を高め又歩留り
を向上することができる。 上述した手段（２２）によれば、前記樹脂膜を分割する
工程を前記半導体ウェーハの各半導体集積回路装置の形
成領域間及び外部端子の領域の樹脂膜を除去する工程で
行うことができるので、前記樹脂膜を分割する工程に相
当する分、半導体集積回路装置の形成工程数を低減する
ことができる。 上述した手段（２３）によれば、前記塗布型絶縁膜の塗
布そしてベーク処理後に大気に接することなく堆積型絶
縁膜で被覆されるので、塗布型絶縁膜の吸湿を低減し、
塗布型絶縁膜の膜質の劣化を低減することができる。こ
の結果、塗布型絶縁膜と堆積型絶縁膜との接着性の向上
や、塗布型絶縁膜のエツチングレートの変化を防止する
ことができる。 上述した手段（２４）によれば、前記膜のパターンニン
グに際してエツチングの異方性を確保しながら等方性エ
ツチングで下地の段差形状部分の表面上のエツチング残
りを低減することができるので、オーバエツチング量を
低減し、下地表面の損傷や破壊を防止することができる
。 上述した手段（２５）によれば、前記異方性エツチング
で生成される有機ポリマーは等方性エツチングのストッ
パ層として作用するので、等方性エツチングのサイドエ
ツチング量を低減し、エツチングの異方性を高めること
ができる。 上述した手段（２６）によれば、前記ソースガスを無機
シランガスの熱分解温度以下で混合させ、無機シランの
濃度を希薄化することができるので、前記反応室内のソ
ースガスの供給部と半導体ウェーハの保持との間に飛散
する異物（珪素粒子）や反応室内壁に付着する異物を低
減し、結果的に半導体ウェーハの表面に生成される酸化
珪素膜中に混入する異物やその表面に付着する異物を低
減することができるので、酸化珪素膜の膜質を向上する
ことができる。また、ＣｖＤ装置においては、前記反応
室内壁に付着する異物を低減することができる。 以下、本発明の構成について、メモリセル選択用ＭＩＳ
ＦＥＴとスタックド構造の情報蓄積用容量素子との直列
回路でメモリセルを構成するＤＲＡＭに本発明を適用し
た一実施例とともに説明する。 なお、実施例を説明するための全回において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。 （発明の実施例〕 （実施例Ｉ） 本発明の実施例！であるＤＲＡＭを封止する樹脂封止型
半導体装置を第２図（部分断面平面図）で示す。 第２図に示すように、ＤＲＡＭ （半導体ペレット）ｌ
はＳ ＯＪ （Ｓｍａｌｌ −９−ｕｔ−１ｉｎａ Ｊ
−ｂｅｎｄ）型の樹脂封止型半導体装置２で封止されて
いる。ＤＲＡＭＩは樹脂封止型半導体装置２のタブ３Ａ
の表面上に接着剤を介在させて塔載されている。 前記ＤＲＡＭ１は４ＣＭｂｉｔ］の大容量で構成される
。このＤＲＡＭＩは３５０［：ｍｉｌ］の樹脂封止型半
導体装置２に封止されている。ＤＲＡＭＩの主面には
１ ［ｂｉｔｌの情報を記憶するメモリセル（記憶素子
）が行列状に複数配置されたメモリセルアレイが配置さ
れている。メモリセルアレイ以外において、ＤＲＡＭＩ
の主面には直接周辺回路及び間接周辺回路が配置されて
いる。直接周辺回路は、メモリセルの情報書込み動作や
情報読出し動作を直接制御する回路であり、ロウアドレ
スデコーダ回路、カラムアドレスデコーダ回路、センス
アンプ回路等が含まれる１間接周辺回路は、前記直接周
辺回路の動作を間接的に制御する回路であり、クロック
信号発生回路、バッファ回路等が含まれる。 前記ＤＲＡＭＩの最も周辺部において、ＤＲＡＭｌの短
辺側、長辺側の中央部分の夫々には外部端子（ポンディ
ングパッド）ＢＰが配列されている。 この外部端子ＢＰはボンディングワイヤ４を介在させて
インナーリード３Ｂに接続されている。ボンディングワ
イヤ４はアルミニウム（八〇）ワイヤを使用する。また
、ボンディングワイヤ４としては、金（Ａｕ）ワイヤ、
銅（Ｃｕ）ワイヤ、金属ワイヤの表面に絶縁性樹脂を被
覆した被覆ワイヤ等を使用してもよい、ボンディングワ
イヤ４は熱圧着に超音波振動を併用したボンディング法
によりボンディングされている。 前記インナーリード３Ｂはアウターリード３Ｃに一体に
構成されている。このインナーリード３Ｂ、アウターリ
ード３Ｃ１前記タブ３Ａの夫々はリードフレームから切
断されかつ成型されている。 リードフレームは例えばＣｕ、Ｆｅ−Ｎ１（例えばＮｉ
含有率４２［％コ）合金等で形成されている。 前記タブ３Ａには短辺側、長辺側の夫々においてタブ吊
りリード３Ｄが連結されている。 前記アウターリード３Ｃは、Ｓ準規格に基づき。 夫々に印加される信号が規定され、番号−が付されてい
る一同第２図中、左上端は１番端子、左下端は１０番端
子、右下端は１１番端子、右上端は２０番端子である。 このアウターリード３Ｃに印加される信号については、
前述の外部端子ＢＰとの兼ね合いがあるので後述する。 前記ＤＲＡＭＩ、タブ３Ａ、ボンディングワイヤ４、イ
ンナーリード３Ｂ及びタブ吊りリード３Ｄは樹脂封止部
５で封止されている。樹脂封止部５は、低応力化を図る
ために、フェノール系硬化剤、シリコーンゴム及びフィ
ラーが添加さ九たエポキシ系樹脂を使用している。シリ
コーンゴムはエポキシ系樹脂の熱膨張率を低下させる作
用がある。フィラーは球形の酸化珪素粒で形成されてお
り、同様に熱膨張率を低下させる作用がある。 次に、前記樹脂封止型半導体装置１に封止されたＤＲＡ
Ｍｌの概略構成を第３図（チップレイアウト図）に示す
。 第３図に示すように、ＤＲＡＭＩの中央部の表面上には
メモリセルアレイ（Ｍ Ａ）１１が配置されている６本
実施例のＤＲＡＭＩは、これに限定されないが、メモリ
セルアレイ１１は大きく４個のメモリセルアレイＩＩＡ
に分割され、マット構成が採用されている。つまり、同
第３図中、ＤＲＡＭＩの上、側に２個のメモリセルアレ
イ１１Ａが配置され、下側に２個のメモリセルアレイＩ
ＩＡが配置されている、この４個に分割されたメモリセ
ルアレイ１１Ａの夫々はさらに４個のメモリセルアレイ
ＩＩＢに細分化されている。つまり、ＤＲＡＭＩは１６
個のメモリセルアレイＩＩＢが配置されている。１６個
に細分化された１個のメモリセルアレイＩＩＢは２５６
［Ｋｂｉｔｌの容量で構成されている。 前記１６個に細分化されたうちの２個のメモリセルアレ
イＩＩＢの間には夫々カラムアドレスデコーダ回路（Ｙ
Ｄ Ｅ Ｃ）１２及びセンスアンプ回路（ＳＡ）１３
の一部が配置されている。センスアンプ回路１３ハ相補
型ＭＩＳＦＥＴ（ＣＭＯ８）で構成され。 センスアンプ回路１３の一部はｎチャネルＭＩＳＦＥＴ
で構成されている。センスアンプ回路１３の他部である
ｐチャネルＭＩＳＦＥＴは前記一部と対向した位置にお
いてメモリセルアレイＩＩＢの端部に配置されている。 センスアンプ回路１３の一端側からは相補性データ線（
２本のデータ線）がメモリセルアレイ１１Ｂ上に延在し
ており、本実施例のＤＲＡＭｌはフォールデッドビット
ライン方式（２交点方式）を採用している。 前記１６個に細分化されたメモリセルアレイ１１Ｂの夫
々の中央側の一端にはロウアドレスデコーダ回路（Ｘ
Ｄ Ｅ Ｃ）１４及びワードドライバ回路（ＷＤ）１５
が配置されている。 これらメモリセルアレイ１１の周辺に配置された回路１
２〜１６はＤＲＡＭＩの直接周辺回路として構成されて
いる。 前記ＤＲＡＭＩの上辺には上辺周辺回路１６、下辺には
下辺周辺回路１７が配置されている。ＤＲＡＭｌの上側
に配置された２個のメモリセルアレイ１１Ａと下側に配
置された２個のメモリセルアレイ１１Ａとの間には中道
周辺回路１８が配置されている。 また、ＤＲＡＭＩの上側に配置された２個のメモリセル
アレイＩＩＡ間、下側に配置された２個のメモリセルア
レイＩＩＡ間の夫々には中央周辺回路１９が配置されて
いる。これらの周辺回路１６〜１９はＤＲＡＭＩの間接
周辺回路として構成されている。 次に、前述したＤＲＡＭＩの外部端子ＢＰの具体的な機
能及び前記間接周辺回路の具体的な回路配置について、
第４図（要部拡大レイアウト図）を用いて簡単に説明す
る。 まず、ＤＲＡＭＩの周辺に配置された外部端子ＢＰのう
ち、Ａ０〜Ａ、はアドレス信号用の外部端子ＢＰである
。Ｉｌｏ、〜工１０４は入出力信号用の外部端子ＢＰで
ある。ＲＡＳはロウアドレスストローブ信号用の外部端
子ＢＰ、ＣＡＳはカラムアドレスストローブ信号用の外
部端子ＢＰである。 ＷＥはライトイネーブル信号用の外部端子ＢＰ、ＯＥは
アウトプットイネーブル信号用の外部端子ＢＰである＊
Ｖｓｓは基準電位例えば回路の接地電位０［ｖ］用の
外部端子ＢＰ、Ｖｃｃは電源電位例えば回路の動作電位
５ ［Ｖ］用の外部端子ＢＰである。 図示しないが、特に入力信号用の外部端子ＢＰの近傍に
は入力保護回路（静電気破壊防止回路）が配置されてい
る。 前記間接周辺回路の上辺周辺回路１６の夫々の回路は基
本的には各信号が印加される外部端子ＢＰの近傍に配置
されている。 １６０１はライト系回路、１６０２はＲ
ＡＳ系コシコントロール回路る。 １６０３は基板電位
ｖ１１発生回路であり、例えば−２，５〜−３，５［Ｖ
］の電位を生成する回路である。 １６０４はデータ出
カバソファ回路、１６０５は入出力データ回路、１６０
６はデータ出力コントロール回路である。 １６０７はＣＡＳ系コシコントロール回路６０８はリー
ド・ライトコントロール回路、 １６０９はテストモー
ドコントロール回路、１６１０はメインアンプコントロ
ール回路である。 １６１１はＩＯセレクト回路、１６
１２はマット選択及びコモンソース駆動回路である。１
６１４はボンディングマスタ制御回路、１６１ＢはＡＴ
Ｄ回路、１６１７はＸアドレスバッファ回路、１６１９
はＹアドレスバッファ回路である。１６２０はメインア
ンプ回路、１６２１はニブルカウンタ回路、１６２２は
テスト論理回路である。 中道周辺回路１８において、１８０１はＹアドレスバッ
ファ回路、１８０２はＡＴＤ回路、１８０３はマット選
択回路である。 １８０４はＸ系プリデコーダ回路、１
８０５はＸ系冗長回路、１８０６はリフレッシュカウン
タ回路、１８０７はカラム系イコライズ回路である。１
８０８はデコーダモニタ回路、１８０９はＸアドレスバ
ッファ回路、１８１０はコモンＩ１０イコライズ制御回
路、 １８１２はＸアドレスラッチ回路、 １８１３は
リフレッシュコントロール回路である。 下辺周辺回路１７において、 １７０１はマット選択回
路及びコモンソース駆動回路、 １７０２はＹプリデコ
ーダ回路である。 １７０３はＸアドレスバッファ回路
、１７０４はＹアドレスバラフッ回路である。 １７０
５はＡＴＤ回路、 １７０ＢはＹ系冗長回路、１７０７
はＸプリデコーダ回路である。 次に、前記ＤＲＡＭＩの細分化されたメモリセルアレイ
１１Ｂの要部及びその周辺回路の要部について、第５図
（要部等価回路図）を用いて説明する。 第５図に示すように、フォールデッドビットライン方式
を採用するＤＲＡＭｌはメモリセルアレイ（ＭＡ）ＩＩ
Ｂにおいて相補性データ線ＤＬ、ＤＬを列方向に延在さ
せている。この相補性データ線ＤＬは行方向に複数組配
置されている。相補性データ線ＤＬはセンスアンプ回路
（ＳＡ）１３に接続されている。 前記メモリセルアレイＩＩＢにおいて、ワード線ＷＬは
相補性データ線ＤＬと交差する行方向に延在させている
。ワード線ＷＬは列方向に複数本配置されている０図示
していないが、夫々のワード線ＷＬはロウアドレスバッ
プア回路（Ｘ Ｄ Ｅ Ｃ）１４に接続され選択される
ように構成されている。 相補性データ線ＤＬの夫々とワード線ＷＬとの交差部に
は １ ［ｂｉｔｌの情報を記憶するメモリセル（記憶
素子）Ｍが配置されている。メモリセルＭはメモリセル
選択用ｎチャネルＭＩＳＦＥＴＱＪＩと情報蓄積用容量
素子Ｃとの直列回路で構成されている。 メモリセルＭのメモリセル選択用ＭＩＳＦＥＴＱｓは一
方の半導体領域を相補性データ線ＤＬに接続している。 他方の半導体領域は情報蓄積用容量素子Ｃの一方の電極
に接続されている。ゲート電極はワード線ＷＬに接続さ
れている。情報蓄積用容量素子Ｃの他方の電極は電源電
圧１／２Ｖｃｃに接続されている。電源電圧１／２Ｖｃ
ｃは前記基準電圧Ｖｓｓと電源電圧Ｖｃｃとの中間電位
例えば約２゜５［ｖ］である。電源電圧１／２Ｖｃｃは
、情報蓄積用容量素子Ｃの電極間に加わる電界強度を低
減し、誘電体膜の絶縁耐圧の劣化を低減することができ
る。 前記センスアンプ回路１３は前記相補性データ線ＤＬで
伝達されるメモリセルＭの情報を増幅するように構成さ
れている。センスアンプ回路１３で増幅された情報はカ
ラムスイッチ用ｎチャネルＭＩＳＦＥＴＱｙを通してコ
モンデータ線Ｉ１０、工１０の夫々に出力される。カラ
ムスイッチ用ＭＩＳＦＥＴＱｙはカラムアドレスデコー
ダ回路（ＹＤＥＣ）１２で制御される。 前記コモンデータ線Ｉ１０はメインアンプ回路（Ｍ Ａ
Ｐ ）１６２０に接続されている。メインアンプ回路
１６２０はスイッチ用ＭＩＳＦＥＴ （符号は付けない
）、出力信号線ＤＯＬ、ＤＯＬ、データ出力バッフ７回
路（Ｄ ｏ Ｂ）１６０４の夫々を通して出力信号用外
部端子（Ｄｏｕｔ ） Ｂ Ｐに接続されている。つま
り、メインアンプ回路１６２０でさらに増幅されたメモ
リセルＭの情報は出力信号線ＤＯＬ、データ出力バッフ
ァ回路１６０４、外部端子ＢＰの夫々を通してＤＲＡＭ
Ｉの外部に出力される。 次に、前記ＤＲＡＭ１のメモリセルＭ及び周辺回路（セ
ンスアンプ回路やデコーダ回路等）を構成する素子の具
体的な構造について説明する。メモリセルアレイＩＩＢ
の平面構造は第６図（要部平面図）で示す、メモリセル
アレイＩＩＢの断面構造及び周辺回路の素子の断面構造
は第１図（要部断面図）で示す、なお、第１図の左側に
示すメモリセルＭの断面構造は第６図のＩ−１切断線で
切った部分の断面構造を示している。また、第１図の右
側は周辺回路を構成する０ＭＯ８の断面構造を示してい
る。 第１図及び第６図に示すように、ＤＲＡＭｌは単結晶珪
素からなるｐ−型半導体基板２０で構成されている。半
導体基板２０は、（１００）結晶面を素子形成面として
使用し、例えば１０［Ω−１］程度の抵抗値で形成され
ている。半導体基板２０の一部の主面はイオン打込法に
よる約１０°［ａｔｏｍｓ／ｄ１以上の不純物の導入が
行われていない、一部の領域とは少なくともメモリセル
アレイＩＩＢの領域である。前記不純物の導入は結晶欠
陥を多量に発生させ、情報となる電荷をリークさせてし
−まうので、不純物の導入の領域が部分的に制限されて
いる。 したがって、Ｎａ等の重金属による汚染を低減するため
に、本実施例のＤＲＡＭＩは半導体基板２０の深い領域
にゲッタリング層を有したものが使用されている。ゲッ
タリング層は半導体基板２０の主面から約１０［μｍ］
より深い領域（ウェル領域２１．２２の夫々よりも深い
領域）に形成されている。 前記半導体基板２０のメモリセルＭ（メモリセルアレイ
１１） 、ｎチャネルＭＩＳＦＥＴＱｎの夫々の形成領
域の主面部にはｐ−型ウェル領域２２が設けられている
。半導体基板２０のｐチャネルＭＩＳＦＥＴＱｐの形成
領域の主面部にはに型ウェル領域２１が設けられている
。つまり、本実施例のＤＲＡＭｌはツインウェル構造で
構成されている。 ウェル領域２１．２２の夫々の半導体素子形成領域間の
主面上には素子間分離用絶縁膜（フィールド絶縁膜）２
３が設けられている。ｐ′型ウェル領域２２の主面部に
おいて、素子間分離用絶縁膜２３下にはｐ型チャネルス
トッパ領域２４Ａが設けられている。 素子間分離用絶縁膜２３をゲート絶縁膜とする寄生ＭＯ
８はｎ型反転し易いので、チャネルストッパ領域２４Ａ
は少なくともｐ−型ウェル領域２２の主面部に設けられ
ている。 メモリセルアレイ１１のメモリセルＭの形成領域におい
て、ｐ−型ウェル領域２２の主面部にはｐ型半導体領域
２４Ｂが設けられている。ｐ型半導体領域２４Ｂは実質
的にメモリセルアレイ１１の全面に設けられている。ｐ
型半導体領域２４Ｂは、前記ｐ型チャネルストッパ領域
２４Ａと同一製造工程、同−製造マスクで形成され、ｐ
型チャネルストッパ領域２４Ａを形成するｐ型不純物（
Ｂ）の横方向の拡散により形成されている６周辺回路を
構成するｎチャネルＭＩＳＦＥＴＱｎに比べて、メモリ
セルＭのメモリセル選択用ＭＩＳＦＥＴＱｓのゲート幅
寸法は小さく構成されている。つまり、前記ｐ型不純物
の横方向の拡散により、メモリセルＭの実質的に全面に
前記ｐ型半導体領域２４Ｂが形成されるようになってい
る。このｐ型半導体領域２４Ｂはｐ−型半導体基板２０
に比べて不純物濃度が高いＰ−型ウェル領域２２よりも
さらに高い不純物濃度で形成されている。ｐ型半導体領
域２４Ｂは、メモリセル選択用ＭＩＳＦＥＴＱｓのしき
い値電圧を高めることができ、又情報蓄積用容量素子Ｃ
の電荷蓄積量を高めることができる。また、ｐ型半導体
領域２４Ｂ、は少数キャリアに対するポテンシャルバリ
ア領域としても作用している。 メモリセルＭのメモリセル選択用ＭＩＳＦＥＴＱｓは第
１図、第６図及び第７図（所定の製造工程における要部
平面図）に示すようにｐ−型ウェル領域２２（実際には
ｐ型半導体領域２４Ｂ）の主面部に構成されている。メ
モリセル選択用Ｍ Ｉ Ｓ ＦＥＴＱｓは素子間分離用
絶縁膜２３及びｐ型チャネルストッパ領域２４Ａで規定
された領域内に構成されている。メモリセル選択用ＭＩ
ＳＦＥＴＱｓは主にｐ−型ウェル領域２２、ゲート絶縁
膜２５、ゲート電極２６、ソース領域又はドレイン領域
である一対のｎ型半導体領域２８で構成されている。 前記ｐ−型ウエル領域２２はチャネル形成領域として使
用されている。ゲート絶縁膜２５はｆ型ウェル領域２２
の主面を酸化して形成した酸化珪素膜で形成されている
。 ゲート電極２６はゲート絶縁膜６の上部に設けられてい
る。ゲート電極２６は、例えば、ＣＶＤ法で堆積した多
結晶珪素膜で形成し、２００〜３００［ｎｍ］程度の膜
厚で形成されている。この多結晶珪素膜は抵抗値を低減
するｎ型不純物（Ｐ成はＡＳ）を導入している。また、
ゲート電極２６は、高融点金属（Ｍｏ、 Ｔｉ、 Ｔａ
、Ｗ）膜や高融点金属シリサイド（ＭｏＳｉ、、ＴｉＳ
ｉ２．ＴａＳｉ、、ＷＳｉ２）膜の単層で構成してもよ
い、また、ゲート電極２６は、多結晶珪素膜上に前記高
融点金属膜や高融点金属シリサイド膜を積層した複合膜
で構成してもよい。 ゲート電極２６は、第６図及び第７図に示すように、行
方向に延在するワード線（ＷＬ）２Ｂと一体に構成され
ている。つまり、ゲート電極２６、ワード線２６の夫々
は同一導電層で形成されている。ワード線２６は行方向
に配置された複数のメモリセルＭのメモリセル選択用Ｍ
ＩＳＦＥＴＱｓの夫々のゲート電極２６を接続するよう
に構成されている。 第７図に示すように、メモリセル選択用ＭＩＳＦＥＴＱ
ｓのゲート電極２６のゲート長寸法はワード線２６の幅
寸法に比べて太く構成されている。例えば、ゲート電極
２６のゲート長寸法は１．０［μｍ］に対してワード線
の幅寸法は０．６［μｍ］で構成されている。なお、本
実施例のＤＲＡＭｌは、前記ワード線２６の配線間寸法
０．６［μｍ］を除き、最小加工寸法を０．８［μｍ］
とする所謂０．８［μｍコ製造プロセスを採用している
。 第６図及び第７図に示すように、メモリセルＭは相補性
データ線（５０）の一方のデータ線ＤＬとワード線ｚ６
との第１の交差部、前記相補性データ線の他方のデータ
線ＤＬと前記ワード線２６の列方向に隣接する他のワー
ド線２６との第２の交差部の夫々に配置されている。前
記夫々のワード線２６は実質的に同一幅寸法で所定隔離
寸法を保持した状態で平行に行方向に延在させている。 この２本のワード線２６は、相補性データ線の夫々のデ
ータ線ＤＬ、データ線ＤＬ毎に互いに反対方向に突出す
るように、ジグザグに行方向に延在させている。前記第
１の交差部において、ワード線２６はそれに隣接する他
のワード線２６側にメモリセルＭの形状に沿って突出部
２６Ａが設けられている。同様に、第２の交差部におい
て、他のワード線２６の前記ワード線２Ｂ側にメモリセ
ルＭの形状に沿って突出部２６Ａが設けられている。こ
の突出部２６Ａは、実質的にメモリセル選択用ＭＩＳＦ
ＥＴＱｓのゲート電極２６として使用され、ワード線２
６の配線幅寸法に比べてゲート長寸法を長くするように
なっている。 しかも、突出部２６Ａは、メモリセルＭの周囲を規定す
る素子間分離用絶縁膜２３と少なくとも製造工程におけ
る合せ余裕寸法を有する程度に重ね合せるだけで、前述
のようにメモリセルＭの形状に沿って（メモリセル選択
用ＭＩＳＦＥＴＱｓのゲート幅寸法と同程度で）突出さ
せている。つまり。 第７図に示すように、メモリセル選択用ＭＩＳＦＥＴＱ
ｓのゲート長寸法で単純にワード線２６の配線幅寸法を
規定した場合のワード線２６間の離隔寸法Ａに比べて、
素子間分離用絶縁膜２３上での離隔寸法を充分に確保す
ることができるので、ワード線２６の延在方向のメモリ
セルＭ間隔を縮小することができる。 このように、（請求項２４−手段１４）メモリセル選択
用ＭＩＳＦＥＴＱｓと情報蓄積用容量素子Ｃとの直列回
路で形成されたメモリセルＭを配置する。フオールデッ
トビットライン方式のＤＲＡＭｌにおいて、相補性デー
タ線（５０）の一方の第１データ線ＤＬと第１ワード線
２６との第１交差部。 前記相補性データ線の他方の第２データ線ＤＬと前記第
１ワード線２６の列方向に隣接する他の第２ワード線２
６との第２交差部の夫々に前記メモリセルＭを配置し、
前記第１ワード線２６、第２ワード線２６の夫々を実質
的に同一幅寸法で所定隔離寸法を保持した状態で平行に
行方向に延在させると共に、前記第１データ線ＤＬ、第
２データ線ＤＬの夫々毎に互いに反対方向に突出するよ
うに第１ワード線２６、第２ワード線２６の夫々をジグ
ザグに延在させ、前記第１交差部の第１ワード線２６の
第２ワード線２６側をメモリセルＭの形状に沿って突出
させる（突出部２６Ａを設ける）と共に、第２交差部の
第２ワード線２６の第１ワード線２６側をメモリセルＭ
の形状に沿って突出させる。この構成により。 前記第１ワード線２６及びその突出部２６Ａは第１交差
部においてメモリセル選択用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ
Ｑ ｓのゲート電極２Ｂとして、第２ワード線２６及び
その突出部２６Ａは第２交差部においてメモリセル選択
用ＭＩＳＦＥＴＱｇのゲート電極２６として夫々使用さ
れ、前記突出させた分、メモリセル選択用ＭＩＳＦＥＴ
Ｑｓｓのゲート長を確保することができるので、短チヤ
ネル効果を低減することができると共に、前記第１交差
部、第２交差部の夫々に配置されたメモリセルＭ間隔を
縮小することができる。この結果、メモリセルＭの占有
面積を縮小し。 かつメモリセルＭ間の分離領域の占有面積を縮小するこ
とができるので、ＤＲＡＭＩの集積度を向上することが
できる。 前記ｎ型半導体領域２８は、周辺回路を構成するＭＩＳ
ＦＥＴＱｎのゴ型半導体領域（３７）に比べて、少なく
とも情報蓄積用容量素子Ｃを接続する側を低不純物濃度
で形成している。具体的に、ｎ型半導体領域２８はＩ
Ｘ １０”［ａｔｏｍｓ／ ａｓ”コ未滴の低不純物濃
度のイオン打込法で構成されている。つまり、ｎ型半導
体領域２８は、不純物の導入に起因する結晶欠陥の発生
を低減し、しかも不純物の導入後の熱処理によって結晶
欠陥を充分に回復できるように形成されている。したが
って、ｎ型半導体領域２８は、ｐ−型ウェル領域２２と
のｐｎ接合部においてリーク電流量が少ないので、情報
蓄積用容量素子Ｃに蓄積された情報となる電荷を安定に
保持することができる。 前記ｎ型半導体領域２８は、ゲート電極２６に対して自
己整合で形成され、チャネル形成領域側が低不純物濃度
で構成されているので、Ｌ Ｄ Ｄ （Ｌｉｇｈｔｌｙ
Ｄ ｏｐｅｄ旦ｒａｉｎ）構造のメモリセル選択用Ｍ
ＩＳＦＥＴＱｓを構成する。 また、前記メモリセル選択用ＭＩＳＦＥＴＱｓの一方（
相補性データ線の接続側）のｎ型半導体領域２８はｎ型
半導体領域４１と一体に構成されている。 他方（情報蓄積用容量素子Ｃの接続側）のｎ型半導体領
域２８はｎ型半導体領域３３Ａと一体に構成されている
。前記ｎ°型半導体領域４１は相補性データ線（５０）
と一方のｎ型半導体領域２８との接続を行う接続孔４０
Ａに規定された領域内において形成されている。ｎ°型
半導体領域４１は相補性データ、Ｉ （５０）とｐ−型
ウェル領域２２との短絡を防止するように構成されてい
る。前記ｎ°型半導体領域３３Ａは、後述するスタック
ド構造の情報蓄積用容量素子Ｃの下層電極層（３３）と
他のｎ型半導体領域２８との接続を行う接続孔３２で規
定された領域内において形成されている。ｎ型半導体領
域３３Ａは、前記下層電極層３３に導入されたｎ型不純
物を拡散することにより形成されている。 前記メモリセル選択用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｓ
のゲート電極２６の上層には絶縁膜２７が設けられ、ゲ
ート電極２６、絶縁膜２７の夫々の側壁にはサイドウオ
ールスペーサ２９が設けられている。絶縁膜２７は主に
ゲート電極２６、その上に形成される情報蓄積用容量素
子Ｃの各電極（特に３３）の夫々を電気的に分離するよ
うに構成されている。サイドウオールスペーサ２９は主
にＬＤＤ構造のメモリセル選択用ＭＩＳＦＥＴＱｓを構
成するようになっている。前記絶縁膜２７、サイドウオ
ールスペーサ２９の夫々は、その製造方法については後
述するが、無機シランガス及び酸化窒素ガスをソースガ
スとするＣＶＤ法で堆積された酸化珪素膜で形成されて
いる。この酸化珪素膜は、有機シランガスをソースガス
とするＣＶＤ法で堆積した酸化珪素膜に比べて、下層の
段差状でのステップカバレッジが高く、又膜の縮みが小
さい。 このように、（１０−６）メモリセル選択用ＭＩＳＦＥ
ＴＱｓのゲート電極２６上に絶縁膜２７を形成し、前記
ゲート電極２６の側壁及びその上層の絶縁膜２７の側壁
にサイドウオールスペーサ２９を形成するＤＲＡＭＩに
おいて、前記ゲート電極２６上の絶縁膜２６．サイドウ
オールスペーサ２９の夫々を、無機シランガス及び酸化
窒素ガスをソースガスとするＣＶＤ法で堆積した酸化珪
素膜で構成する。この構成により、前記ゲート電極２６
上の絶縁膜２７、サイドウオールスペーサ２９の夫々で
ある酸化珪素膜は有機シランをソースガスとするＣＶＤ
法で堆積した酸化珪素膜に比べで膜の縮みを低減するこ
とができるので、前記絶縁膜２７とサイドウオールスペ
ーサ２９との間の剥離を低減し、前記ゲート電極２６と
それ以外の導電層（例えば下層電極層３３）との間のリ
ークを防止し、電気的信頼性を向上することができると
共に、前記ゲート電極２６上の絶縁膜２７、サイドウオ
ールスペーサ２９の夫々である酸化珪素膜のステップカ
バレッジが高いので、酸化珪素膜の膜厚の均一性を高め
、絶縁耐圧を向上することができる。また、ステップカ
バレッジが高いので、同一の側壁膜厚を得るのに必要な
堆積膜厚を薄膜化でき、段差を低減でき、前記下層電極
層３３の加工が容易となる。 前記メモリセルＭの情報蓄積用容量素子Ｃは。 第１図、第６図及び第８図（所定の製造工程における要
部平面図）に示すように、主に、下層電極層３３、誘電
体１１４１３４、上層電極層３５の夫々を順次積層して
構成されている。情報蓄積用容量素子Ｃは所謂スタック
ド構造（積層型：５ＴＣ）で構成されている。 このスタックド構造の情報蓄積用容量素子Ｃの下層電極
層３３の一部（中央部分）はメモリセル選択用ＭＩＳＦ
ＥＴＱｓの他方のｎ型半導体領域２８に接続されている
。この接続は層間絶縁膜３１に形成された接続孔３１Ａ
及びサイドウオールスペーサ２９で規定された接続孔３
２を通して行われている。接続孔３２の列方向の開口サ
イズはメモリセル選択用ＭＩＳＦＥＴＱＳのゲート電極
２Ｂ、それに隣接するワード線２６の夫々の離隔寸法で
規定されている。 接続孔３１Ａの開口サイズと接続孔３２の開口サイズと
の差は少なくとも製造工程におけるマスク合せ余裕寸法
に相当する分より大きくなっている。下層電極層３３の
他部（周辺部分）はゲート電極２６、ワード線２６の夫
々の上部まで引き伸ばされている。 前記層間絶縁膜３１はその下層の絶縁膜２７、サイドウ
オールスペーサ２９の夫々と同様の絶縁膜で形成されて
いる。つまり、無機シランガス及び酸化窒素ガスをソー
スガスとするＣＶＤ法で堆積した酸化珪素膜で形成され
ている。 前記下層電極層３３は例えばＣＶＤ法で堆積した多結晶
珪素膜で形成し、この多結晶珪素膜には抵抗値を低減す
るｎ型不純物（Ａｓ或はＰ）が高濃度に導入されている
。下層電極層３３は、下地の段差形状を利用し、かつ側
壁を利用してスタックド構造の情報蓄積用容量素子Ｃの
電荷蓄積量を増加するために、例えば２００〜４００［
ｎｍコ程度の比較的厚い膜厚で形成されている。 前記下層電極層３３の平面形状は、第６図及び第８図に
示すように、相補性データ線（５０）が延在する列方向
に長い方形状で構成されている。第８図に示すように、
ワード線２６が延在する行方向に配置された各下層電極
層３３は製造工程における最小加寸法か又はそれに近い
加工寸法で形成されている。同様に、相補性データ線（
５０）が延在する列方向に配置された各下層電極層３３
のうち、相補性データ線の接続側でなく、素子間分離用
絶縁膜２３を介在させる下層電極層３３間は前記最小加
寸法か又はそれに近い加工寸法で形成されている。これ
に対して、相補性データ線の接続側において、下層電極
層３３間は、メモリセル選択用ＭＩＳＦＥＴＱＳのｎ型
半導体領域２８と相補性データ線（５０）との接続領域
、上層電極層３Ｓと相補性データ線（５０）との絶縁耐
圧、下層電極層３３と上層電極層３５との重なり、及び
下層電極層３３と相補性データ線（５ｏ）との絶縁耐圧
を確保する寸法に相当する分、離隔されている。この下
層電極層３３には、前記ｎ型半導体領域２８と相補性デ
ータ線（５０）との接続側に平面方形状に形成された領
域から平面方向に突出する補正パターン３３Ａが設けら
れている。下層電極層３３を加工するエツチングマスク
（フォトレジスト膜）は、前記接続領域において下層電
極層３３間隔が広い領域で発生する回折現象及びワード
線２６の段差からの反射光によりサイズが縮小されてし
まう、このため、下層電極層３３のサイズが所定の設定
値よりも小さくなるので、スタックド構造の情報蓄積用
容量素子Ｃの電荷蓄積量が低下する。そこで、補正パタ
ーン３３Ａは、予じめサイズの縮小分を見込んで下層電
極層３３のサイズを大きくするように構成されている。 補正パターン３３は、レイアウト的に下層電極層３３間
に余裕がある前記接続側に配置されているが、これに限
定されず、前述の位置と反対側に配置してもよい、なお
、現実の下層電極層３３の平面形状は方形状の角部分が
かなり落ちるので、全体的にまるみを有するように形成
される。 このように、（１−１）メモリセル選択用ＭＩＳＦＥＴ
Ｑｓとスタックド構造の情報蓄積用容量素子Ｃとの直列
回路でメモリセルを構成するＤＲＡＭｌにおいて、前記
スタックド構造の情報蓄積用容量素子Ｃの下層電極層３
３にその表面々積を増加させる補正パターン３３Ａを構
成する。これにより、隣接する下層電極層３３の間隔の
大きい領域（相補性データ線側）において、フォトリソ
グラフィ技術の露光時の回折現象及びワード線２６から
の反射光によって、前記下層電極層３３を加工するエツ
チングマスクのサイズが縮小されることを低減できる（
予じめサイズが縮小される分補正している）ので、下層
電極層３３の表面々積を確保し、スタックド構造の情報
蓄積用容量素子Ｃの電荷蓄積量を増加することができる
。この結果、α線ソフトエラ−耐圧を向上し、メモリセ
ルＭ面積を縮小できるので、ＤＲＡＭｌの集積度を向上
することができる。 誘電体膜３４は、基本的には下層電極層（多結晶珪素膜
）３３の上層（表面上）にＣＶＤ法で堆積させた窒化珪
素膜３４Ａ、この窒化珪素膜３４Ａを高圧で酸化した酸
化珪素膜３４Ｂを積層した２層構造で構成されている。 実際には、誘電体膜３４は、下層電極層３３である多結
晶珪素膜の表面に自然酸化珪素膜（３［ｎｍ１未満の非
常に薄い膜厚なので図示しない）が形成されるので、自
然酸化珪素膜、窒化珪素膜３４Ａ、酸化珪素膜３４Ｂの
夫々を順次積層した３層構造で構成されている。前記誘
電体膜３４の窒化珪素膜３４Ａは、ＣＶＤ法で堆積され
るので、下地の多結晶珪素膜（下層電極層３３）の結晶
状態や段差形状に影響されず、下地に対して独立なプロ
セス条件で形成することができる。つまり、窒化珪素膜
３４Ａは、多結晶珪素膜の表面を酸化して形成した酸化
珪素膜に比べて、絶縁耐圧が高く、単位面積当りの欠陥
数が少ないので、リーク電流が非常に少ない、しかも、
窒化珪素膜３４Ａは酸化珪素膜に比べて誘電率が高い特
徴がある。酸化珪素膜３４Ｂは、非常に良質な膜で形成
することができるので、前記窒化珪素膜３４Ａの前記特
性をさらに向上させることができる。また、後に詳述す
るが。 酸化珪素膜３４Ｂは、高圧酸化（１，５〜１０［気圧］
）で形成されるので、常圧酸化に比べて短い酸化時間つ
まり熱処理時間で形成することができる。酸化珪素膜３
４Ｂが薄く（例えば２［ｎｍｌ以下）、常圧（１〔気圧
］）の酸化によっても熱処理時間が許容される範囲であ
るときは、常圧酸化でも形成することができる。 誘電体膜３４は、下層電極層３３の上面及び側壁に沿っ
て設けられており、下層電極層３３の側壁部分を利用し
て高さ方向に面積を稼いでいる。誘電体膜３４の面積の
増加はスタックド構造の情報蓄積用容量素子Ｃの電荷蓄
積量を向上することができる。 この誘電体膜３４の平面形状は上層電極層３５の平面形
状で規定され、実質的に上層電極層３５と同一形状で構
成されている。 前記上層電極層３５は誘電体膜３４を介在させて下層電
極層３３を覆うようにその上部に設けられている。上層
電極層３５は隣接する他のメモリセルＭのスタックド構
造の情報蓄積用容量素子Ｃの上層電極層３５と一体に構
成されている。上層電極層３５には電源電圧１／２Ｖｃ
ｃが印加されている。上層電極層３５は例えばＣＶＤ法
で堆積した多結晶珪素膜で形成され、この多結晶珪素膜
には抵抗値を低減するｎ型不純物が導入されている。上
層電極層３５は例えば前記下層電極層３３と同等か同等
以下の膜厚で形成されている。 このように、（１１−７）層間絶縁膜（下地絶縁膜）３
１上に形成された下層電極層３３、前記層間絶縁膜３１
上及び下層電極層３３の表面上に形成された誘電体［３
４及びこの誘電体膜３４上に形成された上層電極層３５
で構成されたスタックド構造の情報蓄積用容量素子Ｃを
有するＤＲＡＭＩにおいて、前記スタックド構造の情報
蓄積用容量素子Ｃの誘電体膜３４を窒化珪素膜３４Ａを
有する複合膜で構成し、前記層間絶縁膜３１を無機シラ
ンガス及び酸化窒素ガスをソースガスとするＣＶＤ法で
堆積した酸化珪素膜で構成する。この構成により、前記
スタックド構造の情報蓄積用容量素子Ｃの誘電体膜３４
に対する層間絶縁膜３１の膜の縮みを低減し、前記誘電
体膜３４と層間絶縁膜３１との間に発生するストレスを
低減することができるので、誘電体膜３４の破壊を防止
し、下層電極層３３と上層電極層３５との間のリーク電
流を防止し、電気的信頼性を向上することができると共
に、前記層間絶縁膜３１のステップカバレッジが高いの
で、層間絶縁膜３１の膜厚の均一性を高め、層間絶縁膜
３１上の下層電極層３３とその下の導電層（例えばゲー
ト電極２６やワード線２６）との間の絶縁耐圧を高める
ことができる。 前記メモリセルＭは第１図、第６図、第７図及び第８図
に示すように列方向に隣接する他の１個のメモリセルＭ
と接続さ九ている。つまり、列方向に隣接する２個のメ
モリセルＭは、夫々のメモリセル選択用ＭＩＳＦＥＴＱ
ｓの一方のｎ型半導体領域２８を一体に構成し、その部
分を中心に反転パターンで構成されている。この２個の
メモリセルＭは行方向に配置され、この２個のメモリセ
ルＭと行方向に隣接する他の２個のメモリセルＭとは列
方向に２分の１ピツチずれて配置されている。 メモリセルＭのメモリセル選択用ＭＩＳＦＥＴＱｓの一
方のｎ型半導体領域２８には第１図及び第６図に示すよ
うに相補性データ線（ＤＬ）５０が接続されている。相
補性データ線５０は層間絶縁膜３６．３９．４０の夫々
に形成された接続孔４０Ａを通してｎ型半導体領域２８
に接続されている。相補性データ線５０とｎ型半導体領
域２８との接続にはぎ型半導体領域４１を介在させて行
われている。 前記層間絶縁膜３６．３９の夫々は例えばＣＶＤ法で堆
積した酸化珪素膜で形成されている。層間絶縁膜４０は
フローによる平坦化が可能なリン及びホウ素を含んだ酸
化珪素膜（Ｂ Ｐ Ｓ Ｇ）で構成されている。前記層
間絶縁膜３９は、絶縁耐圧の確保及び、その上層の層間
絶縁膜４０に導入されているＢやＰが素子に漏れること
を防止する目的で設けられている。 前記相補性データ線５０は、遷移金属膜（バリアメタル
膜）５０Ａ、アルミニウム膜又はアルミニウム合金膜５
０Ｂ、遷移金属膜（保護膜）５０ｃの夫々を順次積層し
た３層構造で構成されている。 前記相補性データ線５０のうちの下層の遷移金属膜５０
Ａは、アルミニウム膜５０Ｂとｎ型半導体領域２８（実
際にはぎ型半導体領域４１）との接続部に単結晶珪素が
析出し、接続部の抵抗値が増加することを防止するよう
に構成されている。つまり、下層の遷移金属膜５０Ａは
所謂バリアメタル膜として使用されている。この下層の
遷移金属膜５０Ａは、その上層のアルミニウム膜５０Ｂ
を形成する前に形成することができるので、アルミニウ
ム膜５０Ｂの溶融温度に近い又はそれ以上の温度のＣＶ
Ｄ法を使用することができる。具体的に、下層の遷移金
属膜５０ＡはＣＶＤ法で堆積したＷＳｉ２膜を使用する
。また、下層の遷移金属膜５０Ａは例えばＴａＳｉ３膜
やＴｉＮ膜で形成してもよい（つまり、本実施例の遷移
金属膜は、遷移金属膜、遷移金属珪化膜及び遷移金属窒
化膜を含む）、ＣＶＤ法で堆積された下層の遷移金属膜
５０Ａは、下地の段差形状の大きい部分、特に、相補性
データ線５ｏの接続部分でのステップカバレッジを大幅
に向上することができる。なお、下層の遷移金属膜５０
Ａは、低温度のスパッタ法で堆積した場合、抵抗値を低
減し安定化を図る目的で約９００［’Ｃ］程度の高温度
の熱処理を施さなければならない、下層の遷移金属膜５
０Ａはｎ型半導体領域２８や周辺回路の領域においてｐ
°型半導体領域（３８）に接続され、さらに層間絶縁膜
４０上に形成さ九ているので、前記高温度の熱処理は不
純物の相互拡散を生じ、各接続部分での抵抗値を増大さ
せてしまう、この点がらも、前記下層の遷移金属膜５０
Ａは低抵抗化のための熱処理が不要な６５０［’Ｃ］以
上９００［’Ｃ］以下のＣＶＤ法で形成することが望ま
しい。 前記相補性データ線５０の中層のアルミニウム膜５０Ｂ
は、基本的に配線の主要部として使用され、抵抗値の低
い材料で形成されている。アルミニウム膜５０Ｂとして
その合金膜を使用する場合、アルミニウム膜にＣｕやＣ
ｕ及びＳｉを添加する。ＣＵは、マイグレーション現象
を低減するために添加され、例えば０．５［重量％］程
度添加されている。Ｓｉは、アロイスパイク現象を低減
するために添加され、例えば１〜１．５［重量％コ程度
添加されている。アルミニウム膜５０Ｂは例えばスパッ
タ法で堆積されている。 相補性データ線５０の上層の遷移金属膜５ｏｃは主にア
ルミニウム膜ＳＯＨの表面に析出するアルミヒルロック
現象を低減する目的で形成されている。 また、上層の遷移金属膜５０ｃは、相補性データ線５０
の表面の反射率をアルミニウム膜５０Ｂの表面の場合に
比べて低減し、相補性データ線５ｏを加工するエツチン
グマスクの露出時に回折現象及び隣接する下地の段差か
らの反射光により前記エツチングマスクのサイズが縮小
されることを低減できるように構成されている。上層の
遷移金属膜５ｏｃは、下層の遷移金属膜５０Ａと異なり
、アルミニウム膜５０Ｂを形成した後に堆積されるので
、アルミニウム膜５０Ｂが溶融しない低温度のスパッタ
法で堆積さ九ている。上層の遷移金属膜５０Ｃは相補性
データ線５０の抵抗値を実質的に低下させる必要がない
ので、スパッタ法で堆積した後に高温度の熱処理を施す
必要がない、この上層の遷移金属膜５０ＣはＭ ｏ Ｓ
ｉ 、膜で形成されている。また、上層の遷移金属膜
５０Ｃは前記以外の遷移金属膜例えばＷＳｉ 、、’ｒ
ａ ５ｉ２１Ｔ’ｉ Ｓ Ｌ膜等で形成してもよい。 このように、（３−２）段差形状を有する下地表面（４
０）上に相補性データ線（配線）５０を延在させるＤＲ
ＡＭｌにおいて、前記相補性データ線５０を。 ＣＶＤ法で堆積した遷移金属膜５０Ａ、スパッタ法で堆
積したアルミニウム膜（又はその合金膜）５０Ｂの夫々
を順次積層した複合膜で構成する。この構成により、前
記アルミニウム膜５０Ｂは抵抗値が小さく、相補性デー
タ線５０の信号伝達速度を速くすることができるので、
情報書込み動作速度、情報読出し動作速度の高速化を図
ることができると共に、前記遷移金属膜ＳＯＡは下地の
段差部分でのステップカバレッジが高く、相補性データ
線５０の断線不良を低減することができるので、電気的
信頼性を向上することができる。また、前記相補性デー
タ線５０の下層の遷移金属膜５０Ａはｎ型半導体領域２
８等のＳｉとの接続部においてＳｉの析出現象を防止す
ることができる。 また、（４−３）前記相補性データ線５０は、ＣＶＤ法
で堆積した遷移金属膜５０Ａ、スパッタ法で堆積したア
ルミニウム膜５０Ｂ、スパッタ法で堆積した遷移金属膜
５０Ｇの夫々を順次積層した３眉構造の複合膜で構成す
る。この構成により、前記相補性データ線５０の上層の
迦移金属膜５０Ｇはアルミニウムヒルロックの発生を防
止することができる。 また、相補性データ線５０の上層の遷移金属膜５０Ｃは
アルミニウム膜５０Ｂやその合金膜の表面の反射率を低
減し、相補性データ線５０の加工を行うエツチングマス
クを形成する際の露光時の回折現象及び下地段差からの
反射光による過剰な露光を低減することができるので、
相補性データ線５０の加工精度を向上することができる
。また、相補性データ線５０の上層の遷移金属膜５０Ｃ
は、その下層のアルミニウム膜５０Ｂの溶融点に比べて
低い温度で堆積することができるので、アルミニウム膜
５０Ｂを溶融させることがない。 前記相補性データ線５０は製造工程における第１層目の
配線形成工程により形成されている。この相補性データ
線５０は、多層配線構造特有の段差形状を緩和するため
に、その上層の製造工程における第２層目の配線形成工
程で形成される配線（５３）に比べて薄い膜厚で形成さ
れている。なお、本実施例のＤＲＡＭＩは２層配線構造
（２層アルミニウム配線構造）で構成されている。また
、ＤＲＡＭｌは３層ゲート配線構造（３層多結晶珪素膜
構造）で構成されている。 前記第１図及び第６図に示すように、相補性データ線５
０の上層には層間絶縁膜５１を介在させてシャント用ワ
ード線（ＷＬ）５３が行方向に延在するように構成され
ている。シャント用ワード線５３は、図示しないが、数
十〜数百個のメモリセルＭ毎に相当する所定領域におい
て、後述するようにワード線（Ｗ Ｌ ）２６に接続さ
れている。ワード線２６はメモリセルアレイＩＩＢにお
いて延在方向に複数個に分割されており、シャント用ワ
ード線５３は前記分割された複数個の夫々のワード線２
６に接続されている。シャント用ワード線５３は、ワー
ド線２６の抵抗値を低減し、情報書込み動作、情報読出
し動作の夫々においてメモリセルＭの選択速度を速くで
きるように構成されている。 前記層間絶縁膜５１は、第１図に示すように、酸化珪素
膜（堆積型絶縁膜）５１Ａ、酸化珪素膜（塗布型絶縁膜
）ＳＩＢ、酸化珪素膜（堆積型絶縁膜）５１ｃの夫々を
順次積層した複合膜で構成されている。 層間絶縁膜５１の下層の酸化珪素膜５１Ａ、上層の酸化
珪素膜５１Ｃの夫々はプラズマＣＶＤ法で堆積させた酸
化珪素膜で形成する。中層の酸化珪素膜５１Ｂは５ＯＧ
（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）法で塗布した後べ一り
処理を施した酸化珪素膜で形成する。この中層の酸化珪
素膜５１Ｂは層間絶縁膜５１の表面を平坦化する目的で
形成されている。中層の酸化珪素膜５１Ｂは、塗布した
後ベーク処理を施し、さらに全表面にエツチング処理を
施して段差部の凹部のみに埋込むように形成されている
。特に、中層の酸化珪素膜５１Ｂは第１層目の配線（５
０）と第２層目の配線（５３）との接続部分（接続孔５
２）において残存しないようにエツチング処理により除
去されている。 つまり、中層の酸化珪素膜５０Ｂはそれに含まれる水分
による前記配線（５０，５３の夫々）のアルミニウム膜
の腐食を低減できるように構成されている。 前記シャント用ワード線５３は、前記相補性データ線５
０の断面構造と類似した構造で形成されており、遷移金
属膜５３Ａ、アルミニウム膜（アルミニウム合金膜）５
３Ｂ、遷移金属膜５３Ｇの夫々を順次積層した３層構造
の複合膜で構成されている。シャント用ワード線５３の
下層の遷移金属膜５３Ａ、上層の遷移金属膜５３Ｃの夫
々は、下層配線である相補性データ線５０でアルミニウ
ム膜５０Ｂを形成しているので、低温度で堆積できるス
パッタ法で堆積されている。下層の遷移金属膜５３Ａ、
上層の遷移金属膜５３Ｃの夫々は例えばＭｏＳｉ、膜で
形成されている。下層の遷移金属膜５３Ａは主に下層の
配線（５０）との接続部分の抵抗値を低減するために形
成されている。上層の遷移金属膜５３Ｃは主にアルミヒ
ルロックを低減するため及び反射率を下げ回折現象を低
減するために形成されている。シャント用ワード線５３
は、前述のように下層配線例えば相補性データ線５３の
膜厚に比べて厚い膜厚で形成され、抵抗値を低減するよ
うに構成されている。 前述のワード線２６、シャント用ワード線５３の夫々の
接続は第９図（接続領域の平面図）及び第１０図（第９
図の■−■切断線で切った断面図）で示すように中間導
電層５００を介在して行われている。 すなわち、シャント用ワード線５３は接続孔５２を通し
て一旦中間導電層５０Ｄに引き落される。前記接続孔５
２は異方性エツチングで形成された実質的に垂直な段差
形状を有する下側接続孔５２Ａ及び等方性エツチングで
形成された緩い段差形状を有する上側接続孔５２Ｂで構
成されている。つまり、接続孔５２は、シャント用ワー
ド線５３のステップカバレッジを向上し、断線不良を低
減できるように構成されている。そして、前記中間導電
層５０Ｄは、シャント用ワード線５３の延在方向に引き
伸ばされ、前記接続孔５２と異なる位置に配置された接
続孔４０Ａを通してワード線２６に接続されている。中
間導電層５００は相補性データ線５０と同一導電層つま
り第１層目の配線形成工程で形成されている。この中間
導電層５０Ｄは、シャント用ワード線５３とワード線２
６とを接続する際の段差形状を緩和し、シャント用ワー
ド線５３の断線不良を防止するように構成されている。 前記中間導電層５０Ｄ、ワード線２６の夫々の接続部つ
まり接続孔４０Ａの近傍の周囲には、スタックド構造の
情報蓄積用容量素子Ｃの上層電極層３５がメモリセルア
レイＩＩＢから引き伸ばされている。 中間導電層５０Ｄとワード線２６とを接続する接続孔４
０Ａは前記引き伸ばされた上層電極層３５に形成された
開口＄５Ａが設けられた領域内において配置されている
。前記メモリセルアレイＩＩＢはメモリセル選択用ＭＩ
ＳＦＥＴＱｓ、スタックド構造の情報蓄積用容量素子Ｃ
の夫々を積層して段差形状を他の領域に比べて大きく構
成しているので、前述のように、シャント用ワード線５
３．ワード線２６の夫々の接続領域に上層電極層３５を
引き伸している。 つまり、この上層電極層３５は、メモリセルアレイ１１
Ｂ、前記接続領域の夫々の間において、第１目の配線（
例えば中間導電層５０ Ｄ ） ５０、第２層目の配線
（例えばシャント用ワード線５３）の夫々の下地層の表
面を平坦化できるように構成されている。 このように、（２２−１３）相補性データ線５゜とワー
ド線２６との交差部に複数のメモリセルＭが配置されメ
モリセルアレイ１１を構成し、前記ワード線２６の上層
に前記メモリセルアレイ１１以外の領域（実際にはメモ
リセルアレイ１１内の所定の領域）で前記ワード線２６
と接続されたシャント用ワード線５３を配置するＤＲＡ
Ｍｌにおいて、前記ワード線２６とシャント用ワード線
５３との接続部分の周囲に段差緩和層（引き出された上
層電極層３５）を設ける。この構成により、前記ワード
線２６とシャント用ワード線５３との接続部分の周囲と
前記メモリセルアレイ１１（実際にはメモリセルＭが配
置される領域）との間の段差部を緩和し、夫々の領域上
を延在するシャント用ワード線５３等の配線やその配線
を接続する接続孔（４０Ａや５２）を加工するフォトリ
ソグラフィ技術の安定化を図ることができるので、前記
配線の前記段差部での断線不良や導通不良を低減し、製
造上の歩留りを向上することができる。 また、前記段差緩和層（３５）はメモリセルＭのスタッ
クド構造の情報蓄積用容量素子Ｃの上層電極層３５と同
一導電層で形成する。この構成により。 前記段差緩和層を上層電極層３５で形成することができ
るので、段差緩和層を形成する工程に相当する分、ＤＲ
ＡＭＩの製造工程数を低減することができる。 前記同第９図及び第１０図に示すように、前記上層電極
層３５は、前記メモリセルアレイＩＩＢ、シャント用ワ
ード線５３とワード線２６との接続領域の夫々の間にお
いて、電源電圧１／２Ｖｃｃが印加された電源配線５０
Ｅに接続されている。 前記第６図及び第１１図（第６図の■−■切断線で切っ
た断面図、同図は配線５０より上層を省略している）に
示すように、メモリセルアレイＩＩＢの周囲の端部には
ガードリング領域ＯＬが設けられている。ガードリング
領域ＧＬは、メモリセルアレイＩＩＢの周囲を取り囲み
、主に基板電位発生回路（Ｖ、、ジェネレータ回路）１
６０３から放出される少数キャリアを捕獲するように構
成されている。 ガードリング領域ＧＬはメモリセルアレイＩＩＢと周辺
回路との間に配置されている。ガードリング領域ＧＬは
、素子間分離用絶縁膜２３及びＰ型チャネルストッパ領
域２４Ａで規定された領域内において、ｆ型ウェル領域
２２の主面部に設けられたｎ型半導体領域２８（及びゴ
型半導体領域３３Ａ）で構成されている。つまり、ガー
ドリング領域ＧＬは、メモリセルＭの形状を利用し、メ
モリセルＭの繰り返しパターンを乱さないように、メモ
リセル選択用ＭＩＳＦＥＴＱｓのゲート幅寸法と実質的
に同一寸法で構成されている。ガードリング領域ＧＬに
は図示していないが電源配線（５０）を介在させて電源
電位１／２Ｖｃｃが印加されている。 メモリセルアレイＩＩＢ、前記ガードリング領域ＯＬの
夫々の間には段差緩和層（３８０，３５Ｄ）が配置され
ている０段差緩和層は本実施例において２段で配置され
ている。つまり１段差緩和層は、メモリセルアレイＩＩ
Ｂ側からガードリング領域ＧＬ側に向って、第１段差緩
和層（３３Ｄ及び３５Ｄ）、第２段差緩和層（３５Ｄ
）の夫々が順次配置されている。 第１段差緩和層（３３Ｄ及び３５Ｄ）は２段構造で構成
されている。第１段差緩和層（３３Ｄ及び３５Ｄ）の下
層の段差緩和層３３Ｄはスタックド構造の情報蓄積用容
量素子Ｃの下層電極層３３と同一導電層で構成され、上
層の段差緩和層３５Ｄは上層電極層３ｓと同一導電層で
構成されている。第２段差緩和層（３５Ｄ又は３３Ｄで
もよい）は前記スタックド構造の情報蓄積用容量素子Ｃ
の上層電極層３５と同一導電層で構成されている。つま
り１段差緩和層（３３０，３５Ｄ）はメモリセルアレイ
ＩＩＢからガードリング領域ＧＬに向って順次段差形状
を小さくするように構成されている。 このように、（１８−１０）メモリセル選択用ＭＩＳＦ
ＥＴＱｓとその上層に積層されたスタックド構造の情報
蓄積用容量素子Ｃとの直列回路からなるメモリセルＭを
行列状に配置したメモリセルアレイＩＩＢを構成し、こ
のメモリセルアレイＩＩＢ、の周辺領域に周辺回路を配
置したＤＲＡＭＩにおいて、前記メモリセルアレイＩＩ
Ｂと周辺回路との間に前記スタックド構造の情報蓄積用
容量素子Ｃの下層電極層３３．上層電極層３５又は前者
の層と同一導電層で形成された段差緩和層（３３Ｄ、３
５Ｄ）を設ける。この構成により、前記メモリセルアレ
イ１１Ｂと周辺回路との間の段差部を前記段差緩和層（
３３Ｄ、３５０）で緩和し、夫々の領域上を延在する配
線（相補性データ線５０やシャント用ワード線５３）を
加工するフォトリソグラフィ技術の安定化を図ることが
できるので、前記配線の前記段差部での断線不良を低減
し、製造上の歩留りを向上することができる。 また、（１９−１１）前記メモリセルアレイＩＩＢと周
辺回路との間には、前者から後者に向って、前記スタッ
クド構造の情報蓄積用容量素子Ｃの下層電極層３３及び
上層電極層３５と同一導電層で形成された第１段差緩和
層（３３Ｄ及び３５Ｄ）、前記下層電極層３３又は上層
電極層３５と同一導電層で形成された第２段差緩和層（
３３Ｄ又３５Ｄ）の夫々を順次配置する。この構成によ
り、前記メモリセルアレイ１１Ｂと周辺回路との間の段
差部を前記第１段差緩和層（３３Ｄ及び３５Ｄ）、第２
段差緩和層（３３Ｄ又３５Ｄ）の夫々で段階的に緩和す
ることができるので、より製造上の歩留りを向上するこ
とができる。 また、（２０−１２）メモリセルアレイＩＩＢと周辺回
路との間にはガードリング領域ＯＬを配置し、前記段差
緩和層（３３Ｄ、３５０）は前記ガードリング領域ＯＬ
に配置する。この構成により、前記段差緩和層（３３Ｄ
、３５Ｄ）の占有面積の全部又は一部をガードリング領
域ＧＬの占有面積で兼用することができるので、段差緩
和層（３３Ｄ、３５Ｄ）の占有面積を縮小し、集積度を
向上することができる。 前記シャント用ワード線５３の上層を含むＤＲＡＭｌの
実質的に全面には前記第１図に示すようにパッシベーシ
ョン８１５４が設けられている。第１には細評に図示し
ていないが、パッシベーション１１５４は、後述するよ
うに（第１５図参照）ＣＶＤ法で堆積した酸化珪素！Ｉ
Ｉ （５４Ａ ）、プラズマＣＶＤ法で堆積した窒化珪
素ｌＩＣ５４Ｂ ）、塗布された樹脂膜（例えばポリイ
ミド系樹脂膜５４Ｃ）の夫々を順次積層した複合膜で構
成されている。パッシベーション膜５４の上層の樹脂膜
（５４Ｇ ）は主にメモリセルアレイ１１Ｂ、直接周辺
回路の一部の夫々へのα線の入射を低減する目的で形成
されている。つまり、樹脂膜５４Ｃはα線ソフトエラー
耐圧を向上するように構成されている。なお、樹脂膜５
４Ｃは、ＤＲＡＭＩの周辺に配置された外部端子ＢＰに
ボンディングワイヤ４を接続する領域においては除去さ
れている。この領域の詳細な説明については後述する。 前記ＤＲＡＭＩの周辺回路を構成するＣＭＯＳは前記第
１図の右側に示すように構成されている。 ０ＭＯ８のｎチャネルＭＩＳＦＥＴＱｎは、素子間分離
用絶縁１１２３及びｐ型チャネルストッパ領域２４Ａで
周囲を囲まれた領域内において、Ｆ型ウェル領域２２の
主面部に構成されている。ｎチャネルＭＩＳＦＥＴＱｎ
は、主に、ｆ型ウェル領域２２、ゲート絶縁１１２５．
ゲート電極２６．ソース領域及びドレイン領域である一
対のｎ型半導体領域２８及び一対のゴ型半導体領域３７
で構成されている。 ｐ−型ウェル領域２２．ゲート絶縁膜２５、ゲート電極
２６及びｎ型半導体領域２８の夫々は、前記メモリセル
選択用ＭＩＳＦＥＴＱｓと同一製造工程で構成され、実
質的に同様の機能を有している。つまり、ｎチャネルＭ
ＩＳＦＥＴＱｎはＬＤＤ構造で構成されている。 高不純物濃度のゴ型半導体領域３７はソース領域、ドレ
イン領域の夫々の比抵抗値を低減するように構成されて
いる。ｎ″型半導体領域３７は、ゲート電極２６の側壁
に自己整合で形成されたサイドウオールスペーサ２９に
規定されて形成され、ゲート電極２８に対して自己整合
で形成される。 ソース領域として使用されるゴ型半導体領域３７には接
続孔４０Ａを通して基準電圧Ｖ！１８が印加された配線
５０が接続されている。ドレイン領域として使用される
ゴ型半導体領域３７には接続孔４０Ａを通して出力信号
用の配線５０が接続されているｓｒ１″型半導体領域３
７と配線５０とは接続孔４０Ａで規定された領域内に形
成されたゴ型半導体領域４１を介在させて電気的に接続
されている。配線５０は前記相補性データ線５０と同一
導電層で形成されている。 ０ＭＯ８のｐチャネルＭＩＳＦＥＴＱＰは、素子間分離
用絶縁膜２３で周囲を囲まれた領域内において、に型ウ
ェル領域２１の主面部に構成されている。ｐチャネルＭ
ＩＳＦＥＴＱＰは、主に、 ｎ−型ウェル領域２１、ゲ
ート絶縁膜２５、ゲート電極２６、ソース領域及びドレ
イン領域である一対のｐ型半導体領域３０及び一対のＰ
°型半導体領域３８で構成されている。 ｎ−型ウェル領域２１、ゲート絶縁膜２５及びゲート電
極２６の夫々は、前記メモリセル選択用ＭＩＳＦＥＴＱ
ｓ、ｎチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎの夫々
と実質的に同様の機能を有している。 低不純物濃度のｐ型半導体領域３０はＬＤＤ構造のｐチ
ャネルＭＩＳＦＥＴＱｐを構成する。ソース領域として
使用される高不純物濃度のＰ°型半導体領域３８には接
続孔４０Ａを通して電源電圧Ｖｃｃが印加された配線５
０が接続されている。ドレイン領域として使用されるｐ
°型半導体領域３８には接続孔４０Ａを通して前記出力
信号用の配線５０と一体に構成された出力信号用の配線
５０が接続されている。 この出力信号用の配線５０には接続孔５２を通してその
上層の配線５３が接続されている。配線５３は前記シャ
ント用ワード線５３と同一導電層で形成されている。 前記ＤＲＡＭ１の出力段回路を含む断面構造を第１２図
（要部断面図）に示す、同第１２図中、左側には前記第
１図と同様にメモリセルアレイＩＩＢのメモリセルＭが
示されている。メモリセルＭは前述のように基本的にｐ
−型ウェル領域２２に設けられている。メ型ウェル領域
２２は、それ◆こ比べて低不純物濃度で形成されたド型
半導体基板２０との間にポテンシャルバリア領域を形成
し、α線ソフトエラー耐圧を向上することができる。メ
モリセルＭのメモリセル選択用ＭＩＳＦＥＴＱｓは、前
記ｐ型チャネルストッパ領域２４Ａの横方向の拡散で形
成されたｐ型半導体領域２４Ｂの主面部に形成されてい
るので、Ｖ型ウェル領域２２に比べて不純物濃度が高い
領域に形成されている。このｐ型半導体領域２４Ａは、
前述のようにｐ型チャネルストッパ領域２４Ａの横方向
の拡散である程度不純物濃度が高くされているが、必要
に応じて新たにメモリセルアレイＩＩＢのみに選択的に
ｐ型不純物（しきい値電圧調整用不純物）を導入し、不
純物濃度をより一層高くしてもよい、不純物の導入は例
えばイオン打込法で行う、ｐ型半導体領域２４Ｂはメモ
リセル選択用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｓのしきい
値電圧を高く設定している１本実施例のＤＲＡＭＩのメ
モリセル選択用ＭＩＳＦＥＴＱａはゲート長１．０［μ
ｍ〕の場合（実効チャネル長は０．７〜０．８［μｍｌ
）、しきい値電圧は約０．８［Ｖ］以上の高い値に設定
されている。前記メモリセルＭのメモリセル選択用ＭＩ
ＳＦＥＴＱｓは、電源配線（Ｖｉａ又はＶｃｃ）と非選
択状態のワード線２６又はシャント用ワード線５３（Ｖ
ｓｓ）との交差部において、電源配線に発生したノイズ
に基づき、前記ワード線２６又は前記シャント用ワード
線５３の電位が浮き、誤動作（誤導通）が発生するので
、しきい値電圧が高く設定されている。このような非選
択状態のメモリセルＭが誤動作する現象は高集積化に伴
い顕著に生じる。 前記第１２図中、右側には前記第１図と同様に周辺回路
の０ＭＯ８を示している。このＣＭＯＳのｎチャネルＭ
ＩＳＦＥＴＱｎ、ｐチャネルＭＩＳＦＥＴＱｐの夫々は
、カラムアドレスデコーダ回路１２、センスアンプ回路
１３等の直接周辺回路やクロック系回路等の間接周辺回
路で使用されている。ｎチャネルＭＩＳＦＥＴＱｎは、
高集積化に伴う短チヤネル効果を低減するために、ｐ−
型半導体基板２０に比べて不純物濃度が高いｐ−型ウェ
ル領域２２に設けられている。また、ｎチャネルＭＩＳ
ＦＥＴＱｎ特に直接周辺回路の一部（α線ソフトエラー
耐圧を確保したい回路）のｎチャネルＭＩＳ Ｆ Ｅ
Ｔ Ｑ ｎはメモリセルＭと同様にｒ型ウェル領域２２
に設けられている。ｎチャネルＭＩＳＦＥＴＱｎは、Ｄ
ＲＡＭＩにおいて標準（基準）のＭＩＳＦＥＴとして構
成され、ｐ−型ウェル領域２２とその主面部に導入され
るしきい値電圧調整用不純物の濃度で一義的にしきい値
電圧が設定されている。 ｎチャネルＭＩＳＦＥＴＱｎは、使用される回路により
ゲート長が異なるが、ゲート長１．０［μｍ］で換算し
た場合（実効チャネル長は０．７〜０．８［μｍｌ）
、 シきい値電圧は約０．３〜０．８［Ｖコの範囲で設
定されている。つまり、ｎチャネルＭＩＳＦＥＴＱｎは
、特に高速動作性能を要求されるので、伝達コンダクタ
ンスを高くするように、しきい値電圧が設定されている
。 前記第１２図中、中央には出力段回路を構成するｎチャ
ネルＭＩＳＦＥＴＱｏを示している。このｎチャネルＭ
ＩＳＦＥＴＱｏは、基本的には前記周辺回路のｎチャネ
ルＭＩＳＦＥＴＱｎと同様のＬＤＤ構造で構成されてい
る。つまり、ｎチャネルＭＩＳＦＥＴＱｏは、 ｐ−型
半導体基板２０．ゲート絶縁膜２５、ゲート電極２６、
ソース領域及びドレイン領域である一対のｎ型半導体領
域２８及び−対のゴ型半導体領域３７で構成されている
。ｐ−型半導体基板２０は、ｐ−型ウェル領域２２に比
べて低い不純物濃度で形成され、ｎチャネルＭＩＳＦＥ
ＴＱＯのチャネル形成領域として使用されている。この
ｎチャネルＭＩＳＦＥＴＱｏは例えばプッシュプル型の
出力段回路を構成している。ｎチャネルＭＩＳＦＥＴＱ
ｏは、使用される回路や要求される仕様形態によりゲー
ト長が異なるが、ゲート長１．０［μｍコで換算した場
合（実効チャネル長は０．７〜０．８［、ｕｍ］）、Ｌ
きい値電圧は約０．３［Ｖ］程度以下の低い値に設定さ
れている。つまり。 ｎチャネルＭＩＳＦＥＴＱＯは、基板効果定数を低減し
、出力信号レベルを増加するように構成されている。ま
た、前記〆型半導体基板２０の使用は、その表面の不純
物濃度が低いので、特に製造プロセス上、ｎチャネルＭ
ＩＳＦＥＴＱｏのしきい値電圧を低く設定し易い特徴が
ある０本来、ツインウェル方式を採用す場合は、製造プ
ロセスの増加を抑えるために、ｎチャネルＭＩＳＦＥＴ
Ｑｎ及びＱｏの形成領域の全べてにｐ−型ウェル領域２
２を形成するが、本実施例のＤＲＡＭＩは前述の理由に
基づきｒ型半導体基板２０の一部の主面を使用している
。 このように、（１３−８）メモリセルＭのメモリセル選
択用ＭＩＳＦＥＴＱｓ、周辺回路を構成するｎチャネル
Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎ及び出力段回路を構成
するｎチャネルＭＩＳＦＥＴＱｏを有するＤＲＡＭｌに
おいて、夫々のチャネル型を同−ｎ型としかつ夫々のゲ
ート長（実効チャネル長）サイズを実質的に同一とした
場合に、前記メモリセル選択用ＭＩＳＦＥＴＱｓ、ｎチ
ャネルＭＩＳＦＥＴＱｎ、ｎチャネルＭＩＳＦＥＴＱｏ
の夫々のしきい値電圧を順次低くする。この構成により
、電源に発生するノイズに基づき、非選択状態のメモリ
セルＭのメモリセル選択用ＭＩＳＦＥＴＱｓが誤導通す
ることを防止することができるので、情報書込み動作、
情報読出し動作の夫々において電気的信頼性を向上する
ことができ、前記出力段回路のｎチャネルＭＩＳＦＥＴ
Ｑｏの基板効果定数を低減することができるので、出力
信号レベルを高くし、外部装置の駆動能力を向上するこ
とができ、さらに、前記メモリセルＭのメモリセル選択
用ＭＩＳＦＥＴＱｓに比べて周辺回路のｎチャネルＭＩ
ＳＦＥＴＱｎのしきい値電圧を低くしたので、伝達フン
ダクタンスを向上し、動作速度の高速化を図ることがで
きる。 また、（１５−９）前記出力段回路のｎチャネルＭＩＳ
ＦＥＴＱＯ＆〆型半導体基板２０の主面に構成し、前記
メモリセルＭのメモリセル選択用ＭＩＳＦＥＴＱｓ、周
辺回路のｎチャネルＭＩＳＦＥＴＱｎの夫々を前記ｐ−
型半導体基板２０の主面にそれに比べて不純物濃度を高
く形成したｐ−型ウェル領域２２の主面に構成する。こ
の構成により前記出力段回路のｎチャネルＭＩＳＦＥＴ
Ｑｏは、ｐ−型半導体基板２０の不純物濃度が低いので
、ｆ型半導体１板２０の主面の不純物濃度又は若干の不
純物濃度の制御で簡単にしきい値電圧を低く設定するこ
とができると共に、前記メモリセルＭのメモリセル選択
用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｓ、周辺回路のｎチャ
ネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎの夫々は、ｐ−型
半導体基板２０とｐ−型ウェル領域２２との不純物濃度
の差によるポテンシャルバリア領域を形成することがで
きるので、α線ソフトエラー耐圧を向上することができ
る。α線ソフトエラー耐圧の向上は、ＤＲＡＭｌのメモ
リセルＭの占有面積を縮小することができるので、集積
度を向上することができる。 前記ＤＲＡＭＩのワードドライバ回路（ＷＬ）１５（第
３図参照）の入力信号のジェネレータ回路を第１３図（
等価回路図）で示す、同第１３図中、ＷＣはワードクリ
ア信号、ＷＤはフードデコード信号。 ＸＩはワードブースト電位、ＸＰはセルフブーストノー
ドプリチャージ信号である。ＸＩＪＬはワードブースト
電位のディスチャージ信号である。 ＸＩＪＯ，ＸＩＪＯ、ＸＮＫ、ＢＸＩｌ、ＢＸ２工の夫
々はジェネレータ回路のデコード信号である。ジェネレ
ータ回路には破線で囲まれた領域内に高耐圧カット用Ｍ
ＩＳＦＥＴＱｃｌ、Ｑｃ２の夫々が配置されている。高
耐圧カット用ＭＩ ５ＦＥＴＱｃｌ、Ｑｃ２の夫々はｎ
チャネルで構成されている。 前記ジェネレータ回路は、セルフブーストノードプリチ
ャージ信号ＸＰ（＝Ｌｏｗ）によりプリチャージされる
と、ノードＮが電源電位Ｖｃｃ−Ｌ／きい値電圧ｖｔｈ
までプリチャージされる１次に、ワードブースト電位Ｘ
Ｉが電源電位Ｖｃｃ以上に立上がると、ｎチャネルＭＩ
ＳＦＥＴＱｄのゲート容量のカップリングにより、前記
ノードＮは浮遊容量によって決まる高電位（約１０［Ｖ
］以上）まで上昇する。前記高耐圧カット用Ｍ Ｉ Ｓ
Ｆ Ｅ Ｔ Ｑ ｃ １、Ｑｃ２の夫々のドレイン領
域は前記高電位に上昇したノードＮに接続されている。 前記ジェネレータ回路の高耐圧カット用ＭＩＳＦＥＴＱ
ｃｌ、Ｑｃ２の夫々は第１４図（要部平面図）に示すよ
うに構成されている。高耐圧カット用ＭＩＳＦＥＴＱｃ
ｌ、Ｑ ｃ ２の夫々は、素子間分離用絶縁膜２３及び
ｐ型チャネルストッパ領域２４Ａで周囲を囲まれた領域
内において、ｐ−型ウェル領域２２の主面に構成されて
いる。つまり、高耐圧カット用ＭＩＳＦＥＴＱｃｌ、Ｑ
ｃ２の夫々は、メ型ウェル領域２２、ゲート絶縁膜２５
、ゲート電極２６、ソース領域及びドレイン領域である
一対のｎ型半導体領域２８及び一対のｄ型半導体領域３
７で構成されている。 前記ゲート電極２６は、前記素子間分離用絶縁膜２３及
びｐ型チャネルストッパ領域２４Ａで囲まれた領域内に
おいて、平面形状がリング状に構成されている。ゲート
電極２６は、その一部にＴ字型の分岐部が設けられ、こ
の分岐された部分（２６）は素子間分離用絶縁膜２３上
において信号配線５０に接続されている。ドレイン領域
として使用される一方のゴ型半導体領域３７は前記リン
グ形状のゲート電極２６で周囲を規定された領域内にお
いて設けられている。ソース領域として使用される他方
のゴ型半導体領域３７は、前記素子間分離用絶縁膜２３
及びｐ型チャネルストッパ領域２４Ａで周囲を囲まれた
領域内において、前記リング形状のゲート電極２Ｂの外
周に設けられている。つまり、高耐圧カット用ＭＩＳＦ
ＥＴＱｃ１．Ｑｃ２の夫々は、一方のｄ型半導体領域３
７の周囲にチャネル形成領域を介在させて他方のゴ型半
導体領域３７を設けて構成されている。前記一方のｄ型
半導体領域３７には高電位が印加されるようになってい
るが、一方のｄ型半導体領域３７は型ｐチャネルストッ
パ領域２４Ａには接触しないレイアウトになっている。 前記高耐圧カット用ＭＩＳＦＥＴＱｃ１．Ｑａ２の夫々
のゴ型半導体領域３７には接続孔４０Ａを通して信号配
線５０が接続されている。一方のゴ型半導体領域３７（
高電圧側）に接続される信号配線５０の外周端はゲート
電極２６上（又はソース領域側）まで引き伸ばされてい
る。前記リング形状のゲート電極２６は、その段差形状
により、リング形状の中央部分において、信号配線５０
の下地の層間絶縁膜４０の表面に凹部を形成する。この
凹部は、信号配線５０を加工するエツチングマスク（フ
ォトレジスト膜）の露光時に信号配線５０の表面の反射
等に基づく回折現象により、前記エツチングマスクのサ
イズを縮小させてしまう、したがって、信号配線５０（
それを加工するエツチングマスク）は前記回折現象が生
じない領域で加工するようにしている。 このように、（３２−１７）Ｐ型チャネルストッパ領域
２４Ａで周囲を囲まれた高耐圧カット用ＭＩＳＦＥＴＱ
ｃを有するＤＲＡＭＩにおいて、前記高耐圧カット用Ｍ
ＩＳＦＥＴＱｃが、高電圧が印加される一方のゴ型半導
体領域３７の周囲をチャネル形成領域（ｆ型ウェル領域
２２）を介在させて低電圧が印加される他方のゴ型半導
体領域３７で取り囲み、前記チャネル形成領域上にゲー
ト絶縁膜２５を介在させてゲート電極２６を配置して構
成され、前記ｐ型チャネルストッパ領域２４Ａを前記他
方のゴ型半導体領域３７の周囲を取り囲み構成する。こ
の構成により、前記高耐圧カット用ＭＩＳＦＥＴＱＣの
一方のゴ型半導体領域３７がｐ型チャネルストッパ領域
２４Ａと接触しないので、一方のゴ型半導体領域３７の
ｐｎ接合耐圧を向上し、前記高耐圧カット用ＭＩＳＦＥ
ＴＱｃを高耐圧化することができる。 また、（３４−１８）前記高耐圧カット用ＭＩＳＦＥＴ
Ｑｃの一方のゴ型半導体領域３７に接続される上層の信
号配線５０の外周端を、前記ゲート電極２６上に配置す
るか又は他方のゴ型半導体領域３７上まで引き出して配
置する。この構成により、前記一方のゴ型半導体領域３
７と前記上層の信号配線５０との間の層間絶縁膜４０等
の表面にゲート電極２６の段差形状で凹状が形成され、
この凹状に起因し上層の信号配線５０を加工するエツチ
ングマスクがその露光時に上層配線形成層（５０）の表
面に反射する光によりサイズが縮小されることを低減す
ることができるので、上層の信号配線５０の加工精度を
向上することができる。 前ｉｉ！ＤＲＡＭ１の最も周辺に配置された外部端子（
ポンディングパッド）ＢＰの断面構造を第１５図（要部
拡大断面図）で示す、同第１５図に示すように、外部端
子ＢＰは製造工程における第２層目の配線５３で形成さ
れている。ＤＲＡＭＩの内部で使用される配線５３は、
前述のシャント用ワード線５３で説明したように、遷移
金属膜５３Ａ、アルミニウム膜５３Ｂ、遷移金属膜５３
Ｃの夫々を積層した３層構造で構成されている。これに
対して、外部端子ＢＰは、上層の遷移金属膜５３Ｃを除
去した。下層の遷移金属膜５３Ａ、中層のアルミニウム
膜５３Ｂの夫々を順次積層した２層構造で構成されてい
る。 ボンディング装置は、外部端子ＢＰの表面、パッシベー
ション膜５４の表面の夫々の反射率の差により、前記外
部端子ＢＰの表面にボンディングワイヤ４をボンディン
グする際の位置決めを行っている。配線５３の上層の遷
移金属膜５３Ｃは反射率が低く、パッシベーション膜５
４との間の反射率の差が小さいので、外部端子ＢＰの表
面は前記上層の遷移金属膜５３Ｇに比べて反射率が高い
アルミニウム膜５３Ｂを露出させている。 前記外部端子ＢＰのアルミニウム膜５３Ｂの表面を露出
させる工程は上層のパッシベーション膜５４の酸化珪素
膜５４Ａ及び窒化珪素膜５４Ｂに形成されるボンディン
グ開口５５を形成する工程と同一工程で行う（同一マス
クを使用して形成する）、パッシベーション膜５４の上
層の樹脂膜５４Ｃには、前記ボンディング開口５５上に
おいてそれよりも大きなサイズのボンディング開口５６
が設けられている。 このように、（７−４）パッジベージ１ン膜５４に形成
されたボンディング開口５５（及び５６）を通してボン
ディングワイヤ４が接続される、内部配１ｉＡ５３と同
一導電層で形成された外部端子ＢＰを有するＤＲＡＭｌ
において、前記内部配線５３をアルミニウム膜（又はそ
の合金膜）５３Ｂ、遷移金属１ｔ＠５３Ｃの夫々を順次
積層した複合膜で構成し、前記外部端子ＢＰを前記遷移
金属膜５３Ｃを除去したアルミニウム膜５３Ｂで構成す
る。この構成により、ボンディング工程において、外部
端子ＢＰの表面の反射率を向上し、外部端子ＢＰとパッ
シベーション膜５４との反射率差による外部端子ＢＰの
ボンディング位置の認識を確実に行うことができるので
、ボンディング不良を低減し、ＤＲＡＭｌの組立工程の
歩留りを向上することができる。また、ボンディングワ
イヤ４をアルミニウムワイヤで形成した場合、前記外部
端子ＢＰの表面がアルミニウム膜５３・Ｂを露出させて
いるので、外部端子ＢＰとボンディングワイヤ４とのボ
ンダビリティを向上し、ボンディング不良を低減するこ
とができる。この結果、ＤＲＡＭｌの組立工程の歩留り
をより向上することができる。 また、（８−５）前記外部端子ＢＰのアルミニウム膜５
３Ｂ上の遷移金属膜５３Ｃは前記パッシベーション１１
１５４に形成されたボンディング開口５５で規定される
領域内において除去する。この構成により、前記外部端
子ＢＰの表面の遷移金属膜５３Ｃを除去するエツチング
マスクが前記パッシベーション膜５４にボンディング開
口Ｓ５を形成するエツチングマスクと兼用することがで
きるので、マスクを形成する工程に相当す４分、ＤＲＡ
ＭＩの製造工程数を低減することができる。 次に、前述のＤＲＡＭＩの具体的な製造方法について、
第１６図乃至第３３図（所定の製造工程毎に示す要部断
面図）を用いて簡単に説明する。 Ｉウェル形成工程】 まず、単結晶珪素からなるｐ−型半導体基板２０を用意
する。 次に、前記〆型半導体基板２０の主面上に酸化珪素膜６
０、窒化珪素膜６１の夫々を順次積層する。酸化珪素膜
６０は、約９００〜１０００［’Ｃ］程度の高温度のス
チーム酸化法により形成し、例えば３０〜５０［ｎｍｌ
程度の膜厚で形成する。この酸化珪素膜６０はバッファ
層として使用される。前記窒化珪素膜６１は不純物導入
マスク、耐酸化マスクの夫々に使用する。窒化珪素膜６
１は９例えばＣＶＤ法で堆積させ、３０〜６０［ｎｍコ
程度の膜厚で形成する。 次に、π型ウェル領域（２１）形成領域の窒化珪素＠６
１を除去し、マスクを形成する。このマスクの形成はフ
ォトリソグラフィ技術（フォトレジストマスクの形成技
術）及びエツチング技術を用いて行う。 次に、第１６図に示すように、前記マスク（６１）を用
い、酸化珪素膜６０を通してｒ型半導体基板２０の主面
部にｎ型不純物２１ｎを導入する。ｎ型不純物２１ｎは
、例えば１０ ” ［ａｔｏｍｓ／ ｃｓ″コ程度の不
純物濃度のＰを用い、１２０〜１５０［ＫｅＶ］程度の
エネルギのイオン打込法で導入する。 次に、前記マスク（６１）を用い、第１７図に示すよう
に、マスクから露出する酸化珪素膜６０を成長させ、そ
れに比べて厚い酸化珪素膜６０Ａを形成する。酸化珪素
膜６０Ａは、１型ウエル領域（２１）形成領域だけに形
成され、前記マスク（６１）を除去するマスク及び不純
物導入マスクとして使用される。 酸化珪素膜６０Ａは、約９００〜１０００［”Ｃ］の高
温度のスチーム酸化法により形成し、例えば最終的に１
１０〜１５０［ｎ ｍ］程度の膜厚になるように形成す
る。この酸化珪素膜６０Ａを形成する熱処理工程によっ
て、前記導入されたｎ型不純物２１ｎが若干拡散され、
に型半導体領域（最終的にはに型ウェル領域２１となる
）２１Ａが形成される。 次に、前記マスク（６１）を選択的に除去する。マスク
（６１）は例えば熱リン酸で除去する。この後。 図示しないが、ＤＲＡＭＩの出力段回路のｎチャネルＭ
ＩＳＦＥＴＱｏの形成領域（第１２図参照）において、
不純物導入マスク（例えばフォトレジスト膜）を形成す
る。 次に、第１８図に示すように、前記酸化珪素膜６０Ａ、
前記不純物導入マスク（図示しない）の夫々を用い、酸
化珪素膜６０を通したｒ型半導体基板２０の主面部にｐ
型不純物２２ｐを導入する。ｐ型不純物２２ｐは、例え
ば１０１３〜１０”［ａｔｏｍｇ／ｍ”］程度の不純物
濃度のＢＦ、（又はＢ）を用い、５０〜７０［ＫｅＶ］
程度のエネルギのイオン打込法で導入する。このｐ型不
純物２２ｐは、酸化珪素膜６０Ａの膜厚を厚く形成して
いるので、に型ウェル領域（２１）形成領域には導入さ
れない。 次に、前記ｎ型不純物２１ｎ、Ｐ型不純物２２ｐの夫々
に引き伸し拡散を施し、第１９図に示すように、π型ウ
ェル領域２１及びｐ−型ウェル領域２２を形成する。こ
の「型ウェル領域２１及びｆ型ウェル領域２２は１１０
０〜１３００［”Ｃ］程度の高温度の雰囲気中で熱処理
を施すことによって形成する。結果的に、ｐ−型ウェル
領域２２はπ型ウェル領域２１に対して自己整合で形成
される。この後、前記出力段回路の領域に形成された不
純物導入マスクを除去する。
次に、前記酸化珪素膜６０上、６０Ａ上の夫々を含む基
板全面に窒化珪素膜６２を形成する。この窒化珪素膜６
２は不純物導入マスク及び耐酸化マスクとして使用され
る。窒化珪素膜６２は１例えばＣＶＤ法で堆積させ、１
００〜１５０［ｎｍ１程度の膜厚で形成する。 次に、ＭＩＳＦＥＴ形成領域間（素子間分離用絶縁膜形
成領域）において前記窒化珪素膜６２を除去し、残存す
る窒化珪素膜６２でマスクを形成する。 このマスク（６２）の形成はフォトリソグラフィ技術及
びエツチング技術を用いて行う、この後、前記マスク（
６２）を用い、第２０図に示すように、メ型ウェル領域
２２の主面部に前記酸化珪素膜６０を通してｐ型不純物
２４ｐを導入する。ｐ型不純物２４ｐは、メ型ウェル領
域２２の主面上に形成された酸化珪素膜６０に比べて厚
い膜厚の酸化珪素膜６０Ａが形成されているので、１型
ウエル領域２１の主面部に導入されない、つまり、ｐ型
不純物２４ｐはｐ−型ウェル領域２２の主面部に選択的
に導入される。ｐ型不純物２４ｐは、例えば１０”ｒａ
ｔｏｓｕ／ｅｌｌ”］程度の不純物濃度のＢＦ、を用い
、５０〜７０［ＫａＶ］程度のエネルギのイオン打込法
で導入する。なお、ｐ型不純物２４ｐの導入に際しては
前記マスク（６２）を加工したエツチングマスク（フォ
トレジスト膜）を併用してもよい。 次に、前記マスク（６２）を用い、それから露出する酸
化珪素膜６０．６０Ａの夫々を成長させて素子間分離用
絶縁膜（フィールド絶縁膜）２３を形成する。 素子間分離用絶縁膜２３は、例えば１０００［’Ｃ］程
度の高温度で窒素ガス雰囲気中において約１００〜１４
０［分］の熱処理を行った後、スチーム酸化法により約
１４０〜１７０［分］程度酸化することで形成すること
ができる。あるいは、素子間分離用絶縁膜２３はスチー
ム酸化雰囲気のみで形成してもよい、素子間分離用絶縁
１２３は例えば６００〜８００［ｎｍｌ程度の膜厚で形
成する。 この素子間分離用絶縁膜２３を形成する工程と実質的に
同一製造工程によって、前記メ型ウェル領域２２の主面
部に導入されたｐ型不純物２４ｐが引き伸し拡散され、
Ｐ型チャネルストッパ領域２４Ａが形成される。このｐ
型チャネルストッパ領域２４Ａの形成の際、前述のよう
に比較的長い熱処理を施しているので、前記ｐ型不純物
２４ｐは横方向の拡散量が大きい、したがって、特にメ
モリセルアレイＩＩＢにおいてはメモリセルＭ形成領域
の略全面にｐ型不純物２４ｐが拡散され、ｐ型半導体領
域２４Ｂが形成される。一方、周辺回路のＣＭＯ９を構
成するｎチャネルＭＩ ５ＦＥＴＱｎ、Ｑｏの夫々の形
成領域においては、ゲート幅寸法等、サイズがメモリセ
ルＭに比べて大きいので、ｐ型不純物２４ｐの横方向の
拡散量が相対的に小さく、素子間分離用絶縁膜２３の近
傍にしかｐ型不純物２４ｐが拡散されない、つまり、ｎ
チャネルＭＩＳＦＥＴＱｎ、Ｑｏの夫々の形成領域にお
いてはｐ型半導体領域２４Ｂが実質的に形成されない。 したがって、このｐ型半導体領域２４Ｂは、周辺回路の
ｎチャネルＭＩＳＦＥＴＱｎ、Ｑｏの夫々の形成領域に
は形成されず、メモリセルアレイＩＩＢの形成領域には
選択的に形成されるようになっている。しかも。 ｐ型半導体領域２４ＢはＰ型チャネルストッパ領域２４
Ａと同一製造工程で形成することができる。前記ｐ型チ
ャネルストッパ領域２４Ａ、ｐ型半導体領域２４Ｂの夫
々は、熱処理後、ｌ Ｏ”〜Ｉ Ｑ”［ａｔ。 １１ｓ／Ｑｌ”］程度の不純物濃度で形成される。この
後。 第２１図に示すように、前記マスク（６２）を除去する
。 次に、前記メ型ウェル領域２２の主面上の酸化珪素膜６
０及びｎ−型ウェル領域２１の主面上の酸化珪素膜６０
Ａを除去し、メ型ウェル領域２２． ｎ型ウェル領域２
１の夫々の主面を露出させる。
板全面に窒化珪素膜６２を形成する。この窒化珪素膜６
２は不純物導入マスク及び耐酸化マスクとして使用され
る。窒化珪素膜６２は１例えばＣＶＤ法で堆積させ、１
００〜１５０［ｎｍ１程度の膜厚で形成する。 次に、ＭＩＳＦＥＴ形成領域間（素子間分離用絶縁膜形
成領域）において前記窒化珪素膜６２を除去し、残存す
る窒化珪素膜６２でマスクを形成する。 このマスク（６２）の形成はフォトリソグラフィ技術及
びエツチング技術を用いて行う、この後、前記マスク（
６２）を用い、第２０図に示すように、メ型ウェル領域
２２の主面部に前記酸化珪素膜６０を通してｐ型不純物
２４ｐを導入する。ｐ型不純物２４ｐは、メ型ウェル領
域２２の主面上に形成された酸化珪素膜６０に比べて厚
い膜厚の酸化珪素膜６０Ａが形成されているので、１型
ウエル領域２１の主面部に導入されない、つまり、ｐ型
不純物２４ｐはｐ−型ウェル領域２２の主面部に選択的
に導入される。ｐ型不純物２４ｐは、例えば１０”ｒａ
ｔｏｓｕ／ｅｌｌ”］程度の不純物濃度のＢＦ、を用い
、５０〜７０［ＫａＶ］程度のエネルギのイオン打込法
で導入する。なお、ｐ型不純物２４ｐの導入に際しては
前記マスク（６２）を加工したエツチングマスク（フォ
トレジスト膜）を併用してもよい。 次に、前記マスク（６２）を用い、それから露出する酸
化珪素膜６０．６０Ａの夫々を成長させて素子間分離用
絶縁膜（フィールド絶縁膜）２３を形成する。 素子間分離用絶縁膜２３は、例えば１０００［’Ｃ］程
度の高温度で窒素ガス雰囲気中において約１００〜１４
０［分］の熱処理を行った後、スチーム酸化法により約
１４０〜１７０［分］程度酸化することで形成すること
ができる。あるいは、素子間分離用絶縁膜２３はスチー
ム酸化雰囲気のみで形成してもよい、素子間分離用絶縁
１２３は例えば６００〜８００［ｎｍｌ程度の膜厚で形
成する。 この素子間分離用絶縁膜２３を形成する工程と実質的に
同一製造工程によって、前記メ型ウェル領域２２の主面
部に導入されたｐ型不純物２４ｐが引き伸し拡散され、
Ｐ型チャネルストッパ領域２４Ａが形成される。このｐ
型チャネルストッパ領域２４Ａの形成の際、前述のよう
に比較的長い熱処理を施しているので、前記ｐ型不純物
２４ｐは横方向の拡散量が大きい、したがって、特にメ
モリセルアレイＩＩＢにおいてはメモリセルＭ形成領域
の略全面にｐ型不純物２４ｐが拡散され、ｐ型半導体領
域２４Ｂが形成される。一方、周辺回路のＣＭＯ９を構
成するｎチャネルＭＩ ５ＦＥＴＱｎ、Ｑｏの夫々の形
成領域においては、ゲート幅寸法等、サイズがメモリセ
ルＭに比べて大きいので、ｐ型不純物２４ｐの横方向の
拡散量が相対的に小さく、素子間分離用絶縁膜２３の近
傍にしかｐ型不純物２４ｐが拡散されない、つまり、ｎ
チャネルＭＩＳＦＥＴＱｎ、Ｑｏの夫々の形成領域にお
いてはｐ型半導体領域２４Ｂが実質的に形成されない。 したがって、このｐ型半導体領域２４Ｂは、周辺回路の
ｎチャネルＭＩＳＦＥＴＱｎ、Ｑｏの夫々の形成領域に
は形成されず、メモリセルアレイＩＩＢの形成領域には
選択的に形成されるようになっている。しかも。 ｐ型半導体領域２４ＢはＰ型チャネルストッパ領域２４
Ａと同一製造工程で形成することができる。前記ｐ型チ
ャネルストッパ領域２４Ａ、ｐ型半導体領域２４Ｂの夫
々は、熱処理後、ｌ Ｏ”〜Ｉ Ｑ”［ａｔ。 １１ｓ／Ｑｌ”］程度の不純物濃度で形成される。この
後。 第２１図に示すように、前記マスク（６２）を除去する
。 次に、前記メ型ウェル領域２２の主面上の酸化珪素膜６
０及びｎ−型ウェル領域２１の主面上の酸化珪素膜６０
Ａを除去し、メ型ウェル領域２２． ｎ型ウェル領域２
１の夫々の主面を露出させる。
次に、前記露出させたメ型ウェル領域２２．１型ウエル
領域２１の夫々の主面上に酸化珪素膜６３を形成する。 酸化珪素膜６３は、主に素子間分離用絶縁膜２３の形成
の際に窒化珪素膜（マスク）６２によって素子間分離用
絶縁膜２３の端部に形成される珪素の窒化物所謂ホワイ
トリボンを酸化するために行う。 酸化珪素膜６３は、例えば９００〜１０００［”Ｃ］径
程度高温度のスチーム酸化法で形成し、４０〜１００［
ｎｍｌ程度の膜厚で形成する。 次に、素子間分離用絶縁膜２３で規定される素子形成領
域において、ｐ−型ウェル領域２２（メモリセルアレイ
（ＩＢにおいてはｐ型半導体領域２４Ｂ）の主面部、に
型ウェル領域２１の主面部、ｐ−型半導体基板２０の主
面部つまり基板全面にしきい値電圧を調整するｐ型不純
物６４ｐを導入する。このｐ型不純物６４ｐは、例えば
５ Ｘ １０”〜９ Ｘ １０１１［ａｔ。 １１１１／（ＩＩ”］程度の不純物濃度のＢを用い、２
０〜４０ ［Ｋ ｅ Ｖ］程度のエネルギのイオン打込
法で導入する。このｐ型不純物６４ｐは主にｎチャネル
ＭＩＳＦＥＴＱｓ、Ｑｎ、Ｑｏの夫々のしきい値電圧を
調整するために導入されている。 次に、素子間分離用絶縁膜２３で規定される素子形成領
域において、ｎ−型ウェル領域２１の主面部に、しきい
値電圧を調整するｐ型不純物６５ｐを導入する。このｐ
型不純物ａｓｐは、例えば１０ ” ｌ”ａｔｏｍｓ／
ｃｍ ” ］程度の不純物濃度のＢを用い、２０〜４
０［ＫｅＶ］程度のエネルギのイオン打込法で導入する
。ｐ型不純物６５ｐは主にｐチャネルＭＩＳＦＥＴＱｐ
のしきい値電圧を調整するために導入されている。 次に、第２２図に示すように、素子間分離用絶縁膜２３
で規定されるメモリセルアレイＩＩＢの形成領域におい
て、ｐ−型ウェル領域２２の主面部にしきい値電圧を調
整するｐ型不純物６６Ｐを導入する。 Ｐ型不純物６６ｐは、例えば１０１１〔ａｔｏｍｓ／
ｃｎ”］程度の不純物濃度のＢを用い、２０〜４０［Ｋ
ｅＶ］程度のエネルギのイオン打込法で導入する。Ｐ型
不純物６６ｐは主にメモリセルＭのメモリセル選択用Ｍ
ＩＳＦＥＴＱｓのしきい値電圧を調整するために導入さ
れている。なお、このｐ型不純物６６ｐの導入は、前述
のｐ型半導体領域２４Ｂの不純物濃度の変更や、前記ｐ
型不純物６５ｐの導入量に近い場合には省略することが
できる。また、前記ｐ型不純物６４ｐ、６５ｐ、６６ｐ
の夫々の導入順序は変更してもよい、また、前記ｐ型不
純物６４ｐ、６５ｐ、ｓｅｐの夫々の導入は、ｐ−型半
導体基板２０、ｐ−型ウェル領域２２、ｎ−型ウェル領
域２１の夫々の不純物濃度の設定のし方によっていずれ
かを省略することができる。 次に、前記酸化珪素膜６３を選択的に除去し、ｐ−型ウ
ェル領域２２、に型ウェル領域２１（図示しないがｐ−
型半導体基板２０も含む）の夫々の主面を露出させる。 次に、露出されたｐ“型ウェル領域２２．ｎ−型ウエル
領域２１の夫々の主面上にゲート絶縁膜２５を形成する
。ゲート絶縁膜２５は、８００〜１０００［”Ｃ］程度
の高温度のスチーム酸化法で形成し、１５〜２５［ｎｍ
コ程度の膜厚で形成する。
領域２１の夫々の主面上に酸化珪素膜６３を形成する。 酸化珪素膜６３は、主に素子間分離用絶縁膜２３の形成
の際に窒化珪素膜（マスク）６２によって素子間分離用
絶縁膜２３の端部に形成される珪素の窒化物所謂ホワイ
トリボンを酸化するために行う。 酸化珪素膜６３は、例えば９００〜１０００［”Ｃ］径
程度高温度のスチーム酸化法で形成し、４０〜１００［
ｎｍｌ程度の膜厚で形成する。 次に、素子間分離用絶縁膜２３で規定される素子形成領
域において、ｐ−型ウェル領域２２（メモリセルアレイ
（ＩＢにおいてはｐ型半導体領域２４Ｂ）の主面部、に
型ウェル領域２１の主面部、ｐ−型半導体基板２０の主
面部つまり基板全面にしきい値電圧を調整するｐ型不純
物６４ｐを導入する。このｐ型不純物６４ｐは、例えば
５ Ｘ １０”〜９ Ｘ １０１１［ａｔ。 １１１１／（ＩＩ”］程度の不純物濃度のＢを用い、２
０〜４０ ［Ｋ ｅ Ｖ］程度のエネルギのイオン打込
法で導入する。このｐ型不純物６４ｐは主にｎチャネル
ＭＩＳＦＥＴＱｓ、Ｑｎ、Ｑｏの夫々のしきい値電圧を
調整するために導入されている。 次に、素子間分離用絶縁膜２３で規定される素子形成領
域において、ｎ−型ウェル領域２１の主面部に、しきい
値電圧を調整するｐ型不純物６５ｐを導入する。このｐ
型不純物ａｓｐは、例えば１０ ” ｌ”ａｔｏｍｓ／
ｃｍ ” ］程度の不純物濃度のＢを用い、２０〜４
０［ＫｅＶ］程度のエネルギのイオン打込法で導入する
。ｐ型不純物６５ｐは主にｐチャネルＭＩＳＦＥＴＱｐ
のしきい値電圧を調整するために導入されている。 次に、第２２図に示すように、素子間分離用絶縁膜２３
で規定されるメモリセルアレイＩＩＢの形成領域におい
て、ｐ−型ウェル領域２２の主面部にしきい値電圧を調
整するｐ型不純物６６Ｐを導入する。 Ｐ型不純物６６ｐは、例えば１０１１〔ａｔｏｍｓ／
ｃｎ”］程度の不純物濃度のＢを用い、２０〜４０［Ｋ
ｅＶ］程度のエネルギのイオン打込法で導入する。Ｐ型
不純物６６ｐは主にメモリセルＭのメモリセル選択用Ｍ
ＩＳＦＥＴＱｓのしきい値電圧を調整するために導入さ
れている。なお、このｐ型不純物６６ｐの導入は、前述
のｐ型半導体領域２４Ｂの不純物濃度の変更や、前記ｐ
型不純物６５ｐの導入量に近い場合には省略することが
できる。また、前記ｐ型不純物６４ｐ、６５ｐ、６６ｐ
の夫々の導入順序は変更してもよい、また、前記ｐ型不
純物６４ｐ、６５ｐ、ｓｅｐの夫々の導入は、ｐ−型半
導体基板２０、ｐ−型ウェル領域２２、ｎ−型ウェル領
域２１の夫々の不純物濃度の設定のし方によっていずれ
かを省略することができる。 次に、前記酸化珪素膜６３を選択的に除去し、ｐ−型ウ
ェル領域２２、に型ウェル領域２１（図示しないがｐ−
型半導体基板２０も含む）の夫々の主面を露出させる。 次に、露出されたｐ“型ウェル領域２２．ｎ−型ウエル
領域２１の夫々の主面上にゲート絶縁膜２５を形成する
。ゲート絶縁膜２５は、８００〜１０００［”Ｃ］程度
の高温度のスチーム酸化法で形成し、１５〜２５［ｎｍ
コ程度の膜厚で形成する。
【ゲート配線形成工程１］
次に、ゲート絶縁膜２５上及び素子間分離用絶縁膜２３
上を含む基板全面に多結晶珪素膜を形成する。 多結晶珪素膜は、ＣＶＤ法で堆積させ、１５０〜３００
［ｎｍ１程度の膜厚で形成する。多結晶珪素膜には、熱
拡散法により、抵抗値を低減するｎ型不純物例えばＰが
導入されている。 次に、前記多結晶珪素膜上の全面に層間絶縁膜２７を形
成する。層間絶縁膜２７は前記多結晶珪素膜の表面上に
形成された酸化珪素膜２７Ａ及びその上層に積層された
酸化珪素膜２７Ｂで構成されている。 下層の酸化珪素膜２７Ａは８００〜１０００［”Ｃ］程
度の酸素ガス雰囲気中において２０〜５０［ｎｍｌ程度
の膜厚で形成する。上層の酸化珪素膜２７Ｂは無機シラ
ンガス（Ｓ ｉ Ｈ，又はＳｉＨ，ＣＱ□）及び酸化窒
素ガス（Ｎ、Ｏ）をソースガスとするＣＶＤ法で形成す
る。層間絶縁膜２７の上層の酸化珪素膜２７Ｂは例えば
２５０〜４００［ｎｍコ程度の膜厚で形成する。 次に、第２３図に示すように、図示しないエツチングマ
スクを用い、前記層間絶縁膜２７．多結晶珪素膜の夫々
を順次エツチングし、ゲート電極２６及びワード線（Ｗ
Ｌ）２６を形成する。また、ゲート電極２６、ワード線
２６の夫々の上部には層間絶縁膜２７を残存させておく
。前記エツチングは異方性エツチングで行う、また、前
記エツチングは、後述するチョッピングエツチング法を
利用することにより、エツチングの異方性を高めがつオ
ーバエツチング量を低減することができる。 （低濃度の半導体領域形成工程］ 次に、不純物導入に起因する汚染を低減するために、基
板全面に酸化珪素膜（符号を付けない）を形成する。こ
の酸化珪素膜は前記エツチングで露出されたｐ−型ウェ
ル領域２２． ｎ型ウェル領域２１の夫々の主面上やゲ
ート電極２６．ワード線２６の夫々の側壁に形成される
。酸化珪素膜は、例えば８５０〜９５０ ［’Ｃ］程度
の高温度の酸素ガス雰囲気中で形成され、１０〜８０［
ｎｍｌ程度の膜厚で形成される。 次に、素子間分離用絶縁膜２３及び層間絶縁膜２７（及
びゲート電極２６）を不純物導入マスクとして用い、メ
モリセルアレイＩＩＢ、ｎチャネルＭＩＳＦＥＴＱｎ、
Ｑｏの夫々の形成領域において、ｐ−型ウエル領域２２
．ｐ−型半導体基板２０の夫々の主面部にｎ型不純物を
導入する。ｎ型不純物の導入によりゲート電極２６又は
ワード線２６に対して自己整合で形成された低不純物濃
度のｎ型半導体領域２８を形成することができる。前記
ｎ型不純物は、例えば１０ ” ［ａｔｏｍｓ／ ３”
コ程度の不純物濃度のＰ（又はＡｓ）を用い、８０〜１
２０［ＫｅＶ］程度のエネルギのイオン打込法で導入す
る。前述したように、メモリセルＭのメモリセル選択用
ＭＩＳＦＥＴＱｓの少なくともスタックド構造の情報蓄
積用容量素子Ｃに接続される側のｎ型半導体領域２８は
１０ ”［ａｔｏｍｓ／ Ｑｌ”１未満の低不純物濃度
のイオン打込法で形成されている。ｎ型半導体領域２８
は、低不純物濃度で形成されているので、メモリセル選
択用ＭＩＳＦＥＴＱｓ、ｎチャネルＭＩＳＦＥＴＱｎ、
Ｑｏの夫々をＬＤＤ構造で構成することができる、ｎ型
半導体領域２８を形成する際にはｐチャネルＭＩＳＦＥ
ＴＱｐの形成領域は不純物導入マスク（フォトレジスト
膜）で覆われている。 このｎ型半導体領域２８を形成する工程により、メモリ
セルＭのメモリセル選択用ＭＩＳＦＥＴＱＳが略完成す
る。 次に、素子間分離用絶縁膜２３及び層間絶縁膜２７（及
びゲート電極２６）を不純物導入マスクとして用い、ｐ
チャネルＭＩＳＦＥＴＱｐの形成領域において、１型ウ
エル領域２１の主面部にｎ型不純物を導入する。このＰ
型不純物の導入により、第２４図に示すように、ゲート
電極２６に対して自己整合で形成された低不純物濃度の
Ｐ型半導体領域３０を形成することができる。ｎ型不純
物は、例えばｌＯ” ” ［ａｔｏｍｓ ／ ｔｘ ”
コ程度の不純物濃度のＢＦ、（又はＢ）を用い、６０〜
ｌＯＯ［ＫａＶ］程度のエネルギのイオン打込法で導入
する。ｎ型不純物を導入する際にはメモリセルアレイ１
１Ｂ、ｎチャネルＭＩＳＦＥＴＱｎ、Ｑｏの夫々の形成
領域は不純物導入マスク（フォトレジスト膜）で覆れて
いる。 次に、図示しないが、ＤＲＡＭｌの入力段回路（又は出
力段回路）に付加された静電気破壊防止回路の形成領域
において、ｎチャネルＭ Ｉ Ｓ Ｆ、Ｅ ＴＱｎの少
なくともドレイン領域の形成領域にｎ型不純物を高不純
物濃度で導入する。このｎチャネルＭＩＳＦＥＴＱｎは
、追加のｎ型不純物の導入により、ドレイン領域に入力
される、静電気破壊を生じる過大電圧をｒ型ウェル領域
２２側に抜は易くすることができる。つまり、このｎチ
ャネルＭＩＳＦＥＴＱｎは静電気破壊耐圧を高めること
ができる。 【スペーサ形成工程及び接続孔形成工程１】次に、第２
５図に示すように、ゲート電極２６、ワード線２６、そ
れらの上層の層間絶縁膜２７の夫々の側壁にサイドウオ
ールスペーサ２９を形成する。 サイドウオールスペーサ２９は、酸化珪素膜を堆積し、
この酸化珪素膜を堆積した膜厚に相当する分、ＲＩＥ等
の異方性エツチングを施すことにより形成することがで
きる。サイドウオールスペーサ２９の酸化珪素膜は前記
層間絶縁膜２７の上層の酸化珪素膜２７Ｂと同一膜質を
有する。無機シランガス及び酸化窒素ガスをソースガス
とするＣＶＤ法で形成する。この酸化珪素膜は例えば２
００〜４００［ｎｍｌ程度の膜厚で形成する。サイドウ
オールスペーサ２９のゲート長方向（チャネル長方向）
の長さは約２００〜４００［ｎｍｌ程度で形成される。 なお、サイドウオールスペーサ２９は、必要に応じて領
域を限定し、一部の領域に形成してもよい。 次に、前記層間絶縁膜２７上、サイドウオールスペーサ
２９上等を含む基板全面に層間絶縁膜３１を形成する。 この層間絶縁膜３１はスタックド構造の情報蓄積用容量
素子Ｃの夫々の電極層を加工する際のエツチングストッ
パ層として使用されている。 また、層間絶縁膜３１はスタックド構造の情報蓄積用容
量１子Ｃの下層電極層（３３）とメモリセル選択用ＭＩ
ＳＦＥＴＱ！Ｉのゲート電極２６、ワード線２６の夫々
とを電気的に分離するために形成されている。層間絶縁
膜３１は上層導電層の加工時のオーバエツチングによる
削れ量、洗浄工程での削れ量等を見込んだ膜厚で形成さ
れている０層間絶縁膜３１は無機シランガス及び酸化窒
素ガスをソースガスとするＣＶＤ法で堆積した酸化珪素
膜で形成されている。つまり、この層間絶縁１１ｉ１３
１は、スタックド構造の情報蓄積用容量素子Ｃの誘電体
膜（３４）や下地の層間絶縁膜２７との間に線膨張係数
差に基づき発生するストレスを低減することができる。 層間絶縁膜３１は例えば１００〜２００［ｎ ｍｌ程度
の膜厚で形成する。 次に、第２６図に示すように、メモリセルＭ形成領域の
メモリセル選択用ＭＩＳＦＥＴＱｓの他方のｎ型半導体
領域（情報蓄積用容量素子Ｃの下層電極層３３が接続さ
れる側）２８上の前記層間絶縁膜３１を除去し、接続孔
３１Ａ、３２の夫々を形成する。
上を含む基板全面に多結晶珪素膜を形成する。 多結晶珪素膜は、ＣＶＤ法で堆積させ、１５０〜３００
［ｎｍ１程度の膜厚で形成する。多結晶珪素膜には、熱
拡散法により、抵抗値を低減するｎ型不純物例えばＰが
導入されている。 次に、前記多結晶珪素膜上の全面に層間絶縁膜２７を形
成する。層間絶縁膜２７は前記多結晶珪素膜の表面上に
形成された酸化珪素膜２７Ａ及びその上層に積層された
酸化珪素膜２７Ｂで構成されている。 下層の酸化珪素膜２７Ａは８００〜１０００［”Ｃ］程
度の酸素ガス雰囲気中において２０〜５０［ｎｍｌ程度
の膜厚で形成する。上層の酸化珪素膜２７Ｂは無機シラ
ンガス（Ｓ ｉ Ｈ，又はＳｉＨ，ＣＱ□）及び酸化窒
素ガス（Ｎ、Ｏ）をソースガスとするＣＶＤ法で形成す
る。層間絶縁膜２７の上層の酸化珪素膜２７Ｂは例えば
２５０〜４００［ｎｍコ程度の膜厚で形成する。 次に、第２３図に示すように、図示しないエツチングマ
スクを用い、前記層間絶縁膜２７．多結晶珪素膜の夫々
を順次エツチングし、ゲート電極２６及びワード線（Ｗ
Ｌ）２６を形成する。また、ゲート電極２６、ワード線
２６の夫々の上部には層間絶縁膜２７を残存させておく
。前記エツチングは異方性エツチングで行う、また、前
記エツチングは、後述するチョッピングエツチング法を
利用することにより、エツチングの異方性を高めがつオ
ーバエツチング量を低減することができる。 （低濃度の半導体領域形成工程］ 次に、不純物導入に起因する汚染を低減するために、基
板全面に酸化珪素膜（符号を付けない）を形成する。こ
の酸化珪素膜は前記エツチングで露出されたｐ−型ウェ
ル領域２２． ｎ型ウェル領域２１の夫々の主面上やゲ
ート電極２６．ワード線２６の夫々の側壁に形成される
。酸化珪素膜は、例えば８５０〜９５０ ［’Ｃ］程度
の高温度の酸素ガス雰囲気中で形成され、１０〜８０［
ｎｍｌ程度の膜厚で形成される。 次に、素子間分離用絶縁膜２３及び層間絶縁膜２７（及
びゲート電極２６）を不純物導入マスクとして用い、メ
モリセルアレイＩＩＢ、ｎチャネルＭＩＳＦＥＴＱｎ、
Ｑｏの夫々の形成領域において、ｐ−型ウエル領域２２
．ｐ−型半導体基板２０の夫々の主面部にｎ型不純物を
導入する。ｎ型不純物の導入によりゲート電極２６又は
ワード線２６に対して自己整合で形成された低不純物濃
度のｎ型半導体領域２８を形成することができる。前記
ｎ型不純物は、例えば１０ ” ［ａｔｏｍｓ／ ３”
コ程度の不純物濃度のＰ（又はＡｓ）を用い、８０〜１
２０［ＫｅＶ］程度のエネルギのイオン打込法で導入す
る。前述したように、メモリセルＭのメモリセル選択用
ＭＩＳＦＥＴＱｓの少なくともスタックド構造の情報蓄
積用容量素子Ｃに接続される側のｎ型半導体領域２８は
１０ ”［ａｔｏｍｓ／ Ｑｌ”１未満の低不純物濃度
のイオン打込法で形成されている。ｎ型半導体領域２８
は、低不純物濃度で形成されているので、メモリセル選
択用ＭＩＳＦＥＴＱｓ、ｎチャネルＭＩＳＦＥＴＱｎ、
Ｑｏの夫々をＬＤＤ構造で構成することができる、ｎ型
半導体領域２８を形成する際にはｐチャネルＭＩＳＦＥ
ＴＱｐの形成領域は不純物導入マスク（フォトレジスト
膜）で覆われている。 このｎ型半導体領域２８を形成する工程により、メモリ
セルＭのメモリセル選択用ＭＩＳＦＥＴＱＳが略完成す
る。 次に、素子間分離用絶縁膜２３及び層間絶縁膜２７（及
びゲート電極２６）を不純物導入マスクとして用い、ｐ
チャネルＭＩＳＦＥＴＱｐの形成領域において、１型ウ
エル領域２１の主面部にｎ型不純物を導入する。このＰ
型不純物の導入により、第２４図に示すように、ゲート
電極２６に対して自己整合で形成された低不純物濃度の
Ｐ型半導体領域３０を形成することができる。ｎ型不純
物は、例えばｌＯ” ” ［ａｔｏｍｓ ／ ｔｘ ”
コ程度の不純物濃度のＢＦ、（又はＢ）を用い、６０〜
ｌＯＯ［ＫａＶ］程度のエネルギのイオン打込法で導入
する。ｎ型不純物を導入する際にはメモリセルアレイ１
１Ｂ、ｎチャネルＭＩＳＦＥＴＱｎ、Ｑｏの夫々の形成
領域は不純物導入マスク（フォトレジスト膜）で覆れて
いる。 次に、図示しないが、ＤＲＡＭｌの入力段回路（又は出
力段回路）に付加された静電気破壊防止回路の形成領域
において、ｎチャネルＭ Ｉ Ｓ Ｆ、Ｅ ＴＱｎの少
なくともドレイン領域の形成領域にｎ型不純物を高不純
物濃度で導入する。このｎチャネルＭＩＳＦＥＴＱｎは
、追加のｎ型不純物の導入により、ドレイン領域に入力
される、静電気破壊を生じる過大電圧をｒ型ウェル領域
２２側に抜は易くすることができる。つまり、このｎチ
ャネルＭＩＳＦＥＴＱｎは静電気破壊耐圧を高めること
ができる。 【スペーサ形成工程及び接続孔形成工程１】次に、第２
５図に示すように、ゲート電極２６、ワード線２６、そ
れらの上層の層間絶縁膜２７の夫々の側壁にサイドウオ
ールスペーサ２９を形成する。 サイドウオールスペーサ２９は、酸化珪素膜を堆積し、
この酸化珪素膜を堆積した膜厚に相当する分、ＲＩＥ等
の異方性エツチングを施すことにより形成することがで
きる。サイドウオールスペーサ２９の酸化珪素膜は前記
層間絶縁膜２７の上層の酸化珪素膜２７Ｂと同一膜質を
有する。無機シランガス及び酸化窒素ガスをソースガス
とするＣＶＤ法で形成する。この酸化珪素膜は例えば２
００〜４００［ｎｍｌ程度の膜厚で形成する。サイドウ
オールスペーサ２９のゲート長方向（チャネル長方向）
の長さは約２００〜４００［ｎｍｌ程度で形成される。 なお、サイドウオールスペーサ２９は、必要に応じて領
域を限定し、一部の領域に形成してもよい。 次に、前記層間絶縁膜２７上、サイドウオールスペーサ
２９上等を含む基板全面に層間絶縁膜３１を形成する。 この層間絶縁膜３１はスタックド構造の情報蓄積用容量
素子Ｃの夫々の電極層を加工する際のエツチングストッ
パ層として使用されている。 また、層間絶縁膜３１はスタックド構造の情報蓄積用容
量１子Ｃの下層電極層（３３）とメモリセル選択用ＭＩ
ＳＦＥＴＱ！Ｉのゲート電極２６、ワード線２６の夫々
とを電気的に分離するために形成されている。層間絶縁
膜３１は上層導電層の加工時のオーバエツチングによる
削れ量、洗浄工程での削れ量等を見込んだ膜厚で形成さ
れている０層間絶縁膜３１は無機シランガス及び酸化窒
素ガスをソースガスとするＣＶＤ法で堆積した酸化珪素
膜で形成されている。つまり、この層間絶縁１１ｉ１３
１は、スタックド構造の情報蓄積用容量素子Ｃの誘電体
膜（３４）や下地の層間絶縁膜２７との間に線膨張係数
差に基づき発生するストレスを低減することができる。 層間絶縁膜３１は例えば１００〜２００［ｎ ｍｌ程度
の膜厚で形成する。 次に、第２６図に示すように、メモリセルＭ形成領域の
メモリセル選択用ＭＩＳＦＥＴＱｓの他方のｎ型半導体
領域（情報蓄積用容量素子Ｃの下層電極層３３が接続さ
れる側）２８上の前記層間絶縁膜３１を除去し、接続孔
３１Ａ、３２の夫々を形成する。
【ゲート配線形成工程２】
次に、第２７図に示すように、メモリセルＭのスタック
ド構造の情報蓄積用容量素子Ｃの下層電極層３３を形成
する。下層電極層３３は、前記接続孔３１Ａ、３２の夫
々を通して一部をｎ型半導体領域２８に接続し、他部を
層間絶縁膜２７上及び３１上に延在させている。下層電
極層３３は、前記層間絶縁膜３１に形成した接続孔３１
Ａの開口サイズに比べて、少なくとも製造工程における
マスク合せ余裕寸法に相当する分、大きく形成されてい
る。 下層電極層３３は、ＣＶＤ法で堆積させた多結晶珪素膜
で形成し、２００〜４００［ｎｍ］程度の厚い膜厚で形
成する。この多結晶珪素膜は製造工程における第２層目
のゲート配線形成工程により形成されている。下層電極
層３３は、多結晶珪素膜の堆積後、抵抗値を低減するｎ
型不純物例えばＰを熱拡散法により前記多結晶珪素膜に
導入し、この後フォトリソグラフィ技術及びエツチング
技術を用いて前記多結晶珪素膜を加工することにより形
成されている。前記フォトリソグラフィ技術はエツチン
グマスク（フォトレジスト膜）の形成工程及びエツチン
グマスクの除去工程を含む。前記エツチングマスクの除
去工程はフレオンガス（ＣＨＦ、）と酸素ガス（０□）
との混合ガスによるダウンストリームのプラズマ処理で
行われている。この処理はＤＲＡＭＩの各素子のダメー
ジを低減する効果がある。ところが、このプラズマ処理
によるエツチングマスクの除去は、前記フレオンガスに
より多結晶珪素膜の表面に析出したＰ（ｎ型不純物）を
選択的にエツチングする現象を生じる事実が、本発明者
により確認された。析出されたＰの選択的なエツチング
は、下層電極層３３の表面に微小な穴を形成し、誘電体
膜（３４）の絶縁耐圧を劣化させるので、好ましくない
、そこで、本実施例のＤＲＡＭｌは、多結晶珪素膜を堆
積し、ｎ型不純物を導入した後、エツチングマスクを除
去する前に、多結晶珪素膜の表面を酸化し、その酸化珪
素膜を除去することによりＰの析出層を除去している。 多結晶珪素膜の表面の酸化は多結晶珪素膜の表面に数［
ｎｍ１程度の膜厚の酸化珪素膜を形成する程度の酸化で
よい、この酸化工程の追加は、第２層目ゲート配線形成
工程（３３）だけに限らず、第１層目ゲート配線形成工
程（２６）、第３層目ゲート配線形成工程（３５）の夫
々にも適用することができる。 また、前記多結晶珪素膜のエツチング工程は異方性エツ
チングを使用する。また、前記エツチング工程は、後述
するチョッピングエツチング法を利用することにより、
エツチングの異方性を高めかつオーバエツチング量を低
減してエツチング残りを確実に除去することができる。 このように、多結晶珪素膜を堆積し、この多結晶珪素膜
にｎ型不純物を熱拡散により導入した後に、この多結晶
珪素膜をフォトリソグラフィ技術及びエツチング技術を
用いて加工するＤＲＡＭＩの製造方法において、前記多
結晶珪素膜にｎ型不純物を導入した後、前記フォトリソ
グラフィ技術のエツチングマスクの除去工程の前に、多
結晶珪素膜の表面に析出するｎ型不純物を除去する工程
を備える。この構成により、エツチングマスクの除去で
多結晶珪素膜の表面に微小な穴が形成されることがない
、つまり、ＤＲＡＭＩのスタックド構造の情報蓄積用容
量素子Ｃにおいては誘電体膜（３４）の絶縁耐圧を向上
することができる。 前記接続孔３２で規定された領域内において、メモリセ
ル選択用ＭＩＳＦＥＴＱｓの他方のｎ型半導体領域２８
の主面部には、前記下層電極層３３に導入されたｎ型不
純物が拡散され、ｎ°型半導体領域３３Ａが形成される
。このｎ°型半導体領域３３Ａ、ｎ型半導体領域２８の
夫々は一体に形成される。前記ゴ型半導体領域３３Ａは
メモリセル選択用ＭＩＳＦＥＴＱｓの他方のｎ型半導体
領域２８と下層電極層３３とのオーミック特性を向上で
きるようになっている（接触抵抗値の低減）。 （誘電体膜形成工程］ 次に、第２８図に示すように、前記メモリセルＭのスタ
ックド構造の情報蓄積用容量素子Ｃの下層電極層３３上
を含む基板全面に誘電体膜３４を形成する。誘電体［３
４は、前述したように基本的には窒化珪素膜３４Ａ、酸
化珪素膜３４Ｂの夫々を順次積層した２層構造で形成さ
れている。下層の窒化珪素膜３４Ａは１例えばＣＶＤ法
で堆積させ、５〜１０［ｎｍ１程度の膜厚で形成する。 この窒化珪素膜３４Ａを形成する際には酸素の巻き込み
をできる限り抑える。通常の生産レベルで下層電極層３
３（多結晶珪素膜）上に窒化珪素膜８４Ａを形成した場
合には、極微量の酸素の巻き込みが生じるので、下層電
極層３３と窒化珪素膜３４Ａとの間に自然酸化珪素膜（
図示しない）が形成される。 前記誘電体膜３４の上層の酸化珪素膜３４Ｂは、下層の
窒化珪素膜３４Ａに高圧酸化法を施して形成し。 １〜６［ｎｍ］程度の膜厚で形成する。酸化珪素膜３４
Ｂを形成すると下層の窒化珪素膜３４Ａは若干膜厚が減
少するので、窒化珪素膜８４Ａは最終的に４〜８［ｎｍ
］程度の膜厚で形成される。酸化珪素膜３４Ｂは、基本
的には１．５〜１０［気圧］の高圧及び８００〜１００
０［’Ｃ］程度の高温度の酸素ガス雰囲気中において形
成する０本実施例においては。 酸化珪素膜３４Ｂは、３〜４［気圧］の高圧及び酸化の
際の酸素流量（ソースガス）を４〜６ ［４１／ｗｉｎ
］、水素流量（ソースガス）を３〜１０ ［Ｑ ／１ｒ
ｉｎｌとして形成している。高圧酸化法で形成される酸
化珪素膜３４Ｂは常圧（１［気圧コ）で形成される酸化
珪素膜に比べて短時間で所望の膜厚に形成することがで
きる。つまり、高圧酸化法は、高温度の熱処理時間を短
縮することができるので、メモリセル選択用ＭＩＳＦＥ
ＴＱ８等のソース領域及びドレイン領域のｐｎ接合深さ
を浅くすることができる。 したがって、前記誘電体膜３４は、自然酸化珪素膜、窒
化珪素膜３４Ａ、酸化珪素膜３４Ｂの夫々を順次積層し
た３層構造で構成されている。自然酸化珪素膜は酸素の
巻き込みを低減すれば薄くすることができる。また、製
造工程数は増加するが、自然酸化珪素膜を窒化し、誘電
体膜３４を２層構造で構成することもできる。
ド構造の情報蓄積用容量素子Ｃの下層電極層３３を形成
する。下層電極層３３は、前記接続孔３１Ａ、３２の夫
々を通して一部をｎ型半導体領域２８に接続し、他部を
層間絶縁膜２７上及び３１上に延在させている。下層電
極層３３は、前記層間絶縁膜３１に形成した接続孔３１
Ａの開口サイズに比べて、少なくとも製造工程における
マスク合せ余裕寸法に相当する分、大きく形成されてい
る。 下層電極層３３は、ＣＶＤ法で堆積させた多結晶珪素膜
で形成し、２００〜４００［ｎｍ］程度の厚い膜厚で形
成する。この多結晶珪素膜は製造工程における第２層目
のゲート配線形成工程により形成されている。下層電極
層３３は、多結晶珪素膜の堆積後、抵抗値を低減するｎ
型不純物例えばＰを熱拡散法により前記多結晶珪素膜に
導入し、この後フォトリソグラフィ技術及びエツチング
技術を用いて前記多結晶珪素膜を加工することにより形
成されている。前記フォトリソグラフィ技術はエツチン
グマスク（フォトレジスト膜）の形成工程及びエツチン
グマスクの除去工程を含む。前記エツチングマスクの除
去工程はフレオンガス（ＣＨＦ、）と酸素ガス（０□）
との混合ガスによるダウンストリームのプラズマ処理で
行われている。この処理はＤＲＡＭＩの各素子のダメー
ジを低減する効果がある。ところが、このプラズマ処理
によるエツチングマスクの除去は、前記フレオンガスに
より多結晶珪素膜の表面に析出したＰ（ｎ型不純物）を
選択的にエツチングする現象を生じる事実が、本発明者
により確認された。析出されたＰの選択的なエツチング
は、下層電極層３３の表面に微小な穴を形成し、誘電体
膜（３４）の絶縁耐圧を劣化させるので、好ましくない
、そこで、本実施例のＤＲＡＭｌは、多結晶珪素膜を堆
積し、ｎ型不純物を導入した後、エツチングマスクを除
去する前に、多結晶珪素膜の表面を酸化し、その酸化珪
素膜を除去することによりＰの析出層を除去している。 多結晶珪素膜の表面の酸化は多結晶珪素膜の表面に数［
ｎｍ１程度の膜厚の酸化珪素膜を形成する程度の酸化で
よい、この酸化工程の追加は、第２層目ゲート配線形成
工程（３３）だけに限らず、第１層目ゲート配線形成工
程（２６）、第３層目ゲート配線形成工程（３５）の夫
々にも適用することができる。 また、前記多結晶珪素膜のエツチング工程は異方性エツ
チングを使用する。また、前記エツチング工程は、後述
するチョッピングエツチング法を利用することにより、
エツチングの異方性を高めかつオーバエツチング量を低
減してエツチング残りを確実に除去することができる。 このように、多結晶珪素膜を堆積し、この多結晶珪素膜
にｎ型不純物を熱拡散により導入した後に、この多結晶
珪素膜をフォトリソグラフィ技術及びエツチング技術を
用いて加工するＤＲＡＭＩの製造方法において、前記多
結晶珪素膜にｎ型不純物を導入した後、前記フォトリソ
グラフィ技術のエツチングマスクの除去工程の前に、多
結晶珪素膜の表面に析出するｎ型不純物を除去する工程
を備える。この構成により、エツチングマスクの除去で
多結晶珪素膜の表面に微小な穴が形成されることがない
、つまり、ＤＲＡＭＩのスタックド構造の情報蓄積用容
量素子Ｃにおいては誘電体膜（３４）の絶縁耐圧を向上
することができる。 前記接続孔３２で規定された領域内において、メモリセ
ル選択用ＭＩＳＦＥＴＱｓの他方のｎ型半導体領域２８
の主面部には、前記下層電極層３３に導入されたｎ型不
純物が拡散され、ｎ°型半導体領域３３Ａが形成される
。このｎ°型半導体領域３３Ａ、ｎ型半導体領域２８の
夫々は一体に形成される。前記ゴ型半導体領域３３Ａは
メモリセル選択用ＭＩＳＦＥＴＱｓの他方のｎ型半導体
領域２８と下層電極層３３とのオーミック特性を向上で
きるようになっている（接触抵抗値の低減）。 （誘電体膜形成工程］ 次に、第２８図に示すように、前記メモリセルＭのスタ
ックド構造の情報蓄積用容量素子Ｃの下層電極層３３上
を含む基板全面に誘電体膜３４を形成する。誘電体［３
４は、前述したように基本的には窒化珪素膜３４Ａ、酸
化珪素膜３４Ｂの夫々を順次積層した２層構造で形成さ
れている。下層の窒化珪素膜３４Ａは１例えばＣＶＤ法
で堆積させ、５〜１０［ｎｍ１程度の膜厚で形成する。 この窒化珪素膜３４Ａを形成する際には酸素の巻き込み
をできる限り抑える。通常の生産レベルで下層電極層３
３（多結晶珪素膜）上に窒化珪素膜８４Ａを形成した場
合には、極微量の酸素の巻き込みが生じるので、下層電
極層３３と窒化珪素膜３４Ａとの間に自然酸化珪素膜（
図示しない）が形成される。 前記誘電体膜３４の上層の酸化珪素膜３４Ｂは、下層の
窒化珪素膜３４Ａに高圧酸化法を施して形成し。 １〜６［ｎｍ］程度の膜厚で形成する。酸化珪素膜３４
Ｂを形成すると下層の窒化珪素膜３４Ａは若干膜厚が減
少するので、窒化珪素膜８４Ａは最終的に４〜８［ｎｍ
］程度の膜厚で形成される。酸化珪素膜３４Ｂは、基本
的には１．５〜１０［気圧］の高圧及び８００〜１００
０［’Ｃ］程度の高温度の酸素ガス雰囲気中において形
成する０本実施例においては。 酸化珪素膜３４Ｂは、３〜４［気圧］の高圧及び酸化の
際の酸素流量（ソースガス）を４〜６ ［４１／ｗｉｎ
］、水素流量（ソースガス）を３〜１０ ［Ｑ ／１ｒ
ｉｎｌとして形成している。高圧酸化法で形成される酸
化珪素膜３４Ｂは常圧（１［気圧コ）で形成される酸化
珪素膜に比べて短時間で所望の膜厚に形成することがで
きる。つまり、高圧酸化法は、高温度の熱処理時間を短
縮することができるので、メモリセル選択用ＭＩＳＦＥ
ＴＱ８等のソース領域及びドレイン領域のｐｎ接合深さ
を浅くすることができる。 したがって、前記誘電体膜３４は、自然酸化珪素膜、窒
化珪素膜３４Ａ、酸化珪素膜３４Ｂの夫々を順次積層し
た３層構造で構成されている。自然酸化珪素膜は酸素の
巻き込みを低減すれば薄くすることができる。また、製
造工程数は増加するが、自然酸化珪素膜を窒化し、誘電
体膜３４を２層構造で構成することもできる。
【ゲート配線形成工程３】
次に、前記誘電体膜３４上を含む基板全面に多結晶珪素
膜を堆積する。多結晶珪素膜は、ＣＶＤ法で堆積させ、
１５０〜２５０［ｎｍ１程度の膜厚で形成する。この多
結晶珪素膜は製造工程における第３層目のゲート配線形
成工程により形成される。 この後、前記多結晶珪素膜に抵抗値を低減するｎ型不純
物例えばＰを熱拡散法により導入する。 次に、メモリセル選択用ＭＩＳＦＥＴＱｓの一方のｎ型
半導体領域２８と相補性データ線（５０）との接続領域
を除くメモリセルアレイＩＩＢの全面において、前記多
結晶珪素膜上にエツチングマスク６７を形成する。エツ
チングマスク６７は例えばフォトリソグラフィ技術を使
用したフォトレジスト膜で形成されている。この後、前
記エツチングマスク６７を用い、前記多結晶珪素膜、誘
電体膜３４の夫々を順次エツチングすることにより、第
２９図に示すように、前記多結晶珪素膜で上層電極層３
５を形成することができる。前記多結晶珪素膜は例えば
プラズマステップエツチング法によりエツチングする。 この上層電極層３５を形成することによりスタックド構
造の情報蓄積用容量素子Ｃが略完成し。 この結果、ＤＲＡＭＩのメモリセルＭが完成する。 このメモリセルＭの完成後、前記エツチングマスク６７
は除去する。
膜を堆積する。多結晶珪素膜は、ＣＶＤ法で堆積させ、
１５０〜２５０［ｎｍ１程度の膜厚で形成する。この多
結晶珪素膜は製造工程における第３層目のゲート配線形
成工程により形成される。 この後、前記多結晶珪素膜に抵抗値を低減するｎ型不純
物例えばＰを熱拡散法により導入する。 次に、メモリセル選択用ＭＩＳＦＥＴＱｓの一方のｎ型
半導体領域２８と相補性データ線（５０）との接続領域
を除くメモリセルアレイＩＩＢの全面において、前記多
結晶珪素膜上にエツチングマスク６７を形成する。エツ
チングマスク６７は例えばフォトリソグラフィ技術を使
用したフォトレジスト膜で形成されている。この後、前
記エツチングマスク６７を用い、前記多結晶珪素膜、誘
電体膜３４の夫々を順次エツチングすることにより、第
２９図に示すように、前記多結晶珪素膜で上層電極層３
５を形成することができる。前記多結晶珪素膜は例えば
プラズマステップエツチング法によりエツチングする。 この上層電極層３５を形成することによりスタックド構
造の情報蓄積用容量素子Ｃが略完成し。 この結果、ＤＲＡＭＩのメモリセルＭが完成する。 このメモリセルＭの完成後、前記エツチングマスク６７
は除去する。
【高濃度の半導体領域形成工程１
次に、前記スタックド構造の情報蓄積用容量素子Ｃの上
層電極層３５上、ｎチャネルＭＩＳＦＥＴＱｎ上、ｐチ
ャネルＭＩＳＦＥＴＱＰ上の夫々を含む基板全面に絶縁
膜３Ｂを形成する。絶縁膜３６は主に不純物導入の際の
汚染防止膜として使用される。この絶縁膜３６は、例え
ば有機シランガス（Ｓｉ （ｏｃａＨｉ）、）をソース
ガストするＣＶＤ法、又は無機シランガス及び酸化窒素
ガスをソースガスとするＣＶＤ法で堆積させた酸化珪素
膜で形成し、３０［ｎｍ］程度の膜厚で形成する。 次に、ＤＲＡＭｌの周辺回路の０ＭＯ８を構成するｎチ
ャネルＭＩＳＦＥＴＱｎ（Ｑｏも含む）の形成領域にお
いて、ｐ−型ウェル領域２２の主面部にｎ型不純物を導
入する。ｎ型不純物の導入には主にゲート電極２６及び
その上層の層間絶縁膜２７．サイドウオールスペーサ２
９の夫々を不純物導入マスクとして使用する。ｎ型不純
物の導入に際してはメモリセルＭの形成領域及びｐチャ
ネルＭＩＳＦＥＴＱｐの形成領域は不純物導入マスク（
フォトレジスト膜）で覆われている。ｎ型不純物は１例
えば１０”〜１０１″［ａｔｏｍｓ／ｃｓｅ”］程度の
不純物濃度のＡｓを用い、７０〜９０［Ｋ ｅ Ｖｌ程
度のエネルギのイオン打込法で導入する。 次に、前記ＣＭＯ８を構成するｐチャネルＭＩＳＦＥＴ
Ｑｐの形成領域において、１型ウエル領域２１の主面部
にｐ型不純物を導入する。ｐ型不純物の導入には主にゲ
ート電極２６及びその上層の層開維縁膜２７．サイドウ
オールスペーサ２９の夫々を不純物導入マスクとして使
用する。Ｐ型不純物の導入に際してはメモリセルＭの形
成領域及びｎチャネルＭＩＳＦＥＴＱｎの形成領域は不
純物導入マスクで覆われている。ｎ型不純物は、例えば
１０ ” ’ ［ａｔｏｍｓ ／ ａｍ ” ］程度の
不純物濃度のＢＦ、を用い、６０〜９０［ＫｅＶ］程度
のエネルギのイオン打込法で導入する。 この後、前記ｎ型不純物及びｎ型不純物に引き伸し拡散
を施し、第３０図に示すように、メ型ウェル領域２２の
主面部にゴ型半導体領域３７．１型ウエル領域２１の主
面部にｐ°型半導体領域３８の夫々を形成する。前記引
き伸し拡散は、９００〜１０００［℃］程度の高温度の
熱処理で行い、約１０ｃ分］程度行う、このゴ型半導体
領域３７を形成する工程によりｎチャネルＭＩＳＦＥＴ
Ｑｎは略完成し。 ｐ°型半導体領域３８を形成する工程によりｐチャネル
ＭＩ ５ＦＥＴＱＰは略完成する。 【層間絶縁膜形成工程１】 次に、前記ＤＲＡＭＩの各素子上を含む基板全面に層間
絶縁膜３９．４０の夫々を順次積層する。下層の層間絶
縁膜３９は例えば有機シランガスをソースガスとするＣ
ＶＤ法で堆、積させた酸化珪素膜で形成する。居間絶縁
膜３９は、上層の層間絶縁膜４０（Ｂ Ｐ Ｓ Ｇ）か
らの不純物（Ｐ、Ｂの夫々）の漏れを防止するため、例
えば１５０〜２５０［ｎｍ１程度の膜厚で形成する。上
層の層間絶縁膜４０は例えばＣＶＤ法で堆積された酸化
珪素膜（Ｂ Ｐ Ｓ Ｇ膜）で形成する。この層間絶縁
膜４０は例えば４００〜７００［ｎｍ］程度の膜厚で形
成されている。層間絶縁１１１４０には、窒素ガス雰囲
気中において、約９００〜１０００［’Ｃ］程度の温度
でブローが施され。 その表面が平坦化されている。
層電極層３５上、ｎチャネルＭＩＳＦＥＴＱｎ上、ｐチ
ャネルＭＩＳＦＥＴＱＰ上の夫々を含む基板全面に絶縁
膜３Ｂを形成する。絶縁膜３６は主に不純物導入の際の
汚染防止膜として使用される。この絶縁膜３６は、例え
ば有機シランガス（Ｓｉ （ｏｃａＨｉ）、）をソース
ガストするＣＶＤ法、又は無機シランガス及び酸化窒素
ガスをソースガスとするＣＶＤ法で堆積させた酸化珪素
膜で形成し、３０［ｎｍ］程度の膜厚で形成する。 次に、ＤＲＡＭｌの周辺回路の０ＭＯ８を構成するｎチ
ャネルＭＩＳＦＥＴＱｎ（Ｑｏも含む）の形成領域にお
いて、ｐ−型ウェル領域２２の主面部にｎ型不純物を導
入する。ｎ型不純物の導入には主にゲート電極２６及び
その上層の層間絶縁膜２７．サイドウオールスペーサ２
９の夫々を不純物導入マスクとして使用する。ｎ型不純
物の導入に際してはメモリセルＭの形成領域及びｐチャ
ネルＭＩＳＦＥＴＱｐの形成領域は不純物導入マスク（
フォトレジスト膜）で覆われている。ｎ型不純物は１例
えば１０”〜１０１″［ａｔｏｍｓ／ｃｓｅ”］程度の
不純物濃度のＡｓを用い、７０〜９０［Ｋ ｅ Ｖｌ程
度のエネルギのイオン打込法で導入する。 次に、前記ＣＭＯ８を構成するｐチャネルＭＩＳＦＥＴ
Ｑｐの形成領域において、１型ウエル領域２１の主面部
にｐ型不純物を導入する。ｐ型不純物の導入には主にゲ
ート電極２６及びその上層の層開維縁膜２７．サイドウ
オールスペーサ２９の夫々を不純物導入マスクとして使
用する。Ｐ型不純物の導入に際してはメモリセルＭの形
成領域及びｎチャネルＭＩＳＦＥＴＱｎの形成領域は不
純物導入マスクで覆われている。ｎ型不純物は、例えば
１０ ” ’ ［ａｔｏｍｓ ／ ａｍ ” ］程度の
不純物濃度のＢＦ、を用い、６０〜９０［ＫｅＶ］程度
のエネルギのイオン打込法で導入する。 この後、前記ｎ型不純物及びｎ型不純物に引き伸し拡散
を施し、第３０図に示すように、メ型ウェル領域２２の
主面部にゴ型半導体領域３７．１型ウエル領域２１の主
面部にｐ°型半導体領域３８の夫々を形成する。前記引
き伸し拡散は、９００〜１０００［℃］程度の高温度の
熱処理で行い、約１０ｃ分］程度行う、このゴ型半導体
領域３７を形成する工程によりｎチャネルＭＩＳＦＥＴ
Ｑｎは略完成し。 ｐ°型半導体領域３８を形成する工程によりｐチャネル
ＭＩ ５ＦＥＴＱＰは略完成する。 【層間絶縁膜形成工程１】 次に、前記ＤＲＡＭＩの各素子上を含む基板全面に層間
絶縁膜３９．４０の夫々を順次積層する。下層の層間絶
縁膜３９は例えば有機シランガスをソースガスとするＣ
ＶＤ法で堆、積させた酸化珪素膜で形成する。居間絶縁
膜３９は、上層の層間絶縁膜４０（Ｂ Ｐ Ｓ Ｇ）か
らの不純物（Ｐ、Ｂの夫々）の漏れを防止するため、例
えば１５０〜２５０［ｎｍ１程度の膜厚で形成する。上
層の層間絶縁膜４０は例えばＣＶＤ法で堆積された酸化
珪素膜（Ｂ Ｐ Ｓ Ｇ膜）で形成する。この層間絶縁
膜４０は例えば４００〜７００［ｎｍ］程度の膜厚で形
成されている。層間絶縁１１１４０には、窒素ガス雰囲
気中において、約９００〜１０００［’Ｃ］程度の温度
でブローが施され。 その表面が平坦化されている。
【接続孔形成工程２】
次に、前記層間絶縁膜４０．３９の夫々に接続孔４０Ａ
を形成する。接続孔４０Ａは、前記ＤＲＡＭＩの各素子
のｎ型半導体領域２８．ゴ型半導体領域３７、〆型半導
体領域３８の夫々の上部、ワード線２６の上部（図示し
ない）等において形成されている。接続孔４０Ａは１例
えば上層の層間絶縁膜４０側を等方性エツチング、下層
の層間絶縁膜３６側を異方性エツチングの夫々を施して
形成する。つまり、接続孔４０Ａは上層の配線（例えば
相補性データ線５０等）のステップガバレッジを高めて
断線不良を防止できるように構成されている。また、接
続孔４０Ａは異方性エツチングだけで形成してもよい。 次に、前記接続孔４０Ａから露出するｎ型半導体領域２
８、ｄ型半導体領域３７の夫々の主面上に酸化珪素膜（
符号を付けない）を形成する。酸化珪素膜は、後工程の
熱処理Ｃｒ１″型半導体領域４１を形成する不純物の引
き伸し拡散）で層間絶縁膜４０に添加されているＢ或は
Ｐが接続孔４０Ａを通してｎ型半導体領域２８、ゴ型半
導体領域３７． ｐ’型半導体領域３８の夫々の主面部
に導入されることを防止することができる。Ｂがｎ型半
導体領域２８やゴ型半導体領域３７の主面部に導入され
たり、Ｐが〆型半導体領域３８の主面部に導入された場
合には実効的な不純物濃度が低下し、各半導体領域とそ
れに接続される配線（５０）との接触抵抗値が増大する
。前記酸化珪素膜３０は１２〜５０［ｎｍ］程度の薄膜
で形成される。 次に、メモリセル選択用ＭＩＳＦＥＴＱｓ、ｎチャネル
ＭＩＳＦＥＴＱｎ、Ｑｏの夫々の形成領域において、前
記接続孔４０Ａを通してｎ型半導体領域２８．ゴ型半導
体領域３７の夫々の主面部にｎ型不純物を導入する。ｎ
型不純物は前記薄い酸化珪素膜を通過させ夫々の主面部
に導入される。そして、このｎ型不純物に引き伸し拡散
を施すことにより、第３１図に示すように、高不純物濃
度のゴ型半導体領域４１を形成する。ゴ型半導体領域４
１は、製造工程におけるマスク合せずれでｎ型半導体領
域２８、ゴ型半導体領域３７の夫々と接続孔４０Ａとが
ずれた場合、接続孔４０Ａに通される配線（５０）とｐ
−型ウェル領域２２とが短絡することを防止するために
形成されている。このゴ型半導体領域４１を形成するｎ
型不純物は、例えば１０ ” ［ａｔｏｍｓ／ ＣＩｌ
”］程度の高不純物濃度のＡｓを用い、１１０〜１３０
［Ｋ ｅ Ｖ］程度のエネルギのイオン打込法で導入す
る。ゴ型半導体領域４１は、メモリセルＭにおいて。 メモリセル選択用ＭＩＳＦＥＴＱｓの一方のｎ型半導体
領域２８と一体に構成され、ソース領域又はドレイン領
域の一部を構成する。ｎ″型半導体領域４１は、高不純
物濃度で形成さ九ているので、上層配線例えば相補性デ
ータ線（５０）との接触抵抗値を低減することができる
。
を形成する。接続孔４０Ａは、前記ＤＲＡＭＩの各素子
のｎ型半導体領域２８．ゴ型半導体領域３７、〆型半導
体領域３８の夫々の上部、ワード線２６の上部（図示し
ない）等において形成されている。接続孔４０Ａは１例
えば上層の層間絶縁膜４０側を等方性エツチング、下層
の層間絶縁膜３６側を異方性エツチングの夫々を施して
形成する。つまり、接続孔４０Ａは上層の配線（例えば
相補性データ線５０等）のステップガバレッジを高めて
断線不良を防止できるように構成されている。また、接
続孔４０Ａは異方性エツチングだけで形成してもよい。 次に、前記接続孔４０Ａから露出するｎ型半導体領域２
８、ｄ型半導体領域３７の夫々の主面上に酸化珪素膜（
符号を付けない）を形成する。酸化珪素膜は、後工程の
熱処理Ｃｒ１″型半導体領域４１を形成する不純物の引
き伸し拡散）で層間絶縁膜４０に添加されているＢ或は
Ｐが接続孔４０Ａを通してｎ型半導体領域２８、ゴ型半
導体領域３７． ｐ’型半導体領域３８の夫々の主面部
に導入されることを防止することができる。Ｂがｎ型半
導体領域２８やゴ型半導体領域３７の主面部に導入され
たり、Ｐが〆型半導体領域３８の主面部に導入された場
合には実効的な不純物濃度が低下し、各半導体領域とそ
れに接続される配線（５０）との接触抵抗値が増大する
。前記酸化珪素膜３０は１２〜５０［ｎｍ］程度の薄膜
で形成される。 次に、メモリセル選択用ＭＩＳＦＥＴＱｓ、ｎチャネル
ＭＩＳＦＥＴＱｎ、Ｑｏの夫々の形成領域において、前
記接続孔４０Ａを通してｎ型半導体領域２８．ゴ型半導
体領域３７の夫々の主面部にｎ型不純物を導入する。ｎ
型不純物は前記薄い酸化珪素膜を通過させ夫々の主面部
に導入される。そして、このｎ型不純物に引き伸し拡散
を施すことにより、第３１図に示すように、高不純物濃
度のゴ型半導体領域４１を形成する。ゴ型半導体領域４
１は、製造工程におけるマスク合せずれでｎ型半導体領
域２８、ゴ型半導体領域３７の夫々と接続孔４０Ａとが
ずれた場合、接続孔４０Ａに通される配線（５０）とｐ
−型ウェル領域２２とが短絡することを防止するために
形成されている。このゴ型半導体領域４１を形成するｎ
型不純物は、例えば１０ ” ［ａｔｏｍｓ／ ＣＩｌ
”］程度の高不純物濃度のＡｓを用い、１１０〜１３０
［Ｋ ｅ Ｖ］程度のエネルギのイオン打込法で導入す
る。ゴ型半導体領域４１は、メモリセルＭにおいて。 メモリセル選択用ＭＩＳＦＥＴＱｓの一方のｎ型半導体
領域２８と一体に構成され、ソース領域又はドレイン領
域の一部を構成する。ｎ″型半導体領域４１は、高不純
物濃度で形成さ九ているので、上層配線例えば相補性デ
ータ線（５０）との接触抵抗値を低減することができる
。
【配線形成工程１】
次に、第３２図に示すように、前記接続孔４０Ａを通し
てゴ型半導体領域４１、ｐ°型半導体領域３８等と接続
し、層間絶縁膜４０上を延在する配線５０を形成する。 配線５０は製造工程における第１層目の配線形成工程で
形成する。配線５０はメモリセルアレイＩＩＢ及びそれ
とカラムアドレスデコーダ回路１２との間においては相
補性データ線（ＤＬ）６０として使用される。配線５０
は、遷移金属膜５０Ａ、アルミニウム膜（又はその合金
膜）５０Ｂ、遷移金属膜５０Ｃの夫々を順次積層した３
層構造で構成されている。 前記配線５０の下層の遷移金属膜５０Ａは、ＣＶＤ法で
堆積した例えばＷＳｉ、膜で形成し、５０〜２００［ｎ
ｍ］程度の膜厚で形成する。ＷＳｉ、膜の反応生成式は
以下のとおりである。 前記中層のアルミニウム膜５０Ｂは、例えばスパッタ法
で堆積させ、３００〜６００［ｎｍ］程度の膜厚で形成
する。 前記上層の遷移金属膜５０Ｃは、スパッタ法で堆積させ
た例えばＭｏ５ｉｚ膜で形成し、１０〜４０［ｎｍ］程
度の膜厚で形成する。 この配線５０は、遷移金属膜５０Ａ、アルミニウム膜５
０Ｂ、遷移金属膜５０Ｃの夫々を順次積層した後に、フ
ォトリソグラフィ技術及びエツチング技術を用いて加工
する。この配線５０及びその上層の配線５３の加工技術
については後に詳細に説明する。
てゴ型半導体領域４１、ｐ°型半導体領域３８等と接続
し、層間絶縁膜４０上を延在する配線５０を形成する。 配線５０は製造工程における第１層目の配線形成工程で
形成する。配線５０はメモリセルアレイＩＩＢ及びそれ
とカラムアドレスデコーダ回路１２との間においては相
補性データ線（ＤＬ）６０として使用される。配線５０
は、遷移金属膜５０Ａ、アルミニウム膜（又はその合金
膜）５０Ｂ、遷移金属膜５０Ｃの夫々を順次積層した３
層構造で構成されている。 前記配線５０の下層の遷移金属膜５０Ａは、ＣＶＤ法で
堆積した例えばＷＳｉ、膜で形成し、５０〜２００［ｎ
ｍ］程度の膜厚で形成する。ＷＳｉ、膜の反応生成式は
以下のとおりである。 前記中層のアルミニウム膜５０Ｂは、例えばスパッタ法
で堆積させ、３００〜６００［ｎｍ］程度の膜厚で形成
する。 前記上層の遷移金属膜５０Ｃは、スパッタ法で堆積させ
た例えばＭｏ５ｉｚ膜で形成し、１０〜４０［ｎｍ］程
度の膜厚で形成する。 この配線５０は、遷移金属膜５０Ａ、アルミニウム膜５
０Ｂ、遷移金属膜５０Ｃの夫々を順次積層した後に、フ
ォトリソグラフィ技術及びエツチング技術を用いて加工
する。この配線５０及びその上層の配線５３の加工技術
については後に詳細に説明する。
【層間絶縁膜形成工程２】
次に、前記配線５０上を含む基板全面に層間絶縁膜５１
を形成する。層間絶縁膜５１は酸化珪素膜（堆積型絶縁
膜）５１Ａ、酸化珪素膜（塗布型絶縁膜）５１Ｂ、酸化
珪素膜（堆積型絶縁膜）５１Ｃの夫々を順次積層した３
層構造で構成されている。 下層の酸化珪素膜５１Ａは、プラズマＣＶＤ法で堆積し
、４００〜７００［ｎｍ１程度の膜厚で形成する。 中層の酸化珪素膜５１Ｂは層間絶縁膜５１の表面を平坦
化するために形成されている。酸化珪素膜５１Ｂは、Ｓ
ＯＧ法で広い平坦なパターン上で１００〜１５０［ｎｍ
］程度の膜厚に塗布し、この後ベーク処理（約４５０［
”Ｃ］）を施し１表面をエツチングで後退させることに
より形成されている。前記エツチングによる後退により
、酸化珪素膜５１Ｂは下層の酸化珪素膜５１Ａの表面の
段差形状のうち凹部のみに形成される。また、前記エツ
チングによる後退により下層の段差形状の凸部では下層
の酸化珪素膜もエツチングされて後退し、酸化珪素膜５
１Ｂ塗布−後の平坦度が保たれる。また１層間絶縁膜５
１の中層は前記酸化珪素膜ＳＩＢに変えて有機物膜例え
ばポリイミド系樹脂膜で形成してもよい。 上層の酸化珪素膜５１Ｃは、層間絶縁膜５１全体として
の膜の強度を高めるために１例えばプラズマＣＶＤ法で
堆積し、５００〜７００［ｎｍ］程度の膜厚で形成する
。
を形成する。層間絶縁膜５１は酸化珪素膜（堆積型絶縁
膜）５１Ａ、酸化珪素膜（塗布型絶縁膜）５１Ｂ、酸化
珪素膜（堆積型絶縁膜）５１Ｃの夫々を順次積層した３
層構造で構成されている。 下層の酸化珪素膜５１Ａは、プラズマＣＶＤ法で堆積し
、４００〜７００［ｎｍ１程度の膜厚で形成する。 中層の酸化珪素膜５１Ｂは層間絶縁膜５１の表面を平坦
化するために形成されている。酸化珪素膜５１Ｂは、Ｓ
ＯＧ法で広い平坦なパターン上で１００〜１５０［ｎｍ
］程度の膜厚に塗布し、この後ベーク処理（約４５０［
”Ｃ］）を施し１表面をエツチングで後退させることに
より形成されている。前記エツチングによる後退により
、酸化珪素膜５１Ｂは下層の酸化珪素膜５１Ａの表面の
段差形状のうち凹部のみに形成される。また、前記エツ
チングによる後退により下層の段差形状の凸部では下層
の酸化珪素膜もエツチングされて後退し、酸化珪素膜５
１Ｂ塗布−後の平坦度が保たれる。また１層間絶縁膜５
１の中層は前記酸化珪素膜ＳＩＢに変えて有機物膜例え
ばポリイミド系樹脂膜で形成してもよい。 上層の酸化珪素膜５１Ｃは、層間絶縁膜５１全体として
の膜の強度を高めるために１例えばプラズマＣＶＤ法で
堆積し、５００〜７００［ｎｍ］程度の膜厚で形成する
。
【接続孔形成工程３】
次に、第３３図に示すように、前記層間絶縁膜５１に接
続孔５２を形成する。接続孔５２は、層間絶縁膜５１の
上層の酸化珪素膜５１Ｃ側に等方性エツチングを施して
形成した上側接続孔５２Ｂ、下層の酸化珪素膜５１Ａ側
に異方性エツチングを施して形成した下側接続孔５２Ａ
の夫々で形成されている。この接続孔５２を形成した後
、エツチングによるダメージを回復するため、約４００
［’Ｃ］程度の熱処理を行う。
続孔５２を形成する。接続孔５２は、層間絶縁膜５１の
上層の酸化珪素膜５１Ｃ側に等方性エツチングを施して
形成した上側接続孔５２Ｂ、下層の酸化珪素膜５１Ａ側
に異方性エツチングを施して形成した下側接続孔５２Ａ
の夫々で形成されている。この接続孔５２を形成した後
、エツチングによるダメージを回復するため、約４００
［’Ｃ］程度の熱処理を行う。
【配線形成工程２】
次に、前記第１図に示すように、接続孔５２を通して配
線５０に接続するように、層間絶縁膜５１上を延在する
配線５３を形成する。この配線５３は、第２層目の配線
形成工程により形成される。配線５３は。 前述のように、遷移金属膜５３Ａ、アルミニウム膜（又
はその合金膜）５３Ｂ、遷移金属１５３Ｇの夫々を順次
積層した３層構造で構成されている。 前記下層の遷移金属膜５３Ａは、スパッタ法で堆積させ
た例えばＭｏＳｉ、膜で形成し、５０〜１００［ｎｍ１
程度の膜厚で形成する。 中層のアルミニウム膜５３Ｂは、スパッタ法で堆積させ
、前記配線５０のアルミニウム膜５０Ｂに比べて厚い７
００〜１０１００ＯＣｎ程度の膜厚で形成する。 上層の遷移金属膜５３Ｃは、スパッタ法で堆積させた例
えばＭｏＳｉ、膜で形成し、１０〜４０［ｎｍコ程度の
膜厚で形成する。 この配線５３は、遷移金属膜５３Ａ、アルミニウム膜５
３Ｂ、遷移金属膜５３Ｇの夫々を順次積層した後に、フ
ォトリソグラフィ技術及びエツチング技術を用いて加工
する。この配線５３の加工技術については後に詳細に説
明する。 前記配線５３を形成する工程の後に、配線５３を加工す
るエツチングによるダメージを回復するために熱処理を
施す。
線５０に接続するように、層間絶縁膜５１上を延在する
配線５３を形成する。この配線５３は、第２層目の配線
形成工程により形成される。配線５３は。 前述のように、遷移金属膜５３Ａ、アルミニウム膜（又
はその合金膜）５３Ｂ、遷移金属１５３Ｇの夫々を順次
積層した３層構造で構成されている。 前記下層の遷移金属膜５３Ａは、スパッタ法で堆積させ
た例えばＭｏＳｉ、膜で形成し、５０〜１００［ｎｍ１
程度の膜厚で形成する。 中層のアルミニウム膜５３Ｂは、スパッタ法で堆積させ
、前記配線５０のアルミニウム膜５０Ｂに比べて厚い７
００〜１０１００ＯＣｎ程度の膜厚で形成する。 上層の遷移金属膜５３Ｃは、スパッタ法で堆積させた例
えばＭｏＳｉ、膜で形成し、１０〜４０［ｎｍコ程度の
膜厚で形成する。 この配線５３は、遷移金属膜５３Ａ、アルミニウム膜５
３Ｂ、遷移金属膜５３Ｇの夫々を順次積層した後に、フ
ォトリソグラフィ技術及びエツチング技術を用いて加工
する。この配線５３の加工技術については後に詳細に説
明する。 前記配線５３を形成する工程の後に、配線５３を加工す
るエツチングによるダメージを回復するために熱処理を
施す。
【パッシベーション膜形成工程］
次に、前記第１図及び第１５図に示すように、前記配線
５３上を含む基板全面にバッジベージコン膜５４を形成
する。バッジベージコン膜５４は、前述のように、酸化
珪素膜５４Ａ、窒化珪素膜５４Ｂ、樹脂膜５４Ｃの夫々
を順次積層した複合膜で形成されている。前記パッシベ
ーション膜５４の下層の酸化珪素膜５４Ａは、１５０〜
６００［ｎｍ］程度の膜厚で形成する。前記中層の窒化
珪素膜５４Ｂは、例えばプラズマＣＶＤ法で堆積し、１
．０〜１．２［μｍ］程度の膜厚で形成する。前記上層
の樹脂膜５４Ｃは１例えば塗布法により塗布されたポリ
イミド系樹脂膜で形成され、３〜１２［μｍ］程度の膜
厚で形成されている。 次に、前記ＤＲＡＭＩの外部端子ＢＰの形成領域におい
て、前記パッシベーション膜５４の上層の樹脂膜５４Ｇ
にボンディング開口５６を形成する。このボンディング
開口５６はフォトリソグラフィ技術及びエツチング技術
を用いて形成する。そして、この後、前記外部端子ＢＰ
の形成領域において、前記パッシベーション膜５４の中
層の窒化珪素膜５４Ｂ、下層のシラン膜５４Ａの夫々を
順次除去し、ボンディング開口５５を形成する。このボ
ンディング開口５５は例えば異方性エツチングで形成す
る。また、このボンディング開口５５を形成する工程と
同一製造工程により、前記第１５図に示すように、外部
端子ＢＰの形成領域において、配線５３の上層の遷移金
属膜５３Ｃを除去することができる。 これら一連の工程を施すことにより、本実施例のＤＲＡ
ＭＩは完成する。 次に、前述のＤＲＡＭＩの製造プロセスにおいて、個々
の要部の製造工程について、詳細に説明する。 【ゲート配線形成工程２】 まず、前記第２７図に示すメモリセルＭのスタックド構
造の情報蓄積用容量素子Ｃの下層電極層３３はチョッピ
ングエツチング法により加工する。 チョッピングエツチング装置は、第３４図（要部概略構
成図）に示すように、エツチングチャンバ７０に制御バ
ルブ７１Ａを介在させて複数本の分岐されたエツチング
ガス供給管７２Ａ〜７２Ｇが接続されている。また、前
記エツチングチャンバ７０には排気管７０Ａが設けられ
ている。 分岐されたエツチングガス供給？−７２Ａは、制御バル
ブ７１Ｂ、マスフローコントローラ（Ｍ Ｆ Ｃ）７３
Ａの夫々を通してエツチングチャンバ７０にエツチング
ガスＧ１を供給できるように構成されている。 分岐されたエツチングガス供給管７２Ｂは、制御バルブ
７１Ｃ，マスフローコントローラ７３Ｂの夫々を通して
エツチングチャンバ７０にエツチングガスＧ２を供給で
きるように構成されている。同様に。 分岐されたエツチングガス供給管７２Ｃは、制御バルブ
７１Ｄ、マスフローコントローラ７３Ｃの夫々を通して
エツチングチャンバ７０にエツチングガスＧ３を供給で
きるように構成されている。各マスフローコントローラ
７３Ａ〜７３Ｃの夫々はチョッピングコントローラ（Ｃ
Ｃ）７４で制御されている。前記チョッピングコントロ
ーラ７４は、エツチングガス供給管７２Ａ〜７２Ｇの夫
々°に流れるエツチングガスの流量を交互に制御できる
ように構成されている。 前記エツチングガス供給管７２Ａに流れるエツチングガ
スＧ１は異方性エツチングガス例えばハロゲン化合物（
ＣｉＣＬＦ４）を使用する。このエツチングガスＧ１の
流量は第３５図（ガス流量のりイムチャート図）に示す
ように定期的に増減させている。このガス流量の制御は
前記チョッピングコントローラ７４で制御されている。 第３８図（エツチング速度とテーバ角度との関係を示す
図）で示すように、エツチングガスＧ１の流量を増加し
り場合、エツチングの異方性を高めることができる。 一方、エツチングガス供給管７２Ｂ、７２Ｃの夫々に流
れるエツチングガスＧ２、Ｇ３の夫々は等方性エツチン
グガス例えばハロゲン元素（ＳＦ、）を使用する。エツ
チングガスＧ２の流量は第３６図（ガス流量のタイムチ
ャート図）に示すように定期的に増減させている。この
ガス流量の制御は前記チョッピングコントローラ７４で
制御され、前記エツチングガスＧ２はエツチングガスＧ
１の流量を増加した時に減少させ減少させた時に増加さ
せている。第３８図に示すように、エツチングガスＧ２
の流量を増加した場合、エツチングの等方性を高めるこ
とができる。エツチングガスＧ３の流量は第３７図（ガ
ス流量のタイムチャート図）に示すように一定にしてい
る。このガス流量の制御は前記チョッピングコントロー
ラ７４で制御され、前記エツチングガスＧ３はエツチン
グガスＧ１の流量を増加した時よりも少なくかつ減少さ
せた時よりも多く流している。第３８図で示すように、
エツチングガスＧ３はエツチングの等方性を高めること
ができる。 このチョッピングエツチング装置は、前記エツチングガ
スＧ１、エツチングガスＧ２の夫々を前記第３５１１及
び第３６図に示すようにエツチングチャンバ７０に流し
、前記スタックド構造の情報蓄積用容量素子Ｃの下層電
極層３３の多結晶珪素膜を加工している。つまり、多結
晶珪素膜は異方性エツチング、等方性エツチングの夫々
を交互に繰り返し行うことにより加工されている。この
エツチングの繰り返しは１［秒］以下の高速で行われる
。 エツチングの繰り返しが高速で行われる場合、異方性エ
ツチングで多結晶珪素膜をエツチング中にその側壁に有
機ポリマーが付着し、等方性エツチングで前記有機ポリ
マーが破壊される前に再度異方性エツチングを行い、新
たに有機ポリマーを付着することができる。有機ポリマ
ーは等方性エツチングに基づくサイドエツチングのスト
ッパ層として作用するので、等方性エツチング時におい
てもエツチングの異方性を高めることができる１通常、
前記多結晶珪素膜を異方性エツチングでエツチングした
場合、特に下地表面の段差部でエツチング残りを生じる
ので約５００［％］程度のオーバーエツチングが施され
るが、前記チョッピングエツチング法を使用することに
より、等方性エツチングで前記エツチング残りを除去し
つつエツチングの異方性を確保することができる。 具体的には、エツチングガスの全流量のうち約１０［％
］程度エツチングガスＧ１を有すると極端な異方性を示
し、３０［％コ程度エツチングガスＧ２を有すると極端
な等方性を示す。本発明者の実験結果によれば、約１０
０〜１５０［％］程度のオーバーエツチング量でエツチ
ング残りを除去することができる。 また、前記チョッピングエツチング法は、エツチングガ
スＧ３（ガス流量は一定）とエツチングガスＧｌ（ガス
流量は定期的に増減）とを組合せて行ってもよい。 このように、（４３−２４）段差形状を有する下地（層
間絶縁膜３１）の表面上に形成された多結晶珪素膜（下
層電極層３３）を異方性エツチングでパターンニングす
るＤＲＡＭＩの形成方法において、前記多結晶珪素膜を
異方性エツチング、等方性エツチングの夫々を交互に繰
返し行うことによりパターンニングする。この構成によ
り、前記多結晶珪素膜のパターンニングに際してエツチ
ングの異方性を確保しながら等方性エツチングで下地の
段差形状部分の表面上のエツチング残りを低減すること
ができるので、オーバエツチング量を低減し。 下地表面の損傷や破壊を防止することができる。 また、（４５−２５）前記異方性エツチングは、この異
方性エツチングで多結晶珪素膜のパターンニングされた
側面に付着する有機ポリマーが等方性エツチングにより
破壊される前に再度行う。この構成により、前記異方性
エツチングで生成される有機ポリマーは等方性エツチン
グのストッパ層として作用するので、等方性エツチング
のサイドエツチング量を低減し、エツチングの異方性を
高めることができる。 また、ＣＩ！求項４６）前記チョッピングエツチング装
置は、エツチングチャンバ（エツチング室）７０を設け
、このエツチングチャンバ７０にマスフローコントロー
ラ７３Ａを介在させて異方性エツチングガスＧ１を供給
するガス供給系、マスフローコントローラ７３Ｂ又は７
３Ｇを介在させて等方性エツチングガスＧ２又はＧ３を
供給するガス供給系の夫々を設け、前記マスフローコン
トローラ７３Ａ、マスフローコントローラ７３Ｂ又は７
３Ｃの夫々に流れるガス供給量を交互に繰返し制御する
チｊツビングコントローラ７４を設ける。この構成によ
り、前記チョピングエツチング方法を実現することがで
きる。 また、前記チョッピングエツチング法は、異方性エツチ
ングガス０１１等方性エツチングガスＧ２又はＧ３の夫
々を連続的に交互に繰り返し流しているので、排気処理
がなく、エツチング時間を大幅に短縮することができる
。 なお、このチョッピングエツチング法は、前記下層電極
層３３の多結晶珪素膜に限定されず、前記メモリセル選
択用ＭＩＳＦＥＴＱｓのゲート電極２６、スタックド構
造の情報蓄積用容量素子Ｃの上層電極層３５の夫々の多
結晶珪素膜にも適用することができる。 また、前記チョッピングエツチング法は、アルミニウム
膜を主体とする前記配線５０．５３にも適用することが
できる。この場合、異方性エツチングガスＧ１としては
ＣＦいＣＨＦ、、ＣＣＱＦ３等を使用する０等方性エッ
チンガスＧ２としては０塁、又はＧ３としてはＢＣｆｉ
３等を使用する。
５３上を含む基板全面にバッジベージコン膜５４を形成
する。バッジベージコン膜５４は、前述のように、酸化
珪素膜５４Ａ、窒化珪素膜５４Ｂ、樹脂膜５４Ｃの夫々
を順次積層した複合膜で形成されている。前記パッシベ
ーション膜５４の下層の酸化珪素膜５４Ａは、１５０〜
６００［ｎｍ］程度の膜厚で形成する。前記中層の窒化
珪素膜５４Ｂは、例えばプラズマＣＶＤ法で堆積し、１
．０〜１．２［μｍ］程度の膜厚で形成する。前記上層
の樹脂膜５４Ｃは１例えば塗布法により塗布されたポリ
イミド系樹脂膜で形成され、３〜１２［μｍ］程度の膜
厚で形成されている。 次に、前記ＤＲＡＭＩの外部端子ＢＰの形成領域におい
て、前記パッシベーション膜５４の上層の樹脂膜５４Ｇ
にボンディング開口５６を形成する。このボンディング
開口５６はフォトリソグラフィ技術及びエツチング技術
を用いて形成する。そして、この後、前記外部端子ＢＰ
の形成領域において、前記パッシベーション膜５４の中
層の窒化珪素膜５４Ｂ、下層のシラン膜５４Ａの夫々を
順次除去し、ボンディング開口５５を形成する。このボ
ンディング開口５５は例えば異方性エツチングで形成す
る。また、このボンディング開口５５を形成する工程と
同一製造工程により、前記第１５図に示すように、外部
端子ＢＰの形成領域において、配線５３の上層の遷移金
属膜５３Ｃを除去することができる。 これら一連の工程を施すことにより、本実施例のＤＲＡ
ＭＩは完成する。 次に、前述のＤＲＡＭＩの製造プロセスにおいて、個々
の要部の製造工程について、詳細に説明する。 【ゲート配線形成工程２】 まず、前記第２７図に示すメモリセルＭのスタックド構
造の情報蓄積用容量素子Ｃの下層電極層３３はチョッピ
ングエツチング法により加工する。 チョッピングエツチング装置は、第３４図（要部概略構
成図）に示すように、エツチングチャンバ７０に制御バ
ルブ７１Ａを介在させて複数本の分岐されたエツチング
ガス供給管７２Ａ〜７２Ｇが接続されている。また、前
記エツチングチャンバ７０には排気管７０Ａが設けられ
ている。 分岐されたエツチングガス供給？−７２Ａは、制御バル
ブ７１Ｂ、マスフローコントローラ（Ｍ Ｆ Ｃ）７３
Ａの夫々を通してエツチングチャンバ７０にエツチング
ガスＧ１を供給できるように構成されている。 分岐されたエツチングガス供給管７２Ｂは、制御バルブ
７１Ｃ，マスフローコントローラ７３Ｂの夫々を通して
エツチングチャンバ７０にエツチングガスＧ２を供給で
きるように構成されている。同様に。 分岐されたエツチングガス供給管７２Ｃは、制御バルブ
７１Ｄ、マスフローコントローラ７３Ｃの夫々を通して
エツチングチャンバ７０にエツチングガスＧ３を供給で
きるように構成されている。各マスフローコントローラ
７３Ａ〜７３Ｃの夫々はチョッピングコントローラ（Ｃ
Ｃ）７４で制御されている。前記チョッピングコントロ
ーラ７４は、エツチングガス供給管７２Ａ〜７２Ｇの夫
々°に流れるエツチングガスの流量を交互に制御できる
ように構成されている。 前記エツチングガス供給管７２Ａに流れるエツチングガ
スＧ１は異方性エツチングガス例えばハロゲン化合物（
ＣｉＣＬＦ４）を使用する。このエツチングガスＧ１の
流量は第３５図（ガス流量のりイムチャート図）に示す
ように定期的に増減させている。このガス流量の制御は
前記チョッピングコントローラ７４で制御されている。 第３８図（エツチング速度とテーバ角度との関係を示す
図）で示すように、エツチングガスＧ１の流量を増加し
り場合、エツチングの異方性を高めることができる。 一方、エツチングガス供給管７２Ｂ、７２Ｃの夫々に流
れるエツチングガスＧ２、Ｇ３の夫々は等方性エツチン
グガス例えばハロゲン元素（ＳＦ、）を使用する。エツ
チングガスＧ２の流量は第３６図（ガス流量のタイムチ
ャート図）に示すように定期的に増減させている。この
ガス流量の制御は前記チョッピングコントローラ７４で
制御され、前記エツチングガスＧ２はエツチングガスＧ
１の流量を増加した時に減少させ減少させた時に増加さ
せている。第３８図に示すように、エツチングガスＧ２
の流量を増加した場合、エツチングの等方性を高めるこ
とができる。エツチングガスＧ３の流量は第３７図（ガ
ス流量のタイムチャート図）に示すように一定にしてい
る。このガス流量の制御は前記チョッピングコントロー
ラ７４で制御され、前記エツチングガスＧ３はエツチン
グガスＧ１の流量を増加した時よりも少なくかつ減少さ
せた時よりも多く流している。第３８図で示すように、
エツチングガスＧ３はエツチングの等方性を高めること
ができる。 このチョッピングエツチング装置は、前記エツチングガ
スＧ１、エツチングガスＧ２の夫々を前記第３５１１及
び第３６図に示すようにエツチングチャンバ７０に流し
、前記スタックド構造の情報蓄積用容量素子Ｃの下層電
極層３３の多結晶珪素膜を加工している。つまり、多結
晶珪素膜は異方性エツチング、等方性エツチングの夫々
を交互に繰り返し行うことにより加工されている。この
エツチングの繰り返しは１［秒］以下の高速で行われる
。 エツチングの繰り返しが高速で行われる場合、異方性エ
ツチングで多結晶珪素膜をエツチング中にその側壁に有
機ポリマーが付着し、等方性エツチングで前記有機ポリ
マーが破壊される前に再度異方性エツチングを行い、新
たに有機ポリマーを付着することができる。有機ポリマ
ーは等方性エツチングに基づくサイドエツチングのスト
ッパ層として作用するので、等方性エツチング時におい
てもエツチングの異方性を高めることができる１通常、
前記多結晶珪素膜を異方性エツチングでエツチングした
場合、特に下地表面の段差部でエツチング残りを生じる
ので約５００［％］程度のオーバーエツチングが施され
るが、前記チョッピングエツチング法を使用することに
より、等方性エツチングで前記エツチング残りを除去し
つつエツチングの異方性を確保することができる。 具体的には、エツチングガスの全流量のうち約１０［％
］程度エツチングガスＧ１を有すると極端な異方性を示
し、３０［％コ程度エツチングガスＧ２を有すると極端
な等方性を示す。本発明者の実験結果によれば、約１０
０〜１５０［％］程度のオーバーエツチング量でエツチ
ング残りを除去することができる。 また、前記チョッピングエツチング法は、エツチングガ
スＧ３（ガス流量は一定）とエツチングガスＧｌ（ガス
流量は定期的に増減）とを組合せて行ってもよい。 このように、（４３−２４）段差形状を有する下地（層
間絶縁膜３１）の表面上に形成された多結晶珪素膜（下
層電極層３３）を異方性エツチングでパターンニングす
るＤＲＡＭＩの形成方法において、前記多結晶珪素膜を
異方性エツチング、等方性エツチングの夫々を交互に繰
返し行うことによりパターンニングする。この構成によ
り、前記多結晶珪素膜のパターンニングに際してエツチ
ングの異方性を確保しながら等方性エツチングで下地の
段差形状部分の表面上のエツチング残りを低減すること
ができるので、オーバエツチング量を低減し。 下地表面の損傷や破壊を防止することができる。 また、（４５−２５）前記異方性エツチングは、この異
方性エツチングで多結晶珪素膜のパターンニングされた
側面に付着する有機ポリマーが等方性エツチングにより
破壊される前に再度行う。この構成により、前記異方性
エツチングで生成される有機ポリマーは等方性エツチン
グのストッパ層として作用するので、等方性エツチング
のサイドエツチング量を低減し、エツチングの異方性を
高めることができる。 また、ＣＩ！求項４６）前記チョッピングエツチング装
置は、エツチングチャンバ（エツチング室）７０を設け
、このエツチングチャンバ７０にマスフローコントロー
ラ７３Ａを介在させて異方性エツチングガスＧ１を供給
するガス供給系、マスフローコントローラ７３Ｂ又は７
３Ｇを介在させて等方性エツチングガスＧ２又はＧ３を
供給するガス供給系の夫々を設け、前記マスフローコン
トローラ７３Ａ、マスフローコントローラ７３Ｂ又は７
３Ｃの夫々に流れるガス供給量を交互に繰返し制御する
チｊツビングコントローラ７４を設ける。この構成によ
り、前記チョピングエツチング方法を実現することがで
きる。 また、前記チョッピングエツチング法は、異方性エツチ
ングガス０１１等方性エツチングガスＧ２又はＧ３の夫
々を連続的に交互に繰り返し流しているので、排気処理
がなく、エツチング時間を大幅に短縮することができる
。 なお、このチョッピングエツチング法は、前記下層電極
層３３の多結晶珪素膜に限定されず、前記メモリセル選
択用ＭＩＳＦＥＴＱｓのゲート電極２６、スタックド構
造の情報蓄積用容量素子Ｃの上層電極層３５の夫々の多
結晶珪素膜にも適用することができる。 また、前記チョッピングエツチング法は、アルミニウム
膜を主体とする前記配線５０．５３にも適用することが
できる。この場合、異方性エツチングガスＧ１としては
ＣＦいＣＨＦ、、ＣＣＱＦ３等を使用する０等方性エッ
チンガスＧ２としては０塁、又はＧ３としてはＢＣｆｉ
３等を使用する。
【ゲート配線形成工程１，２，３］
前記第２３図に示すメモリセルＭのメモリセル選択用Ｍ
Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｓのゲート電極２６（ワー
ド線２Ｂも含む）、第２７図に示すメモリセルＭのスタ
ックド構造の情報蓄積用容量素子Ｃの下層電極層３３、
第２９図に示す前記スタックド構造の情報蓄積用容量素
子Ｃの上層電極層３５の夫々は低温異方性エツチングで
加工する。 まず、ＤＲＡＭＩ （ダイシング工程前の半導体ウェー
ハ）を静電吸着板を介在させてエツチングチャンバ内の
下部電極に直接吸着させる。この下部電極は常時冷却さ
れ、結果的に半導体ウェーハは常温以下の温度に保持さ
れる。この状態において、異方性エツチングを行い、多
結晶珪素膜を所定の形状に加工することにより、前記ゲ
ート電極２６、下層電極層３３又は上層電極層３５を形
成することができる。 異方性エツチングガス（ハロゲン化合物０２ＣΩ２Ｆ、
）はエツチングチャンバの内壁に比べて温度が低い半導
体ウェーハの表面に多く堆積するので、低温異方性エツ
チングの採用は前記異方性エツチングガスの流量を低減
することができ、又エツチングチャンバの内壁に付着さ
れる汚染物を低減することができる。 ■配線形成工程１，２】 前記第３２ｉ！ｌに示す配１ｌＡ５０．前記第１図に示
す配線５３の夫々は、第３９図（装置の概略構成図）に
示す、エツチング処理−アッシング処理−湿式処理−乾
燥処理の夫々を一貫して連続処理する連続処理装置を使
用し、加工する。 第３９図に示す連続処理装置８０は、ロード・アンロー
ド室８１、ロード室８２．エツチング室８３、アッシン
グ室８４．アンロード室８５．水洗処理室８６、ベーク
乾燥室８７の夫々を系列的に備えている。前記ロード室
８２、エツチング室８３、アッシング室８４、アンロー
ド室８５の夫々は、装置外部の大気と遮蔽されたバッフ
ァ室（同一真空系内）８０Ａに配置されている。バッフ
ァ室８０Ａは例えば１０−３〜１０１［気圧］程度の真
空度を保持している。 連続処理装置８０のロード・アンロード室８１にはロー
ドカセット８１Ａが着脱自在に装着されるように構成さ
れている。このロードカセット８１Ａは未処理の半導体
ウェーハ１００を複数枚収納できるように構成されてい
る。ロードカセット８１Ａに収納された半導体ウェーハ
１００は搬送用アーム８８Ａを介在させてバッファ室８
０Ａ内に配置されたロード室８２に搬送される。 前記ロード室８ｚに搬送された半導体ウェーハ１０Ｇは
スイングアーム８８Ｂを介在させてエツチング室８３に
搬送される。エツチング室８３は、予じめフォトリソグ
ラフィ技術で形成されたエツチングマスク（フォトレジ
スト膜）を用い、異方性エツチング＠（又は前述したチ
ミンピングエツチング法）により前記配線５０又は５３
を形成する。異方性エツチングガスとしては、ハロゲン
化合物（ＢＣΩ３＋ＣＦ４）及びハロゲン元素（Ｃβ８
）の混在ガスを使用する。エツチング室８３は例えばエ
ツチング時に１０−１〜１０−”［気圧］程度の真空度
になっている。 前記エツチング室８３でエツチング処理が施された半導
体ウェーハ１００は、大気中に開放することなく、スイ
ングアーム８８Ｇを介在させてアッシング室８４に搬送
される。アッシング室８４は、前記エツチングマスク（
フォトレジスト膜）をハロゲン化合物（ＣＦ、又はＣＨ
Ｆｓ ） 及び酸素（ＯＸ）ノ混合ガスで除去する。ア
ッシング室８４は、例えば２〜１０−″［気圧］程度の
真空度に保持された状態において、約２５〜２００ ［
’Ｃ］程度の温度でアッシング処理が行われる。 アッシング室８４でアッシング処理が施された半導体ウ
ェーハ１００は、スイングアーム８８Ｃを介在させてア
ンロード室８５に搬送される。アンロード室８５に搬送
された半導体ウェーハ１００は搬送アーム８８Ｄを介在
させて水洗処理室８６に搬送される。 この水洗処理室８６及びこの後のベーク乾燥室８７は、
バッファ室８０Ａの外部（連続処理装置８０の内部）に
配置され、大気圧に保持されている。 前記水洗処理室８６は前記エツチング処理で発生したハ
ロゲン元素（ＣＵｔ）を除去する処理である。 このハロゲン元素は、連続処理装置！８０の外部の大気
持にＨｌＯに触れると、配線５０のアルミニウム＠（又
はその合金膜）５０Ｂ又は配線５３のアルミニウム膜（
又はその合金膜）５３Ｂの露出する表面を腐食させてし
まう、前記水洗処理の後、半導体ウェーハ１００は、搬
送アーム８８Ｅでベーク乾燥室８７に搬送され、このベ
ーク乾燥室８７で乾燥される。べ一り乾燥処理が終了す
ると、半導体ウェーハ１００はアンロードカセット８１
Ｂに収納される。 前記アンロードカセット８１Ｂに収納された半導体ウェ
ーハ１００は、前記連続処理袋［８０と別の装置により
洗浄処理、乾燥処理、不活性処理の夫々が施される。前
記洗浄処理はエツチング後の異物や前記配線５０のアル
ミニウム膜５０Ｂ又は前記配線５３のアルミニウム膜５
３Ｂの露出する表面に付着するサイドフィルム（例えば
Ａｆｉ等を含んだ化合物薄膜）を除去する処理である。 この洗浄処理はアルカリ洗浄液か又は酸洗浄液により行
う、前記乾燥処理は洗浄後の乾燥である。前記不活性処
理は前記アルミニウム膜ＳＯＢ又は５３Ｂの露出する表
面に酸化被膜を形成する処理である。 このように、（２８−１６）異方性エツチングによりア
ルミニウム膜（又はその合金膜）５０Ｂ又は５３Ｂをパ
ターンニングするＤＲＡＭＩの形成方法において、前記
アルミニウム膜５０Ｂ又は５３Ｂを堆積し、この表面上
にエツチングマスク（フォトレジストマスク）を形成す
る工程と、ハロゲン元素及びハロゲン化金物をエツチン
グガス、とする異方性エツチングを用い、真空系内（バ
ッファ室８０Ａ内）で前記アルミニウム膜５０Ｂ又は５
３Ｂに所定のパターンニングを施す工程と、前記異方性
エツチング工程と同一真空系内で前記エツチングマスク
をハロゲン化合物及び酸素ガスを使用するアッシングで
除去する工程と、前記異方性エツチング処理で生成され
る塩素を装置外部の大気と遮蔽された系内で洗浄し、こ
の後乾燥させる工程とを備える。 この構成により、前記アッシング処理をエツチング処理
と同一真空系内で行い、前記異方性エツチング処理で発
生する塩素を大気と遮蔽された系内で行う水洗処理（８
６）で除去することができるので、前記アルミニウム膜
５０Ｂ又は５３Ｂの腐食を低減することができる。 また、前記配線５０．５３の夫々は、第４０図（装置の
概略構成図）に示す、エツチング処理−低温アッシング
処理−真空ベーク処理の夫々を一貫して連続処理する連
続処理装置を使用し、加工する。 第４０図に示す連続処理装置８０１は、ロード・アンロ
ード室８１、ロード室８２．エツチング室８３、低温ア
ッシング室８４Ａ、窒素ガスブロー真空ベーク室８９．
アンロード室８５の夫々を系列的に備えている。前記ロ
ード室８２、エツチング室８３、低温アッシング室８４
Ａ、窒素ガスプロー真空ベーク室８９、アンロード室８
５の夫々はバッファ室８０Ａに配置されている。 前記エツチング処理が施された半導体ウェーハ１００は
スイングアーム８８Ｃを介在させて低温アッシング室８
４Ａに搬送さ九る。低温アッシング室８４Ａは、エツチ
ング室８３と同一真空系内のバッファ室８０Ａ内に配置
され、室温（約２０［”Ｃ］）以下の低温度においてア
ッシング処理を行っている。このアッシング処理は前述
と同様にハロゲン化合物及び酸素の混合ガスによりエツ
チングマスクを除去する処理である。低温アッシング処
理は、前記配線５０のアルミニウム膜５０Ｂ又は配線５
３のアルミニウム膜５３Ｂの側面及びレジストの側面に
付着したサイドフィルム中のＡＱが酸化されＡＱ、０３
化されずらい低温領域におけるアッシング処理である。 前記低温アッシング処理が施された半導体ウェーハ１０
０はスイングアーム８８Ｃを介在させて窒素ガスブロー
真空ベーク室８９に搬送される。この窒素ガスブロー真
空ベーク室８９は、ホットプレート又は加熱ランプによ
り半導体ウェーハ１００の表面を約２００〜４００ ［
’Ｃ］に加熱し、前記エツチング処理で発生したハロゲ
ン元素を低減するように構成されている。また、窒素ガ
スブロー真空べ一り室８９は、前記半導体ウェーハ１０
０の加熱中に高純度の窒素ガス（Ｎ２：露点−６０［℃
］以下）をキャリアガスとして流し、空気や酸素の混入
を低減している。 前記真空ベーク処理後は、前述と同様に、洗浄処理、乾
燥処理、不活性処理の夫々を順次行う。 このように、（２６−１５）異方性エツチングによりア
ルミニウム膜５０Ｂ又は５３ＢをパターンニングするＤ
ＲＡＭＩの形成方法において、前記アルミニウム膜５０
Ｂ又は５３Ｂを堆積し、この表面上にエツチングマスク
を形成する工程と、ハロゲン元素及びハロゲン化合物を
エツチングガスとする異方性エツチングを用い、真空系
内で前記アルミニウム膜５０Ｂ又は５３Ｂに所定パター
ンニングを施す工程と、前記異方性エツチング工程と同
一真空系内で前記エツチングマスクをハロゲン化合物及
び酸素ガスを使用する。室温以下の低温アッシングで除
去する工程と、前記低温アッシング処理と同一真空系内
で前記所定のパターンニングが施されたアルミニウム膜
又はその合金膜に真空ベーク処理を施す工程とを備える
。この構成により、前記アッシング処理を低温度でかつ
エツチング処理と同一真空系内で行っているので、アル
ミニウム膜５０Ｂ又は５３Ｂの側壁及びレジストの側面
に付着したサイドフィルム中のＡＲがＡＱ２０３化する
ことを低減でき、サイドフィルムの除去が容易になると
共に、前記異方性エツチング処理から真空べ−り処理ま
で大気中に開放することなく同一真空系内で行い、かつ
前記異方性エツチング処理で発生する塩素を真空ベーク
処理で低減することができるので、前記アルミニウムｔ
ｌ１５０Ｂ又は５３Ｂの腐食を低減することができる。 また、前記配線５０．５３の夫々は、第４１図（装置の
概略構成図）に示す、エツチング処理−低温アッシング
処理−真空ベーク処理−洗浄処理−不活性処理の夫々を
一貫して連続処理する連続処理装置を使用し、加工する
。 第４１図に示す連続処理装置１ａｏｎは、ロード・アン
ロード室８１、ロード室８２、エツチング室８３、低温
アッシング室８４Ａ、窒素ガスブロー真空べ一り室８９
、アンロード室８５、洗浄処理室９０、不活性処理室９
１の夫々を系列的に備えている。つまり。 連続処理装置８０■は、前記連続処理装置８０Ｉとその
装置で行われる処理以降の処理を行う処理装置とを組合
せて構成されている。前述のように、洗浄処理室９０は
酸及びアルカリ洗浄液か又は酸洗浄液で異物やサイドフ
ィルムを除去するように構成されている。前記不活性処
理室９１はアルミニウム膜５０Ｂ又は５３Ｂの表面に酸
化被膜を生成する処理である。 また、前記アッシング処理又は低温アッシング処理は、
前述のようにハロゲン化合物（ＣＦ４）と酸素との混合
ガスで行っている。酸素“はエッチングマスクを除去す
る作用があり、ハロゲン化合物は前記エツチングマスク
の除去する速度を高める作用がある。前記配線５０の表
面には薄い膜厚の遷移金属膜５０Ｃ１配線５３の表面に
は薄い膜厚の遷移金属膜５３Ｃの夫々が設けられており
、前記混合ガスを使用するアッシング処理においては前
記遷移金属膜５０Ｇ、５３Ｇの夫々をオーバーアッシン
グにより除去してしまう、そこで、本実施例において、
前記アッシング処理又は低温アッシング処理は、配線５
０の遷移金属膜５０Ｇ又は配線５３の遷移金属膜５３Ｇ
の表面が露出するまで前記混合ガスでアッシングしくジ
ャストアッシングし）、この後、酸素ガスのみでオーバ
ーアッシングしている。 （実施例■） 本実施例■は、前記実施例ＩのＤＲＡＭＩにおいて、メ
モリセルＭの面積を縮小し、集積度を向上した、本発明
の第２実施例である。 本発明の実施例■であるＤＲＡＭのメモリセルアレイの
平面構造を第４２図（要部平面図）で示す。 本実施例■のＤＲＡＭＩは、第４２図に示すように、メ
モリセルＭのメモリセル選択用ＭＩＳＦＥＴＱｓの一方
のｎ型半導体領域２８と相補性データ線（ＤＬ）５０と
を接続する接続孔４０Ｂを、スタックド構造の情報蓄積
用容量素子Ｃの上層電極層３５に対して自己整合で形成
している。前記接続孔４０Ｂ内において、相補性データ
線５０、上層電極層３５の夫々は第４２図においては図
示していない分離用絶縁膜（３５Ａ ）で電気的に分離
されている。 次に、前記ＤＲＡＭ１の具体的な製造方法ついて、第４
３図乃至第４５図（所定の製造工程毎に示す、メモリセ
ルアレイ及び周辺回路のＣＭＯＳの要部断面図）を用い
て簡単に説明する。 まず、前記実施例Ｉの第２９図に示す工程と同様に、メ
モリセルＭのスタックド構造の情報蓄積用容量素子Ｃの
上層電極層３５を形成する多結晶珪素膜を堆積した後、
この多結晶珪素膜上にエツチングマスク６７Ａを形成す
る。エツチングマスク６７Ａは、前記実施例Ｉの第２９
図に示すエツチングマスクＢ７と異なり、メモリセルＭ
と相補性データ線（Ｓｏ）との接続領域を含むメモリセ
ルアレイＩＩＢの全域を覆うように形成されている。 この後、前記エツチングマスク６７Ａを用い、周辺回路
の領域の前記多結晶珪素膜、誘電体膜３４、層間絶縁膜
３１の夫々を順次エツチングすることにより、第４３図
に示すように、上層電極層３５が形成される。この上層
電極層３５を形成することにより、スタックド構造の情
報蓄積用容量素子Ｃが略完成する。 次に、第４４図に示すように、前記上層電極層３５の表
面上を含む基板全面に絶縁膜３６を形成し、この後、層
間絶縁膜３９．４０の夫々を順次積層する。 次に、メモリセルアレイＩＩＢ内のメモリセルＭと相補
性データ線（５０）との接続領域において、層間絶縁膜
４０．３９．絶縁膜３６、上層電極層３５の夫々を順次
エツチングにより除去し、接続孔４０Ｂの一部を形成す
る。このエツチングは、例えば異方性エツチング法（又
は等方性エツチング法を組合せてもよい）で行い、誘電
体膜３４（又は層間絶縁膜３１）をエツチングストッパ
層として使用する。 次に、前記接続孔４０Ｂの一部から露出する誘電体膜３
４（特に窒化珪素膜３４Ａ）を耐酸化マスクとして用い
、前記接続孔４０Ｂの一部の内壁に露出する上層電極層
３５の表面を酸化し、分離用絶縁膜（酸化珪素膜）３５
Ａを形成する。この分離用絶縁膜３５Ａは例えば少なく
とも１００［ｎｍ］程度の膜厚で形成される。この後、
前記接続孔４０Ｂの一部から露出する誘電体膜３４１層
間絶縁膜３１の夫々を順次エツチングすることにより、
第４５図に示すように、接続孔４０Ｂは完成する。また
、前記分離用絶縁膜３５Ａは、誘電体膜３４を耐酸化マ
スクとして使用せず（条件によってはエツチング時に除
去される）、別工程で耐酸化マスクを形成してもよい。 次に、前記実施例■と同様に、ｎ°型半導体領域４１を
形成し、相補性データ線５０及びそれ以外の配線５０を
形成する。これ以後の製造工程は前記実施例Ｉと同様で
あるので、ここでは省略する。 前記実施例ＩのＤＲＡＭＩのメモリセルＭは、相補性デ
ータ線５０を接続する接続孔４０Ｂと、メモリセル選択
用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｓのゲート電極２６、
スタックド構造の情報蓄積用容量素子Ｃの上層電極層３
５の夫々との間に製造工程における合せ余裕寸法を確保
している。上層電極Ｊｌ！３５はその下層の下層電極層
３３との間に合せ余裕寸法を確保しており、この下層電
極層３３はその下層のゲート電極２６との間に合せ余裕
寸法を確保している。ところが、本実施例■のＤＲＡＭ
Ｉは、前記接続孔４０Ｂ、上層電極層３５の夫々が自己
整合で形成されるので、両者間の合せ余裕寸法に相当す
る分、メモリセルＭの面積を縮小し、集積度を向上する
ことができる。 （実施例■） 本実施例■″＆よ、前記実施例１のＤＲＡＭｌにおいて
、スタックド構造の情報蓄積用容量素子Ｃの電荷蓄積量
を向上してメモリセル面積を縮小し。 かつ、相補性データ線のステップカバレッジを高めた、
本発明の第３実施例である。 本発明の実施例■であるＤＲＡＭのメモリセルアレイ及
び周辺回路の製造方法について、第４６図乃至第５０図
（所定の製造工程毎に示す要部断面図）を用いて簡単に
説明する。 まず、前記実施例Ｉの第２３図に示す工程と同様に、ゲ
ート絶縁膜２５上を含む基板全面にゲート電極（２６）
及びワード線（２６）として使用される多結晶珪素膜１
層間絶縁膜２７Ｇの夫々を一順次積層する６層間絶縁膜
２７Ｇは、スタックド構造の情報蓄積用容量素子Ｃの電
荷蓄積量を増加するために、例えば６００Ｃｎｍ］程度
の厚い膜厚で形成する０層間絶縁膜２７Ｇとしては前述
と同様に無機シランガス及び酸化窒素ガスをソースガス
とするＣＶＤ法で堆積する。 次に、メモリセルアレイＩＩＢのメモリセル選択用ＭＩ
ＳＦＥＴＱｓ、周辺回路のｎチャネルＭＩＳＦＥＴＱｎ
、ｐチャネルＭＩ ５ＦＥＴＱｐの夫々の形成領域にお
いて、前記層間絶縁！ｌ１２７Ｃにエツチングを施し、
薄い膜厚の層間絶縁膜２７を形成する０層間絶縁１１２
７は例えば３００ｉ、ｎｍｌ程度の膜厚までエツチング
する。 次に、第４６図に示すように、前記層間絶縁膜２７．２
７０、多結晶珪素膜の夫々を順次異方性エツチングによ
りエツチングし、ゲート電極２Ｂ、ワード線２６の夫々
を形成する。同第４６図に示すように、メモリセル選択
用ＭＩＳＦＥＴＱｓ、ｎチャネルＭＩＳＦＥＴＱｎ、Ｐ
チャネルＭＩ Ｓ ＦＥＴＱｐの夫々のゲート電極２６
上には薄い層間絶縁膜２７が形成される。一方、ワード
線２６上には厚い層間絶縁膜２７Ｃが形成される。 次に、第４７図に示すように、ｎ型半導体領域２８、ｐ
型半導体領域３０の夫々を形成する。ｎ型半導体領域２
８を形成することにより、メモリセル選択用ＭＩＳＦＥ
ＴＱｓが略完成する。 次に、第４８図に示すように、前記ゲート電極２６の側
壁及びその上層の層間絶縁膜２７の側壁にサイドウオー
ルスペーサ２９、前記ワード線２６の側壁及び層間絶縁
膜２７Ｃの側壁にサイドウオールスペーサ２９Ａの夫々
を形成する。 次に、前記層間絶縁膜２７．２７Ｇの夫々を含む基板全
面に層間絶縁膜３１を形成し、この後、第４９図に示す
ように、前記実施例Ｉと同様に接続孔３１Ａ及び３２を
形成する。 次に、第５０図に示すように、メモリセルＭの形成領域
において、層間絶縁膜３１を介在させて層間絶縁膜２７
．２７Ｃの夫々の上部に引き伸ばされたスタックド構造
の情報蓄積用容量素子Ｃの下層電極層３３を形成する。 同第５０図に示すように、下層電極層３３は、ワード線
２６の上部において高さ方向に面積を増加しているので
、スタックド構造の情報蓄積用容量素子Ｃの電荷蓄積量
を増加することができる。また、下層電極層３３は、ゲ
ート電極２６の上部において段差形状を低減しくアスペ
クト比を小さくシ）でいるので、相補性データ線５０と
メモリセルＭとの接続領域において相補性データ線５０
のステップカバレッジを向上することができる。また、
下層電極層３３は、前述のように電荷蓄積量を増加する
ことができるので、膜厚を薄くすることができ、ｎ型不
純物の導入や加工を簡単化することができる。 前記下層電極層３３を形成する工程以降は、前記実施例
１と同様であるので、ここでの説明は省略する。 このように、（３７−２０）相補性データ線５０とワー
ド線２６との交差部にメモリセルＭが配置され。 このメモリセルＭがメモリセル選択用ＭＩＳＦＥＴＱｓ
とスタックド構造の情報蓄積用容量素子Ｃとの直列回路
で構成されるＤＲＡＭＩにおいて、前記メモリセルＭの
スタックド構造の情報蓄積用容量素子Ｃの下層電極層３
３を、このメモリセルＭのメモリセル選択用ＭＩＳＦＥ
ＴＱ８のゲート電極２６とそのゲート幅方向に隣接する
他のメモリセルＭを選択するワード線２６との間に夫々
重合するように構成し、前記下層電極層３３と前記ワー
ド線２６との間の層間絶縁膜２７Ｃを前記下層電極層３
３と前記ゲート電極２６との間の層間絶縁膜２７に比べ
て厚く構成する。この構成により、前記下層電極層３３
とワード線２６との間の層間絶縁膜２７Ｃを厚くシ。 下層電極層３３の段差を高くしたので、下層電極層３３
の面積を高さ方向で増加し、スタックド構造の情報蓄積
用容量素子Ｃの電荷蓄積量を増加することができると共
に、前記下層電極層３３とゲート電極２Ｂとの間の層間
絶縁膜２７を薄＜シ、メモリセル選択用ＭＩＳＦＥＴＱ
ｓと相補性データ線５０との接続部分の段差を低くした
ので、前記接続部分でのアスペクト比を小さくし、相補
性データ線５０の断線不良を低減することができる。こ
の結果、α線ソフトエラー耐圧を向上し、ＤＲＡＭｌの
集積度を向上することができると共に、ＤＲＡＭＩの電
気的信頼性を向上することができる。 なお、前記層間絶縁膜２７，２７Ｇの夫々は別々の工程
で形成した絶縁膜で形成してもよい。 （実施例■） 本実施例■は、前記実施例ＩのＤＲＡＭにおいて、メモ
リセルのスタックド構造の情報蓄積用容量素子Ｃの下層
電極層の膜厚を厚くシ、電荷蓄積量を増加した、本発明
の第４実施例である。 本発明の実施例■であるＤＲＡＭのメモリセルの断面構
造を第５１図乃至第５４図（要部断面図）で示す。 第５１図に示すＤＲＡＭｌのメモリセルＭは、スタック
ド構造の情報蓄積用容量素子Ｃの下層電極層３３の膜厚
を厚く構成している０例えば、下層電極層３３は、接続
孔３２の内部を確実に埋込み、その表面が実質的に平坦
化される程度の膜厚又はそれ以上の膜厚で形成されてい
る１例えば、接続孔３２の開口寸法Ｌ（ゲート電極２６
とワード線２６との間の寸法）を約１．０［μｍ］とし
た場合、下層電極層３３の膜厚Ｔは約５００［ｎｍ］程
度又はそ九以上で形成する（Ｔ≧１／２ＸＬ）。 このように構成されるスタックド構造の情報蓄積用容量
素子Ｃは、下層電極層３３の端面の面積を増加し、この
端面で電荷蓄積量を増加することができるので、メモリ
セルＭの面積を縮小し、ＤＲＡＭＩの集積度を向上する
ことができる。 第５２図に示すＤＲＡＭＩのメモリセルＭは、スタック
ド構造の情報蓄積用容量素子Ｃの下層電極層３３を前記
接続孔３２が埋まり込む直前の膜厚で形成している。 このように構成されるスタックド構造の情報蓄積用容量
素子Ｃは、下層電極層３３の膜厚がある程度厚いので、
下層電極層３３の端面で電荷蓄積量を増加することがで
きると共に、前記接続孔３２及び３１Ａの段差形状に沿
って下層電極層３３を形成し。 前記段差に相当する分、高さ方向に下層電極層３３の面
積を増加することができるので、電荷蓄積量を増加する
ことができる。つまり、前記スタックド構造の情報蓄積
用容量素子Ｃの電荷蓄積量の増加は、メモリセルＭの面
積を縮小し、ＤＲＡＭｌの集積度を向上することができ
る。 第５３図、第５４図の夫々に示すＤＲＡＭＩのメモリセ
ルＭは、スタックド構造の情報蓄積用容量素子Ｃの下層
電極層３３を複数の層で構成している。第５３図に示す
スタックド構造の情報蓄積用容量素子Ｃの下層電極層ａ
３は下層電極層３３Ｅ、３３Ｆの夫々を積層した２層構
造で構成されている。 下層電極層３３は、下層電極層３３Ｅを形成する多結晶
珪素膜を堆積後、ｎ型不純物を熱拡散法又はイオン打込
法で導入し、この後、下層電極層３３Ｆを形成する多結
晶珪素膜を堆積後、同様にｎ型不純物を導入し、この後
、夫々の多結晶珪素膜を加工することにより形成されて
いる。つまり、下層電極層３３は、その膜厚が厚くなる
と不純物濃度の分布の制御が難しくなるので、複数層に
分割し、分割された夫々の層にｎ型不純物を導入し、全
体としての不純物濃度の分布を均一化している。第５４
図に示すスタックド構造の情報蓄積用容量素子Ｃの下層
電極層３３は、同様に下層電極層３３Ｅ、３３Ｆ、３３
Ｇの夫々を積層した３層構造で構成されている。 このように構成されるスタックド構造の情報蓄積用容量
素子Ｃは下層電極層３３の不純物濃度の分布を均一化す
ることができる。 （実施例■） 本実施例Ｖは、前記実施例ＩのＤＲＡＭにおいて、メモ
リセルのメモリセル選択用ＭＩＳＦＥＴＱｓ、ｎチャネ
ルＭＩＳＦＥＴＱｎの挟チャネル効果を低減した、本発
明の第５実施例である。 本発明の実施例■であるＤＲＡＭＩは、前記実施例■の
第２０図に示すｐ型不純物（チャネルストッパ領域２４
Ａを形成する不純物）２４ｐを高エネルギのイオン打込
法で導入する。イオン打込法のエネルギ量は約１００〜
１６０［ＫａＶ］程度で行う。この高エネルギを使用す
るイオン打込法で導入されるｐ型不純物２４ｐは、その
導入時、素子間分離用絶縁膜２３よりも深い位置に不純
物濃度の最大ピーク値を有する。前記ｐ型不純物２４ｐ
の導入に際しては前記マスク（６２）を加工したエツチ
ングマスク（フォトレジスト膜）を併用してもよい、前
記ｐ型不純物２４ｐは、酸化珪素膜６０Ａを突き抜け、
ｎ−型ウェル領域２１の主面部に導入される可能性があ
るので、ｐ型不純物２４ｐの導入時、イ型ウェル領域２
１の主面上には不純物導入マスク例えばフォトレジスト
膜を形成する。このｐ型不純物２４ｐの導入後は、前記
実施例１と同様に、素子間分離用絶縁膜２３を形成し、
この形成と共に、前記ｐ型不純物２４ｐを拡散してＰ型
チャネルストッパ領域２４Ａ、Ｐ型半導体領域２４Ｂの
夫々を形成する。 このように、ＤＲＡＭｌの製造方法において、ｐ型チャ
ネルストッパ領域２４Ａを形成するｐ型不純物２４ｐを
高エネルギのイオン打込法で導入する。 この構成により、前記ｐ型不純物２４ｐをＰ−型ウェル
領域２２の深い領域に導入し、素子間分離用絶縁膜２３
の形成時の横方向の拡散量を低減することができるので
、ｐ−型ウェル領域２２特にチャネル形成領域の不純物
濃度の増加を抑制し、メモリセル選択用ＭＩＳＦＥＴＱ
ｉ、ｎチャネルＭＩＳＦＥＴＱｎ、Ｑｏの夫々の挟チャ
ネル効果を低減することができる。また、前記ｐ型不純
物２４ｐｔＩ−ｐ−型ウエル領域２２の深い領域に導入
し、素子間分離用絶縁膜２３の形成時にそれにｐ型不純
物２４ｐが食われることを低減することができるので、
ｐ型チャネルストッパ領域２４Ａの不純物濃度を高め、
寄生ＭＯ８のしきい値電圧を上昇させ、素子間の分離を
確実に行うことができる。 （実施例■） 本実施例■は、前記実施例■のＤＲＡＭＩにおいて、パ
ッシベーション膜の上層の樹脂膜を分割した、本発明の
第６実施例である。 本発明の実施例■であるＤＲＡＭを形成する半導体ウェ
ーハの平面構造を第５５図（要部平面図）に示す。 第５５図に示すように、半導体ウェーハ１００は、前記
実施例ＩのＤＲＡＭＩを行列状に複数個配置している。 同第５５図に示す半導体ウェーハ１００はダイシング工
程前の状態を示しいる。夫々のＤＲＡＭＩはスクライブ
エリア（ダイシングエリア）１００Ａで周囲を規定され
た領域内に配置されている。 半導体ウェーハ１００に配置された個々のＤＲＡＭｌの
表面には前記実施例１で説明したパッシベーション膜５
４の上層の樹脂膜（例えばポリイミド系樹脂膜）５４Ｃ
が塗布されている。この樹脂膜５４Ｃは、半導体ウェー
ハ１００のスクライブエリア１００Ａ及び各ＤＲＡＭ１
の外部端子ＢＰに相当する領域には塗布されておらず、
しかも各ＤＲＡＭＩの表面上において複数に分割されて
いる。樹脂膜５４Ｃは、α線ソフトエラー耐圧を高める
目的で塗布されているので、メモリセルアレイＩＩＡ及
びセンスアンプ回路（ＳＡ）１３、カラムアドレスデコ
ーダ回路（Ｙ Ｄ Ｅ Ｃ）１２等α線ソフトエラー耐
圧を確保したい直接周辺回路の一部には塗布されている
。 つまり、樹脂膜５４Ｃは、前記α線ソフトエラー耐圧を
確保する必要がない直接周辺回路の他部及び間接周辺回
路上の領域を分割領域としている。前記直接周辺回路の
他部としてはロウアドレスデコーダ回路（Ｘ Ｄ Ｅ
Ｃ）１４、ワードドライバ回路（ＷＤ）１５等がある１
間接周辺回路としてはクロック系回路、バッファ回路等
がある。この樹脂膜５４Ｃは、分割されたことにより、
その下層のパッシベーション膜５４の窒化珪素膜５４Ｂ
等の膜や半導体ウェーハ１００そのものに作用するスト
レスを緩和することができる。 前記樹脂膜５４Ｇの形成方法は以下のとおりである。 まず、下地の窒化珪素膜５４Ｂの表面上に樹脂膜を塗布
し、第１回目のベーク処理を行う、このベーク処理は、
例えば８０〜９０［’Ｃ］、８００〜１０００［秒］を
施した後、再度、例えば１２０〜１４０［’Ｃ］、８０
０〜ｉ ｏ ｏ ｏｃ秒〕を施している。 次に、フォトリソグラフィ技術及びエツチング技術を使
用し、樹脂膜のスクライブエリア１ＧＯＡ及び外部端子
ＢＰの領域、分割領域の夫々を除去する。 そして、再度、前記樹脂膜に第２回目のベーク処理を施
し、前述の樹脂膜５４Ｃを形成する。このベーク処理は
、例えば１５０〜２００［：コ、８００〜１０００［秒
］を施した後、再度、例えば３００〜４００［’Ｃ］、
８００〜１０００［秒］を施している。第２回目のベー
ク処理においては、樹脂膜５４Ｃはその下層や半導体ウ
ェーハ１００に作用するストレスが最つども大きいが、
樹脂膜５４Ｇは分割されているので、前記ストレスは低
減されている。 なお、前記半導体ウェーハ１００にダイシング処理を施
し、ＤＲＡＭｌを個々の半導体チップにした場合におい
ても、同第５５図に示すように、樹脂膜５４Ｃの塗布さ
れた領域（分割さ九た領域）に変化はない。 このように、（３Ｂ−２１）ｐ−型半導体基板２２の主
面（又は半導体ウェーハ１００の主面）に配置されたメ
モリセルアレイＩＩＡ、メモリセルＭの情報書込み動作
及び情報読出し動作を直接制御する直接周辺回路及びそ
れ以外の間接周辺回路の表面に樹脂膜５４Ｃ＆塗布した
ＤＲＡＭＩにおいて、前記樹脂膜５４Ｃを複数に分割す
る。この構成により、前記ｐ−型半導体基板２０（又は
半導体ウェーハ１ｏＯ）、樹脂膜５４Ｇの夫々の線膨張
係数差に基づくストレスを緩和することができるので、
ｐ−型半導体基板２０の反りやその主面上の膜にクラン
クが発生することを防止することができる。前記樹脂膜
５４Ｇはダイシング工程前の半導体ウェーハ１００のと
きに塗布されベーク処理することにより形成されている
ので、プローブ試験時にプローブ針の接触不良を低減し
、ウェーハ検査工程の信頼性を高め又歩留りを向上する
ことができる。 また、（４０−２２）前記スクライブ工程前の前記ＤＲ
ＡＭ１の形成領域が複数個行列状に配置された半導体ウ
ェーハ１００の表面上の全面に樹脂膜５４Ｃを塗布する
工程と、この樹脂膜５４Ｃの各ＤＲＡＭＩの形成領域間
（スクライブエリアｉｏＯＡ）及び外部端子ＢＰの領域
を除去すると共に、前記各ＤＲＡＭ１の形成領域上の樹
脂膜５４Ｇを分割する工程と、前記半導体ウェーハ１０
０のスクライブエリア１００Ａをスクライブし、複数個
のＤＲＡＭｌを形成する工程とを備える。この構成によ
り、前記樹脂膜５４Ｇを分割する工程を前記半導体ウェ
ーハ１００のスクライブエリア１００Ａ及び外部端子Ｂ
Ｐの領域において樹脂膜５４Ｇを除去する工程で行うこ
とができるので、前記樹脂膜５４Ｃを分割する工程に相
当する分、ＤＲＡＭＩの形成工程数を低減することがで
きる。 （実施例■） 本実施例■は、前記実施例ＩのＤＲＡＭにおいて、カラ
ムアドレスデコーダ回路数を低減した、本発明の第７実
施例である。 本発明の実施例■であるＤＲＡＭのメモリセルアレイの
平面構造を第５６図（要部平面図）及び第５７図（所定
の製造工程における要部平面図）で示す。 前記実施例■のＤＲＡＭＩに示すカラムアドレスデコー
ダ回路（Ｙ Ｄ Ｅ Ｃ）１２の配置数を低減する場合
、第５６図に示すようにカラムセレクト信号線（ＹＳＬ
）５０が配置されている。カラムセレクト信号線５０は
カラムアドレスデコーダ回路１２によりカラムスイッチ
用ｎチャネルＭＩＳＦＥＴＱｙを制御するように構成さ
れている。カラムスイッチ用ｎチャネルＭＩＳＦＥＴＱ
ｙは相補性データ線５０、コモンデータ線Ｉ１０の夫々
を接続するように構成されている。カラムセレクト信号
線５０は、情報書込み動作速度及び情報読出し動作速度
の高速化を図る目的で低抵抗配線材料を使用しかつ製造
工程数を低減するために、相補性データ線５０と同一導
電層（同一製造工程）で形成されている。 前記カラムスイッチ用ｎチャネルＭＩＳＦＥＴＱｙの配
置形態により異なるが、基本的には１組の相補性データ
線５０に対して１本のカラムセレクト信号線５０が配置
されている。 本実施例のＤＲＡＭｌは２組の相補性データ線（４本の
データ線ＤＬ、ＤＬ）５Ｇ毎に１本配置されている０通
常、２組の相補性データ線５０のうちの１組の相補性デ
ータ線５０と他の１組の相補性データ線５０との間には
ダミーカラムセレクト信号線が配置されている。ダミー
カラムセレクト信号線は、この領域において相補性デー
タ線５０の間隔が広くなることを低減し、相補性データ
線５０の配置間隔を均一化するために配置される。つま
り、フォトリソグラフィ技術でエツチングマスク（例え
ばフォトレジスト膜）を形成する際に、間隔の広い領域
においては露光時の回折現象により他の領域に比べてエ
ツチングマスクのサイズが縮小されるが、ダミーカラム
セレクト信号線はこの現象を低減するために配置されて
いる。この対象となるエツチングマスクとしては、スタ
ックド構造の情報蓄積用容量素子Ｃの下層電極層３３、
相補性データ線５０又はシャント用ワード線５３を加工
するマスクである。ところが５本実施例のＤＲＡＭｌは
、このような現象が無視できるので、ダミーカラムセレ
クト信号線を削除している。 前記カラムセレクト信号線５０は、ダミーカラムセレク
ト信号線と同様に、相補性データ線５０の間隔を広くす
る。このカラムセレクト信号線５０の近傍の特にメモリ
セルＭのスタックド構造の情報蓄積用容量素子Ｃの下層
電極層３３はそれ以外のスタックド構造の情報蓄積用容
量素子Ｃの下層電極層３３に比べて大きなサイズ（大き
な電荷蓄積量）で構成されている。つまり、この下層電
極層３３は、前記ダミーカラムセレクト信号線を配置し
た場合と同様の現象を生じるので、サイズの縮小に相当
する分、予じめサイズを大きく構成している。この下層
電極層３３はカラムセレクト信号線５０の下部に平面方
向において引き伸ばされた（交差された）突出部３３Ｈ
によりサイズを大きく構成している。つまり、突出部３
３Ｈは、カラムセレクト信号線５０の占有面積内に形成
することができるので、この占有面積を兼用した分、Ｄ
ＲＡＭＩの集積度を向上することができる。 前記サイズが小さい下層電極層３３は、情報読出し動作
が可能でしかもα線ソフトエラー耐圧を確保できる最小
限の電荷蓄積量が得られるように構成されている。これ
に対して、サイズが大きい下層電極層３３は、その加工
時にサイズが縮小される分を考慮し、少なくとも最小限
の電荷蓄積量が得られるように構成されている。この下
層電極層３３はサイズが大きい分には特に問題はない、
したがって１本実施例のＤＲＡＭＩは、夫々異なるサイ
ズの下層電極層３３を有する２種類のスタックド構造の
情報蓄積用容量素子Ｃを配置している。 このように、（３５−１９）相補性データ線５０とワー
ド線２６との交差部にメモリセル選択用ＭＩＳＦＦ、Ｔ
Ｑｓとスタックド構造の情報蓄積用容量素子Ｃとの直列
回路からなるメモリセルＭを配置し。 前記２組の相補性データ線５０毎に相補性データ線５０
と同一導電層でかつ同一方向に延在するカラムセレクト
信号線５０を延在させるＤＲＡＭｌであって、前記カラ
ムセレクト信号線５０に隣接する相補性データ線５０の
うちの一方のデータ線に接続されたメモリセルＭのスタ
ックド構造の情報蓄積用容量素子Ｃの下層電極層３３を
他のメモリセルＭのスタックド構造の情報蓄積用容量素
子Ｃの下層電極層３３に比べて大きなサイズで構成する
。この構成により、前記カラムセレクト信号線５０を配
置した分に相当する相補性データ線５０間の寸法の広が
りに基づき、下層電極層３３を加工するエツチングマス
クが露光時に回折現象でサイズが縮小化される分、予じ
め前記カラムセレクト信号線５０に隣接する一方のデー
タ線に接続されたメモリセルＭのスタックド構造の情報
蓄積用容量素子Ｃの下層電極層３３のサイズを大きくし
たので、この下層電極層３３が設定値以下のサイズに縮
小化されることがなく、スタックド構造の情報蓄積用容
量素子Ｃの電荷蓄積量を確保することができる。この結
果、α線ソフトエラー耐圧を向上し、メモリセルＭの面
積を縮小することができるので、ＤＲＡＭの集積度を向
上することができる。 （実施例■） 本実施例■は、前記実施例ＩのＤＲＡＭにおいて、ゲー
ト配線間や配線間の層間絶縁膜の膜質を高めた、本発明
の第８実施例である。 本発明の実施例■であるＣＶＤ装置の概略構成を第５８
図（ガス供給系を示すブロック図）で示す。 第５８図に示すＣＶＤ装置は、主に１反応炉体１１０
、真空ポンプ１１１、ソースガス供給管１１２及び１１
３、キャリアガス供給管１１４．各供給経路に配置され
たマスフローコントローラ１１５及び制御バルブ１１６
で構成されている。このＣＶＤ装置はステップカバレッ
ジが高くかつ膜の縮みが小さい酸化珪素膜を形成するよ
うに構成されている。このＣＶＤ装置は、前記実施例Ｉ
のＤＲＡＭＩにおいて、具体的には層間絶縁膜２７、サ
イドウオールスペーサ２９、層間絶縁膜３１の夫々を形
成する。 前記ソースガス供給管１１２はソースガスＧ４例えば無
機シランガス（Ｓ ｉ Ｈ４，Ｓ ｉ、Ｈ，等）を反応
炉体１１０に供給するように構成されている。ソースガ
ス供給管１１３はソースガスＧ５例えば酸化窒素ガス（
Ｎ、ｏ ’）を反応炉体１１０に供給するように構成さ
れている。キャリアガス供給管１１４はキャリアガスＧ
６例えば窒素ガス（Ｎ、）を供給するように構成されて
いる。 前記反応炉体１１０は、第５９図（概略構成図）に示す
ように、反応管（外管）１１０ Ａの内側に反応管（内
管）１１０ Ｂを設けた２重構造で構成されている。 前記反応管（外管）１１０ Ａの外周には加熱ヒータ１
１０Ｃが配置されている。同第５９図に示す反応炉体１
１０の一端側は真空ポンプ１１１に接続されている。ま
た１反応炉体１１０の他端側には半導体ウェーハ１００
を複数枚挿入する（バッチ処理を行う）ことがきる開閉
扉１１０ Ｄが設けら九でいる０反応炉体１１０内にお
いては、半導体ウェーハ１００の酸化珪素膜の堆積面と
反応ガスの供給方向とが交差するように、半導体ウェー
ハ１００を立て掛けた状態で挿入し、保持できるように
構成されている。 前記反応炉体１１０の他端側の反応管１１０Ｂ内には前
記ソースガス供給管１１２に接続されたノズル１１２Ａ
及びそれに近接した位置にソースガス供給管１１３に接
続されたノズル１１３Ａが配置されている。第６０図（
要部拡大断面図）に示すように、ノズル１１２Ａはソー
スガスＧ４を反応管１１０ Ｂ内に供給し、ノズル１１
３Ａは前記ソースガスＧ４と混合するようにソースガス
Ｇ５を反応管１１０Ｂ内に供給するように構成されてい
る。この構成に限定されないが、ノズル１１２Ａ、ノズ
ル１１３Ａの夫々のガス供給方向は互いに交差するよう
に構成されている。 前記ノズル１１２ Ａから供給されるソースガスＧ４例
えばＳｉＨ４は熱分解温度が約４００ ［’Ｃ］である
。ノズル１１３Ａから供給されるソースガスＧ５例えば
Ｎ、Ｏは熱分解温度が約５５０ ［’Ｃ］である。した
がって、単純にソースガスＧ４、Ｇ５の夫々を反応管１
１０Ｂ内に供給した場合、ＳｉＨ４が先に熱分解し、反
応管１１０Ｂ内壁や半導体ウェーハ１００の表面に珪素
、ポーラスな酸化珪素等の異物が付着してしまうが、本
実施例のＣＶＤ装置は、特にソースガスＧ４の熱分解温
度に達する前にソースガスＧ４、Ｇ５の夫々を混合し、
ソースガスＧ４を希薄化しているので、前述のような異
物の付着を低減することができる。 例えば、具体的な酸化珪素膜の一例の生成条件は次のと
おりである。
Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｓのゲート電極２６（ワー
ド線２Ｂも含む）、第２７図に示すメモリセルＭのスタ
ックド構造の情報蓄積用容量素子Ｃの下層電極層３３、
第２９図に示す前記スタックド構造の情報蓄積用容量素
子Ｃの上層電極層３５の夫々は低温異方性エツチングで
加工する。 まず、ＤＲＡＭＩ （ダイシング工程前の半導体ウェー
ハ）を静電吸着板を介在させてエツチングチャンバ内の
下部電極に直接吸着させる。この下部電極は常時冷却さ
れ、結果的に半導体ウェーハは常温以下の温度に保持さ
れる。この状態において、異方性エツチングを行い、多
結晶珪素膜を所定の形状に加工することにより、前記ゲ
ート電極２６、下層電極層３３又は上層電極層３５を形
成することができる。 異方性エツチングガス（ハロゲン化合物０２ＣΩ２Ｆ、
）はエツチングチャンバの内壁に比べて温度が低い半導
体ウェーハの表面に多く堆積するので、低温異方性エツ
チングの採用は前記異方性エツチングガスの流量を低減
することができ、又エツチングチャンバの内壁に付着さ
れる汚染物を低減することができる。 ■配線形成工程１，２】 前記第３２ｉ！ｌに示す配１ｌＡ５０．前記第１図に示
す配線５３の夫々は、第３９図（装置の概略構成図）に
示す、エツチング処理−アッシング処理−湿式処理−乾
燥処理の夫々を一貫して連続処理する連続処理装置を使
用し、加工する。 第３９図に示す連続処理装置８０は、ロード・アンロー
ド室８１、ロード室８２．エツチング室８３、アッシン
グ室８４．アンロード室８５．水洗処理室８６、ベーク
乾燥室８７の夫々を系列的に備えている。前記ロード室
８２、エツチング室８３、アッシング室８４、アンロー
ド室８５の夫々は、装置外部の大気と遮蔽されたバッフ
ァ室（同一真空系内）８０Ａに配置されている。バッフ
ァ室８０Ａは例えば１０−３〜１０１［気圧］程度の真
空度を保持している。 連続処理装置８０のロード・アンロード室８１にはロー
ドカセット８１Ａが着脱自在に装着されるように構成さ
れている。このロードカセット８１Ａは未処理の半導体
ウェーハ１００を複数枚収納できるように構成されてい
る。ロードカセット８１Ａに収納された半導体ウェーハ
１００は搬送用アーム８８Ａを介在させてバッファ室８
０Ａ内に配置されたロード室８２に搬送される。 前記ロード室８ｚに搬送された半導体ウェーハ１０Ｇは
スイングアーム８８Ｂを介在させてエツチング室８３に
搬送される。エツチング室８３は、予じめフォトリソグ
ラフィ技術で形成されたエツチングマスク（フォトレジ
スト膜）を用い、異方性エツチング＠（又は前述したチ
ミンピングエツチング法）により前記配線５０又は５３
を形成する。異方性エツチングガスとしては、ハロゲン
化合物（ＢＣΩ３＋ＣＦ４）及びハロゲン元素（Ｃβ８
）の混在ガスを使用する。エツチング室８３は例えばエ
ツチング時に１０−１〜１０−”［気圧］程度の真空度
になっている。 前記エツチング室８３でエツチング処理が施された半導
体ウェーハ１００は、大気中に開放することなく、スイ
ングアーム８８Ｇを介在させてアッシング室８４に搬送
される。アッシング室８４は、前記エツチングマスク（
フォトレジスト膜）をハロゲン化合物（ＣＦ、又はＣＨ
Ｆｓ ） 及び酸素（ＯＸ）ノ混合ガスで除去する。ア
ッシング室８４は、例えば２〜１０−″［気圧］程度の
真空度に保持された状態において、約２５〜２００ ［
’Ｃ］程度の温度でアッシング処理が行われる。 アッシング室８４でアッシング処理が施された半導体ウ
ェーハ１００は、スイングアーム８８Ｃを介在させてア
ンロード室８５に搬送される。アンロード室８５に搬送
された半導体ウェーハ１００は搬送アーム８８Ｄを介在
させて水洗処理室８６に搬送される。 この水洗処理室８６及びこの後のベーク乾燥室８７は、
バッファ室８０Ａの外部（連続処理装置８０の内部）に
配置され、大気圧に保持されている。 前記水洗処理室８６は前記エツチング処理で発生したハ
ロゲン元素（ＣＵｔ）を除去する処理である。 このハロゲン元素は、連続処理装置！８０の外部の大気
持にＨｌＯに触れると、配線５０のアルミニウム＠（又
はその合金膜）５０Ｂ又は配線５３のアルミニウム膜（
又はその合金膜）５３Ｂの露出する表面を腐食させてし
まう、前記水洗処理の後、半導体ウェーハ１００は、搬
送アーム８８Ｅでベーク乾燥室８７に搬送され、このベ
ーク乾燥室８７で乾燥される。べ一り乾燥処理が終了す
ると、半導体ウェーハ１００はアンロードカセット８１
Ｂに収納される。 前記アンロードカセット８１Ｂに収納された半導体ウェ
ーハ１００は、前記連続処理袋［８０と別の装置により
洗浄処理、乾燥処理、不活性処理の夫々が施される。前
記洗浄処理はエツチング後の異物や前記配線５０のアル
ミニウム膜５０Ｂ又は前記配線５３のアルミニウム膜５
３Ｂの露出する表面に付着するサイドフィルム（例えば
Ａｆｉ等を含んだ化合物薄膜）を除去する処理である。 この洗浄処理はアルカリ洗浄液か又は酸洗浄液により行
う、前記乾燥処理は洗浄後の乾燥である。前記不活性処
理は前記アルミニウム膜ＳＯＢ又は５３Ｂの露出する表
面に酸化被膜を形成する処理である。 このように、（２８−１６）異方性エツチングによりア
ルミニウム膜（又はその合金膜）５０Ｂ又は５３Ｂをパ
ターンニングするＤＲＡＭＩの形成方法において、前記
アルミニウム膜５０Ｂ又は５３Ｂを堆積し、この表面上
にエツチングマスク（フォトレジストマスク）を形成す
る工程と、ハロゲン元素及びハロゲン化金物をエツチン
グガス、とする異方性エツチングを用い、真空系内（バ
ッファ室８０Ａ内）で前記アルミニウム膜５０Ｂ又は５
３Ｂに所定のパターンニングを施す工程と、前記異方性
エツチング工程と同一真空系内で前記エツチングマスク
をハロゲン化合物及び酸素ガスを使用するアッシングで
除去する工程と、前記異方性エツチング処理で生成され
る塩素を装置外部の大気と遮蔽された系内で洗浄し、こ
の後乾燥させる工程とを備える。 この構成により、前記アッシング処理をエツチング処理
と同一真空系内で行い、前記異方性エツチング処理で発
生する塩素を大気と遮蔽された系内で行う水洗処理（８
６）で除去することができるので、前記アルミニウム膜
５０Ｂ又は５３Ｂの腐食を低減することができる。 また、前記配線５０．５３の夫々は、第４０図（装置の
概略構成図）に示す、エツチング処理−低温アッシング
処理−真空ベーク処理の夫々を一貫して連続処理する連
続処理装置を使用し、加工する。 第４０図に示す連続処理装置８０１は、ロード・アンロ
ード室８１、ロード室８２．エツチング室８３、低温ア
ッシング室８４Ａ、窒素ガスブロー真空ベーク室８９．
アンロード室８５の夫々を系列的に備えている。前記ロ
ード室８２、エツチング室８３、低温アッシング室８４
Ａ、窒素ガスプロー真空ベーク室８９、アンロード室８
５の夫々はバッファ室８０Ａに配置されている。 前記エツチング処理が施された半導体ウェーハ１００は
スイングアーム８８Ｃを介在させて低温アッシング室８
４Ａに搬送さ九る。低温アッシング室８４Ａは、エツチ
ング室８３と同一真空系内のバッファ室８０Ａ内に配置
され、室温（約２０［”Ｃ］）以下の低温度においてア
ッシング処理を行っている。このアッシング処理は前述
と同様にハロゲン化合物及び酸素の混合ガスによりエツ
チングマスクを除去する処理である。低温アッシング処
理は、前記配線５０のアルミニウム膜５０Ｂ又は配線５
３のアルミニウム膜５３Ｂの側面及びレジストの側面に
付着したサイドフィルム中のＡＱが酸化されＡＱ、０３
化されずらい低温領域におけるアッシング処理である。 前記低温アッシング処理が施された半導体ウェーハ１０
０はスイングアーム８８Ｃを介在させて窒素ガスブロー
真空ベーク室８９に搬送される。この窒素ガスブロー真
空ベーク室８９は、ホットプレート又は加熱ランプによ
り半導体ウェーハ１００の表面を約２００〜４００ ［
’Ｃ］に加熱し、前記エツチング処理で発生したハロゲ
ン元素を低減するように構成されている。また、窒素ガ
スブロー真空べ一り室８９は、前記半導体ウェーハ１０
０の加熱中に高純度の窒素ガス（Ｎ２：露点−６０［℃
］以下）をキャリアガスとして流し、空気や酸素の混入
を低減している。 前記真空ベーク処理後は、前述と同様に、洗浄処理、乾
燥処理、不活性処理の夫々を順次行う。 このように、（２６−１５）異方性エツチングによりア
ルミニウム膜５０Ｂ又は５３ＢをパターンニングするＤ
ＲＡＭＩの形成方法において、前記アルミニウム膜５０
Ｂ又は５３Ｂを堆積し、この表面上にエツチングマスク
を形成する工程と、ハロゲン元素及びハロゲン化合物を
エツチングガスとする異方性エツチングを用い、真空系
内で前記アルミニウム膜５０Ｂ又は５３Ｂに所定パター
ンニングを施す工程と、前記異方性エツチング工程と同
一真空系内で前記エツチングマスクをハロゲン化合物及
び酸素ガスを使用する。室温以下の低温アッシングで除
去する工程と、前記低温アッシング処理と同一真空系内
で前記所定のパターンニングが施されたアルミニウム膜
又はその合金膜に真空ベーク処理を施す工程とを備える
。この構成により、前記アッシング処理を低温度でかつ
エツチング処理と同一真空系内で行っているので、アル
ミニウム膜５０Ｂ又は５３Ｂの側壁及びレジストの側面
に付着したサイドフィルム中のＡＲがＡＱ２０３化する
ことを低減でき、サイドフィルムの除去が容易になると
共に、前記異方性エツチング処理から真空べ−り処理ま
で大気中に開放することなく同一真空系内で行い、かつ
前記異方性エツチング処理で発生する塩素を真空ベーク
処理で低減することができるので、前記アルミニウムｔ
ｌ１５０Ｂ又は５３Ｂの腐食を低減することができる。 また、前記配線５０．５３の夫々は、第４１図（装置の
概略構成図）に示す、エツチング処理−低温アッシング
処理−真空ベーク処理−洗浄処理−不活性処理の夫々を
一貫して連続処理する連続処理装置を使用し、加工する
。 第４１図に示す連続処理装置１ａｏｎは、ロード・アン
ロード室８１、ロード室８２、エツチング室８３、低温
アッシング室８４Ａ、窒素ガスブロー真空べ一り室８９
、アンロード室８５、洗浄処理室９０、不活性処理室９
１の夫々を系列的に備えている。つまり。 連続処理装置８０■は、前記連続処理装置８０Ｉとその
装置で行われる処理以降の処理を行う処理装置とを組合
せて構成されている。前述のように、洗浄処理室９０は
酸及びアルカリ洗浄液か又は酸洗浄液で異物やサイドフ
ィルムを除去するように構成されている。前記不活性処
理室９１はアルミニウム膜５０Ｂ又は５３Ｂの表面に酸
化被膜を生成する処理である。 また、前記アッシング処理又は低温アッシング処理は、
前述のようにハロゲン化合物（ＣＦ４）と酸素との混合
ガスで行っている。酸素“はエッチングマスクを除去す
る作用があり、ハロゲン化合物は前記エツチングマスク
の除去する速度を高める作用がある。前記配線５０の表
面には薄い膜厚の遷移金属膜５０Ｃ１配線５３の表面に
は薄い膜厚の遷移金属膜５３Ｃの夫々が設けられており
、前記混合ガスを使用するアッシング処理においては前
記遷移金属膜５０Ｇ、５３Ｇの夫々をオーバーアッシン
グにより除去してしまう、そこで、本実施例において、
前記アッシング処理又は低温アッシング処理は、配線５
０の遷移金属膜５０Ｇ又は配線５３の遷移金属膜５３Ｇ
の表面が露出するまで前記混合ガスでアッシングしくジ
ャストアッシングし）、この後、酸素ガスのみでオーバ
ーアッシングしている。 （実施例■） 本実施例■は、前記実施例ＩのＤＲＡＭＩにおいて、メ
モリセルＭの面積を縮小し、集積度を向上した、本発明
の第２実施例である。 本発明の実施例■であるＤＲＡＭのメモリセルアレイの
平面構造を第４２図（要部平面図）で示す。 本実施例■のＤＲＡＭＩは、第４２図に示すように、メ
モリセルＭのメモリセル選択用ＭＩＳＦＥＴＱｓの一方
のｎ型半導体領域２８と相補性データ線（ＤＬ）５０と
を接続する接続孔４０Ｂを、スタックド構造の情報蓄積
用容量素子Ｃの上層電極層３５に対して自己整合で形成
している。前記接続孔４０Ｂ内において、相補性データ
線５０、上層電極層３５の夫々は第４２図においては図
示していない分離用絶縁膜（３５Ａ ）で電気的に分離
されている。 次に、前記ＤＲＡＭ１の具体的な製造方法ついて、第４
３図乃至第４５図（所定の製造工程毎に示す、メモリセ
ルアレイ及び周辺回路のＣＭＯＳの要部断面図）を用い
て簡単に説明する。 まず、前記実施例Ｉの第２９図に示す工程と同様に、メ
モリセルＭのスタックド構造の情報蓄積用容量素子Ｃの
上層電極層３５を形成する多結晶珪素膜を堆積した後、
この多結晶珪素膜上にエツチングマスク６７Ａを形成す
る。エツチングマスク６７Ａは、前記実施例Ｉの第２９
図に示すエツチングマスクＢ７と異なり、メモリセルＭ
と相補性データ線（Ｓｏ）との接続領域を含むメモリセ
ルアレイＩＩＢの全域を覆うように形成されている。 この後、前記エツチングマスク６７Ａを用い、周辺回路
の領域の前記多結晶珪素膜、誘電体膜３４、層間絶縁膜
３１の夫々を順次エツチングすることにより、第４３図
に示すように、上層電極層３５が形成される。この上層
電極層３５を形成することにより、スタックド構造の情
報蓄積用容量素子Ｃが略完成する。 次に、第４４図に示すように、前記上層電極層３５の表
面上を含む基板全面に絶縁膜３６を形成し、この後、層
間絶縁膜３９．４０の夫々を順次積層する。 次に、メモリセルアレイＩＩＢ内のメモリセルＭと相補
性データ線（５０）との接続領域において、層間絶縁膜
４０．３９．絶縁膜３６、上層電極層３５の夫々を順次
エツチングにより除去し、接続孔４０Ｂの一部を形成す
る。このエツチングは、例えば異方性エツチング法（又
は等方性エツチング法を組合せてもよい）で行い、誘電
体膜３４（又は層間絶縁膜３１）をエツチングストッパ
層として使用する。 次に、前記接続孔４０Ｂの一部から露出する誘電体膜３
４（特に窒化珪素膜３４Ａ）を耐酸化マスクとして用い
、前記接続孔４０Ｂの一部の内壁に露出する上層電極層
３５の表面を酸化し、分離用絶縁膜（酸化珪素膜）３５
Ａを形成する。この分離用絶縁膜３５Ａは例えば少なく
とも１００［ｎｍ］程度の膜厚で形成される。この後、
前記接続孔４０Ｂの一部から露出する誘電体膜３４１層
間絶縁膜３１の夫々を順次エツチングすることにより、
第４５図に示すように、接続孔４０Ｂは完成する。また
、前記分離用絶縁膜３５Ａは、誘電体膜３４を耐酸化マ
スクとして使用せず（条件によってはエツチング時に除
去される）、別工程で耐酸化マスクを形成してもよい。 次に、前記実施例■と同様に、ｎ°型半導体領域４１を
形成し、相補性データ線５０及びそれ以外の配線５０を
形成する。これ以後の製造工程は前記実施例Ｉと同様で
あるので、ここでは省略する。 前記実施例ＩのＤＲＡＭＩのメモリセルＭは、相補性デ
ータ線５０を接続する接続孔４０Ｂと、メモリセル選択
用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｓのゲート電極２６、
スタックド構造の情報蓄積用容量素子Ｃの上層電極層３
５の夫々との間に製造工程における合せ余裕寸法を確保
している。上層電極Ｊｌ！３５はその下層の下層電極層
３３との間に合せ余裕寸法を確保しており、この下層電
極層３３はその下層のゲート電極２６との間に合せ余裕
寸法を確保している。ところが、本実施例■のＤＲＡＭ
Ｉは、前記接続孔４０Ｂ、上層電極層３５の夫々が自己
整合で形成されるので、両者間の合せ余裕寸法に相当す
る分、メモリセルＭの面積を縮小し、集積度を向上する
ことができる。 （実施例■） 本実施例■″＆よ、前記実施例１のＤＲＡＭｌにおいて
、スタックド構造の情報蓄積用容量素子Ｃの電荷蓄積量
を向上してメモリセル面積を縮小し。 かつ、相補性データ線のステップカバレッジを高めた、
本発明の第３実施例である。 本発明の実施例■であるＤＲＡＭのメモリセルアレイ及
び周辺回路の製造方法について、第４６図乃至第５０図
（所定の製造工程毎に示す要部断面図）を用いて簡単に
説明する。 まず、前記実施例Ｉの第２３図に示す工程と同様に、ゲ
ート絶縁膜２５上を含む基板全面にゲート電極（２６）
及びワード線（２６）として使用される多結晶珪素膜１
層間絶縁膜２７Ｇの夫々を一順次積層する６層間絶縁膜
２７Ｇは、スタックド構造の情報蓄積用容量素子Ｃの電
荷蓄積量を増加するために、例えば６００Ｃｎｍ］程度
の厚い膜厚で形成する０層間絶縁膜２７Ｇとしては前述
と同様に無機シランガス及び酸化窒素ガスをソースガス
とするＣＶＤ法で堆積する。 次に、メモリセルアレイＩＩＢのメモリセル選択用ＭＩ
ＳＦＥＴＱｓ、周辺回路のｎチャネルＭＩＳＦＥＴＱｎ
、ｐチャネルＭＩ ５ＦＥＴＱｐの夫々の形成領域にお
いて、前記層間絶縁！ｌ１２７Ｃにエツチングを施し、
薄い膜厚の層間絶縁膜２７を形成する０層間絶縁１１２
７は例えば３００ｉ、ｎｍｌ程度の膜厚までエツチング
する。 次に、第４６図に示すように、前記層間絶縁膜２７．２
７０、多結晶珪素膜の夫々を順次異方性エツチングによ
りエツチングし、ゲート電極２Ｂ、ワード線２６の夫々
を形成する。同第４６図に示すように、メモリセル選択
用ＭＩＳＦＥＴＱｓ、ｎチャネルＭＩＳＦＥＴＱｎ、Ｐ
チャネルＭＩ Ｓ ＦＥＴＱｐの夫々のゲート電極２６
上には薄い層間絶縁膜２７が形成される。一方、ワード
線２６上には厚い層間絶縁膜２７Ｃが形成される。 次に、第４７図に示すように、ｎ型半導体領域２８、ｐ
型半導体領域３０の夫々を形成する。ｎ型半導体領域２
８を形成することにより、メモリセル選択用ＭＩＳＦＥ
ＴＱｓが略完成する。 次に、第４８図に示すように、前記ゲート電極２６の側
壁及びその上層の層間絶縁膜２７の側壁にサイドウオー
ルスペーサ２９、前記ワード線２６の側壁及び層間絶縁
膜２７Ｃの側壁にサイドウオールスペーサ２９Ａの夫々
を形成する。 次に、前記層間絶縁膜２７．２７Ｇの夫々を含む基板全
面に層間絶縁膜３１を形成し、この後、第４９図に示す
ように、前記実施例Ｉと同様に接続孔３１Ａ及び３２を
形成する。 次に、第５０図に示すように、メモリセルＭの形成領域
において、層間絶縁膜３１を介在させて層間絶縁膜２７
．２７Ｃの夫々の上部に引き伸ばされたスタックド構造
の情報蓄積用容量素子Ｃの下層電極層３３を形成する。 同第５０図に示すように、下層電極層３３は、ワード線
２６の上部において高さ方向に面積を増加しているので
、スタックド構造の情報蓄積用容量素子Ｃの電荷蓄積量
を増加することができる。また、下層電極層３３は、ゲ
ート電極２６の上部において段差形状を低減しくアスペ
クト比を小さくシ）でいるので、相補性データ線５０と
メモリセルＭとの接続領域において相補性データ線５０
のステップカバレッジを向上することができる。また、
下層電極層３３は、前述のように電荷蓄積量を増加する
ことができるので、膜厚を薄くすることができ、ｎ型不
純物の導入や加工を簡単化することができる。 前記下層電極層３３を形成する工程以降は、前記実施例
１と同様であるので、ここでの説明は省略する。 このように、（３７−２０）相補性データ線５０とワー
ド線２６との交差部にメモリセルＭが配置され。 このメモリセルＭがメモリセル選択用ＭＩＳＦＥＴＱｓ
とスタックド構造の情報蓄積用容量素子Ｃとの直列回路
で構成されるＤＲＡＭＩにおいて、前記メモリセルＭの
スタックド構造の情報蓄積用容量素子Ｃの下層電極層３
３を、このメモリセルＭのメモリセル選択用ＭＩＳＦＥ
ＴＱ８のゲート電極２６とそのゲート幅方向に隣接する
他のメモリセルＭを選択するワード線２６との間に夫々
重合するように構成し、前記下層電極層３３と前記ワー
ド線２６との間の層間絶縁膜２７Ｃを前記下層電極層３
３と前記ゲート電極２６との間の層間絶縁膜２７に比べ
て厚く構成する。この構成により、前記下層電極層３３
とワード線２６との間の層間絶縁膜２７Ｃを厚くシ。 下層電極層３３の段差を高くしたので、下層電極層３３
の面積を高さ方向で増加し、スタックド構造の情報蓄積
用容量素子Ｃの電荷蓄積量を増加することができると共
に、前記下層電極層３３とゲート電極２Ｂとの間の層間
絶縁膜２７を薄＜シ、メモリセル選択用ＭＩＳＦＥＴＱ
ｓと相補性データ線５０との接続部分の段差を低くした
ので、前記接続部分でのアスペクト比を小さくし、相補
性データ線５０の断線不良を低減することができる。こ
の結果、α線ソフトエラー耐圧を向上し、ＤＲＡＭｌの
集積度を向上することができると共に、ＤＲＡＭＩの電
気的信頼性を向上することができる。 なお、前記層間絶縁膜２７，２７Ｇの夫々は別々の工程
で形成した絶縁膜で形成してもよい。 （実施例■） 本実施例■は、前記実施例ＩのＤＲＡＭにおいて、メモ
リセルのスタックド構造の情報蓄積用容量素子Ｃの下層
電極層の膜厚を厚くシ、電荷蓄積量を増加した、本発明
の第４実施例である。 本発明の実施例■であるＤＲＡＭのメモリセルの断面構
造を第５１図乃至第５４図（要部断面図）で示す。 第５１図に示すＤＲＡＭｌのメモリセルＭは、スタック
ド構造の情報蓄積用容量素子Ｃの下層電極層３３の膜厚
を厚く構成している０例えば、下層電極層３３は、接続
孔３２の内部を確実に埋込み、その表面が実質的に平坦
化される程度の膜厚又はそれ以上の膜厚で形成されてい
る１例えば、接続孔３２の開口寸法Ｌ（ゲート電極２６
とワード線２６との間の寸法）を約１．０［μｍ］とし
た場合、下層電極層３３の膜厚Ｔは約５００［ｎｍ］程
度又はそ九以上で形成する（Ｔ≧１／２ＸＬ）。 このように構成されるスタックド構造の情報蓄積用容量
素子Ｃは、下層電極層３３の端面の面積を増加し、この
端面で電荷蓄積量を増加することができるので、メモリ
セルＭの面積を縮小し、ＤＲＡＭＩの集積度を向上する
ことができる。 第５２図に示すＤＲＡＭＩのメモリセルＭは、スタック
ド構造の情報蓄積用容量素子Ｃの下層電極層３３を前記
接続孔３２が埋まり込む直前の膜厚で形成している。 このように構成されるスタックド構造の情報蓄積用容量
素子Ｃは、下層電極層３３の膜厚がある程度厚いので、
下層電極層３３の端面で電荷蓄積量を増加することがで
きると共に、前記接続孔３２及び３１Ａの段差形状に沿
って下層電極層３３を形成し。 前記段差に相当する分、高さ方向に下層電極層３３の面
積を増加することができるので、電荷蓄積量を増加する
ことができる。つまり、前記スタックド構造の情報蓄積
用容量素子Ｃの電荷蓄積量の増加は、メモリセルＭの面
積を縮小し、ＤＲＡＭｌの集積度を向上することができ
る。 第５３図、第５４図の夫々に示すＤＲＡＭＩのメモリセ
ルＭは、スタックド構造の情報蓄積用容量素子Ｃの下層
電極層３３を複数の層で構成している。第５３図に示す
スタックド構造の情報蓄積用容量素子Ｃの下層電極層ａ
３は下層電極層３３Ｅ、３３Ｆの夫々を積層した２層構
造で構成されている。 下層電極層３３は、下層電極層３３Ｅを形成する多結晶
珪素膜を堆積後、ｎ型不純物を熱拡散法又はイオン打込
法で導入し、この後、下層電極層３３Ｆを形成する多結
晶珪素膜を堆積後、同様にｎ型不純物を導入し、この後
、夫々の多結晶珪素膜を加工することにより形成されて
いる。つまり、下層電極層３３は、その膜厚が厚くなる
と不純物濃度の分布の制御が難しくなるので、複数層に
分割し、分割された夫々の層にｎ型不純物を導入し、全
体としての不純物濃度の分布を均一化している。第５４
図に示すスタックド構造の情報蓄積用容量素子Ｃの下層
電極層３３は、同様に下層電極層３３Ｅ、３３Ｆ、３３
Ｇの夫々を積層した３層構造で構成されている。 このように構成されるスタックド構造の情報蓄積用容量
素子Ｃは下層電極層３３の不純物濃度の分布を均一化す
ることができる。 （実施例■） 本実施例Ｖは、前記実施例ＩのＤＲＡＭにおいて、メモ
リセルのメモリセル選択用ＭＩＳＦＥＴＱｓ、ｎチャネ
ルＭＩＳＦＥＴＱｎの挟チャネル効果を低減した、本発
明の第５実施例である。 本発明の実施例■であるＤＲＡＭＩは、前記実施例■の
第２０図に示すｐ型不純物（チャネルストッパ領域２４
Ａを形成する不純物）２４ｐを高エネルギのイオン打込
法で導入する。イオン打込法のエネルギ量は約１００〜
１６０［ＫａＶ］程度で行う。この高エネルギを使用す
るイオン打込法で導入されるｐ型不純物２４ｐは、その
導入時、素子間分離用絶縁膜２３よりも深い位置に不純
物濃度の最大ピーク値を有する。前記ｐ型不純物２４ｐ
の導入に際しては前記マスク（６２）を加工したエツチ
ングマスク（フォトレジスト膜）を併用してもよい、前
記ｐ型不純物２４ｐは、酸化珪素膜６０Ａを突き抜け、
ｎ−型ウェル領域２１の主面部に導入される可能性があ
るので、ｐ型不純物２４ｐの導入時、イ型ウェル領域２
１の主面上には不純物導入マスク例えばフォトレジスト
膜を形成する。このｐ型不純物２４ｐの導入後は、前記
実施例１と同様に、素子間分離用絶縁膜２３を形成し、
この形成と共に、前記ｐ型不純物２４ｐを拡散してＰ型
チャネルストッパ領域２４Ａ、Ｐ型半導体領域２４Ｂの
夫々を形成する。 このように、ＤＲＡＭｌの製造方法において、ｐ型チャ
ネルストッパ領域２４Ａを形成するｐ型不純物２４ｐを
高エネルギのイオン打込法で導入する。 この構成により、前記ｐ型不純物２４ｐをＰ−型ウェル
領域２２の深い領域に導入し、素子間分離用絶縁膜２３
の形成時の横方向の拡散量を低減することができるので
、ｐ−型ウェル領域２２特にチャネル形成領域の不純物
濃度の増加を抑制し、メモリセル選択用ＭＩＳＦＥＴＱ
ｉ、ｎチャネルＭＩＳＦＥＴＱｎ、Ｑｏの夫々の挟チャ
ネル効果を低減することができる。また、前記ｐ型不純
物２４ｐｔＩ−ｐ−型ウエル領域２２の深い領域に導入
し、素子間分離用絶縁膜２３の形成時にそれにｐ型不純
物２４ｐが食われることを低減することができるので、
ｐ型チャネルストッパ領域２４Ａの不純物濃度を高め、
寄生ＭＯ８のしきい値電圧を上昇させ、素子間の分離を
確実に行うことができる。 （実施例■） 本実施例■は、前記実施例■のＤＲＡＭＩにおいて、パ
ッシベーション膜の上層の樹脂膜を分割した、本発明の
第６実施例である。 本発明の実施例■であるＤＲＡＭを形成する半導体ウェ
ーハの平面構造を第５５図（要部平面図）に示す。 第５５図に示すように、半導体ウェーハ１００は、前記
実施例ＩのＤＲＡＭＩを行列状に複数個配置している。 同第５５図に示す半導体ウェーハ１００はダイシング工
程前の状態を示しいる。夫々のＤＲＡＭＩはスクライブ
エリア（ダイシングエリア）１００Ａで周囲を規定され
た領域内に配置されている。 半導体ウェーハ１００に配置された個々のＤＲＡＭｌの
表面には前記実施例１で説明したパッシベーション膜５
４の上層の樹脂膜（例えばポリイミド系樹脂膜）５４Ｃ
が塗布されている。この樹脂膜５４Ｃは、半導体ウェー
ハ１００のスクライブエリア１００Ａ及び各ＤＲＡＭ１
の外部端子ＢＰに相当する領域には塗布されておらず、
しかも各ＤＲＡＭＩの表面上において複数に分割されて
いる。樹脂膜５４Ｃは、α線ソフトエラー耐圧を高める
目的で塗布されているので、メモリセルアレイＩＩＡ及
びセンスアンプ回路（ＳＡ）１３、カラムアドレスデコ
ーダ回路（Ｙ Ｄ Ｅ Ｃ）１２等α線ソフトエラー耐
圧を確保したい直接周辺回路の一部には塗布されている
。 つまり、樹脂膜５４Ｃは、前記α線ソフトエラー耐圧を
確保する必要がない直接周辺回路の他部及び間接周辺回
路上の領域を分割領域としている。前記直接周辺回路の
他部としてはロウアドレスデコーダ回路（Ｘ Ｄ Ｅ
Ｃ）１４、ワードドライバ回路（ＷＤ）１５等がある１
間接周辺回路としてはクロック系回路、バッファ回路等
がある。この樹脂膜５４Ｃは、分割されたことにより、
その下層のパッシベーション膜５４の窒化珪素膜５４Ｂ
等の膜や半導体ウェーハ１００そのものに作用するスト
レスを緩和することができる。 前記樹脂膜５４Ｇの形成方法は以下のとおりである。 まず、下地の窒化珪素膜５４Ｂの表面上に樹脂膜を塗布
し、第１回目のベーク処理を行う、このベーク処理は、
例えば８０〜９０［’Ｃ］、８００〜１０００［秒］を
施した後、再度、例えば１２０〜１４０［’Ｃ］、８０
０〜ｉ ｏ ｏ ｏｃ秒〕を施している。 次に、フォトリソグラフィ技術及びエツチング技術を使
用し、樹脂膜のスクライブエリア１ＧＯＡ及び外部端子
ＢＰの領域、分割領域の夫々を除去する。 そして、再度、前記樹脂膜に第２回目のベーク処理を施
し、前述の樹脂膜５４Ｃを形成する。このベーク処理は
、例えば１５０〜２００［：コ、８００〜１０００［秒
］を施した後、再度、例えば３００〜４００［’Ｃ］、
８００〜１０００［秒］を施している。第２回目のベー
ク処理においては、樹脂膜５４Ｃはその下層や半導体ウ
ェーハ１００に作用するストレスが最つども大きいが、
樹脂膜５４Ｇは分割されているので、前記ストレスは低
減されている。 なお、前記半導体ウェーハ１００にダイシング処理を施
し、ＤＲＡＭｌを個々の半導体チップにした場合におい
ても、同第５５図に示すように、樹脂膜５４Ｃの塗布さ
れた領域（分割さ九た領域）に変化はない。 このように、（３Ｂ−２１）ｐ−型半導体基板２２の主
面（又は半導体ウェーハ１００の主面）に配置されたメ
モリセルアレイＩＩＡ、メモリセルＭの情報書込み動作
及び情報読出し動作を直接制御する直接周辺回路及びそ
れ以外の間接周辺回路の表面に樹脂膜５４Ｃ＆塗布した
ＤＲＡＭＩにおいて、前記樹脂膜５４Ｃを複数に分割す
る。この構成により、前記ｐ−型半導体基板２０（又は
半導体ウェーハ１ｏＯ）、樹脂膜５４Ｇの夫々の線膨張
係数差に基づくストレスを緩和することができるので、
ｐ−型半導体基板２０の反りやその主面上の膜にクラン
クが発生することを防止することができる。前記樹脂膜
５４Ｇはダイシング工程前の半導体ウェーハ１００のと
きに塗布されベーク処理することにより形成されている
ので、プローブ試験時にプローブ針の接触不良を低減し
、ウェーハ検査工程の信頼性を高め又歩留りを向上する
ことができる。 また、（４０−２２）前記スクライブ工程前の前記ＤＲ
ＡＭ１の形成領域が複数個行列状に配置された半導体ウ
ェーハ１００の表面上の全面に樹脂膜５４Ｃを塗布する
工程と、この樹脂膜５４Ｃの各ＤＲＡＭＩの形成領域間
（スクライブエリアｉｏＯＡ）及び外部端子ＢＰの領域
を除去すると共に、前記各ＤＲＡＭ１の形成領域上の樹
脂膜５４Ｇを分割する工程と、前記半導体ウェーハ１０
０のスクライブエリア１００Ａをスクライブし、複数個
のＤＲＡＭｌを形成する工程とを備える。この構成によ
り、前記樹脂膜５４Ｇを分割する工程を前記半導体ウェ
ーハ１００のスクライブエリア１００Ａ及び外部端子Ｂ
Ｐの領域において樹脂膜５４Ｇを除去する工程で行うこ
とができるので、前記樹脂膜５４Ｃを分割する工程に相
当する分、ＤＲＡＭＩの形成工程数を低減することがで
きる。 （実施例■） 本実施例■は、前記実施例ＩのＤＲＡＭにおいて、カラ
ムアドレスデコーダ回路数を低減した、本発明の第７実
施例である。 本発明の実施例■であるＤＲＡＭのメモリセルアレイの
平面構造を第５６図（要部平面図）及び第５７図（所定
の製造工程における要部平面図）で示す。 前記実施例■のＤＲＡＭＩに示すカラムアドレスデコー
ダ回路（Ｙ Ｄ Ｅ Ｃ）１２の配置数を低減する場合
、第５６図に示すようにカラムセレクト信号線（ＹＳＬ
）５０が配置されている。カラムセレクト信号線５０は
カラムアドレスデコーダ回路１２によりカラムスイッチ
用ｎチャネルＭＩＳＦＥＴＱｙを制御するように構成さ
れている。カラムスイッチ用ｎチャネルＭＩＳＦＥＴＱ
ｙは相補性データ線５０、コモンデータ線Ｉ１０の夫々
を接続するように構成されている。カラムセレクト信号
線５０は、情報書込み動作速度及び情報読出し動作速度
の高速化を図る目的で低抵抗配線材料を使用しかつ製造
工程数を低減するために、相補性データ線５０と同一導
電層（同一製造工程）で形成されている。 前記カラムスイッチ用ｎチャネルＭＩＳＦＥＴＱｙの配
置形態により異なるが、基本的には１組の相補性データ
線５０に対して１本のカラムセレクト信号線５０が配置
されている。 本実施例のＤＲＡＭｌは２組の相補性データ線（４本の
データ線ＤＬ、ＤＬ）５Ｇ毎に１本配置されている０通
常、２組の相補性データ線５０のうちの１組の相補性デ
ータ線５０と他の１組の相補性データ線５０との間には
ダミーカラムセレクト信号線が配置されている。ダミー
カラムセレクト信号線は、この領域において相補性デー
タ線５０の間隔が広くなることを低減し、相補性データ
線５０の配置間隔を均一化するために配置される。つま
り、フォトリソグラフィ技術でエツチングマスク（例え
ばフォトレジスト膜）を形成する際に、間隔の広い領域
においては露光時の回折現象により他の領域に比べてエ
ツチングマスクのサイズが縮小されるが、ダミーカラム
セレクト信号線はこの現象を低減するために配置されて
いる。この対象となるエツチングマスクとしては、スタ
ックド構造の情報蓄積用容量素子Ｃの下層電極層３３、
相補性データ線５０又はシャント用ワード線５３を加工
するマスクである。ところが５本実施例のＤＲＡＭｌは
、このような現象が無視できるので、ダミーカラムセレ
クト信号線を削除している。 前記カラムセレクト信号線５０は、ダミーカラムセレク
ト信号線と同様に、相補性データ線５０の間隔を広くす
る。このカラムセレクト信号線５０の近傍の特にメモリ
セルＭのスタックド構造の情報蓄積用容量素子Ｃの下層
電極層３３はそれ以外のスタックド構造の情報蓄積用容
量素子Ｃの下層電極層３３に比べて大きなサイズ（大き
な電荷蓄積量）で構成されている。つまり、この下層電
極層３３は、前記ダミーカラムセレクト信号線を配置し
た場合と同様の現象を生じるので、サイズの縮小に相当
する分、予じめサイズを大きく構成している。この下層
電極層３３はカラムセレクト信号線５０の下部に平面方
向において引き伸ばされた（交差された）突出部３３Ｈ
によりサイズを大きく構成している。つまり、突出部３
３Ｈは、カラムセレクト信号線５０の占有面積内に形成
することができるので、この占有面積を兼用した分、Ｄ
ＲＡＭＩの集積度を向上することができる。 前記サイズが小さい下層電極層３３は、情報読出し動作
が可能でしかもα線ソフトエラー耐圧を確保できる最小
限の電荷蓄積量が得られるように構成されている。これ
に対して、サイズが大きい下層電極層３３は、その加工
時にサイズが縮小される分を考慮し、少なくとも最小限
の電荷蓄積量が得られるように構成されている。この下
層電極層３３はサイズが大きい分には特に問題はない、
したがって１本実施例のＤＲＡＭＩは、夫々異なるサイ
ズの下層電極層３３を有する２種類のスタックド構造の
情報蓄積用容量素子Ｃを配置している。 このように、（３５−１９）相補性データ線５０とワー
ド線２６との交差部にメモリセル選択用ＭＩＳＦＦ、Ｔ
Ｑｓとスタックド構造の情報蓄積用容量素子Ｃとの直列
回路からなるメモリセルＭを配置し。 前記２組の相補性データ線５０毎に相補性データ線５０
と同一導電層でかつ同一方向に延在するカラムセレクト
信号線５０を延在させるＤＲＡＭｌであって、前記カラ
ムセレクト信号線５０に隣接する相補性データ線５０の
うちの一方のデータ線に接続されたメモリセルＭのスタ
ックド構造の情報蓄積用容量素子Ｃの下層電極層３３を
他のメモリセルＭのスタックド構造の情報蓄積用容量素
子Ｃの下層電極層３３に比べて大きなサイズで構成する
。この構成により、前記カラムセレクト信号線５０を配
置した分に相当する相補性データ線５０間の寸法の広が
りに基づき、下層電極層３３を加工するエツチングマス
クが露光時に回折現象でサイズが縮小化される分、予じ
め前記カラムセレクト信号線５０に隣接する一方のデー
タ線に接続されたメモリセルＭのスタックド構造の情報
蓄積用容量素子Ｃの下層電極層３３のサイズを大きくし
たので、この下層電極層３３が設定値以下のサイズに縮
小化されることがなく、スタックド構造の情報蓄積用容
量素子Ｃの電荷蓄積量を確保することができる。この結
果、α線ソフトエラー耐圧を向上し、メモリセルＭの面
積を縮小することができるので、ＤＲＡＭの集積度を向
上することができる。 （実施例■） 本実施例■は、前記実施例ＩのＤＲＡＭにおいて、ゲー
ト配線間や配線間の層間絶縁膜の膜質を高めた、本発明
の第８実施例である。 本発明の実施例■であるＣＶＤ装置の概略構成を第５８
図（ガス供給系を示すブロック図）で示す。 第５８図に示すＣＶＤ装置は、主に１反応炉体１１０
、真空ポンプ１１１、ソースガス供給管１１２及び１１
３、キャリアガス供給管１１４．各供給経路に配置され
たマスフローコントローラ１１５及び制御バルブ１１６
で構成されている。このＣＶＤ装置はステップカバレッ
ジが高くかつ膜の縮みが小さい酸化珪素膜を形成するよ
うに構成されている。このＣＶＤ装置は、前記実施例Ｉ
のＤＲＡＭＩにおいて、具体的には層間絶縁膜２７、サ
イドウオールスペーサ２９、層間絶縁膜３１の夫々を形
成する。 前記ソースガス供給管１１２はソースガスＧ４例えば無
機シランガス（Ｓ ｉ Ｈ４，Ｓ ｉ、Ｈ，等）を反応
炉体１１０に供給するように構成されている。ソースガ
ス供給管１１３はソースガスＧ５例えば酸化窒素ガス（
Ｎ、ｏ ’）を反応炉体１１０に供給するように構成さ
れている。キャリアガス供給管１１４はキャリアガスＧ
６例えば窒素ガス（Ｎ、）を供給するように構成されて
いる。 前記反応炉体１１０は、第５９図（概略構成図）に示す
ように、反応管（外管）１１０ Ａの内側に反応管（内
管）１１０ Ｂを設けた２重構造で構成されている。 前記反応管（外管）１１０ Ａの外周には加熱ヒータ１
１０Ｃが配置されている。同第５９図に示す反応炉体１
１０の一端側は真空ポンプ１１１に接続されている。ま
た１反応炉体１１０の他端側には半導体ウェーハ１００
を複数枚挿入する（バッチ処理を行う）ことがきる開閉
扉１１０ Ｄが設けら九でいる０反応炉体１１０内にお
いては、半導体ウェーハ１００の酸化珪素膜の堆積面と
反応ガスの供給方向とが交差するように、半導体ウェー
ハ１００を立て掛けた状態で挿入し、保持できるように
構成されている。 前記反応炉体１１０の他端側の反応管１１０Ｂ内には前
記ソースガス供給管１１２に接続されたノズル１１２Ａ
及びそれに近接した位置にソースガス供給管１１３に接
続されたノズル１１３Ａが配置されている。第６０図（
要部拡大断面図）に示すように、ノズル１１２Ａはソー
スガスＧ４を反応管１１０ Ｂ内に供給し、ノズル１１
３Ａは前記ソースガスＧ４と混合するようにソースガス
Ｇ５を反応管１１０Ｂ内に供給するように構成されてい
る。この構成に限定されないが、ノズル１１２Ａ、ノズ
ル１１３Ａの夫々のガス供給方向は互いに交差するよう
に構成されている。 前記ノズル１１２ Ａから供給されるソースガスＧ４例
えばＳｉＨ４は熱分解温度が約４００ ［’Ｃ］である
。ノズル１１３Ａから供給されるソースガスＧ５例えば
Ｎ、Ｏは熱分解温度が約５５０ ［’Ｃ］である。した
がって、単純にソースガスＧ４、Ｇ５の夫々を反応管１
１０Ｂ内に供給した場合、ＳｉＨ４が先に熱分解し、反
応管１１０Ｂ内壁や半導体ウェーハ１００の表面に珪素
、ポーラスな酸化珪素等の異物が付着してしまうが、本
実施例のＣＶＤ装置は、特にソースガスＧ４の熱分解温
度に達する前にソースガスＧ４、Ｇ５の夫々を混合し、
ソースガスＧ４を希薄化しているので、前述のような異
物の付着を低減することができる。 例えば、具体的な酸化珪素膜の一例の生成条件は次のと
おりである。
１、ソースガスの流量
ソースガスＧ４ １ １
２、ガス圧力 ４０〜６０［ｐａ］３、生成温度
８００〜８３０［”Ｃコまた、前記ソースガスＧ
４及びＧ５は反応管１１０Ｂの外部つまりガス供給経路
において混合してもよい。 このように、（４７−２６）反応炉体１１０内に半導体
ウェーハ１００を保持し、ソースガスＧ４（無機シラン
ガス）及びソースガスＧ５（酸化窒素ガス）を反応炉体
１１０の一端側からその内部に供給し。 前記半導体ウェーハ１００の表面に酸化珪素膜を生成す
るＣＶＤ装置において、前記ソースガスＧ４の熱分解温
度以下でソースガスＧ４、Ｇ５の夫々を混合させてソー
スガスを生成し、このソースガスを前記反応炉体１１０
内に保持された半導体ウェーハ１００側に供給する。こ
の構成により、前記ソースガスをソースガスＧ４の熱分
解温度以下で混合させ、ソースガスＧ４の濃度を希薄化
することができるので、前記反応炉体１１０内のソース
ガスの供給部と半導体ウェーハ１００の保持部との間に
飛散する異物（珪素粒子等）や反応炉体１１０内壁に付
着する異物を低減し、結果的に半導体ウェーハ１００の
表面に生成される酸化珪素膜中に混入する異物やその表
面に付着する異物を低減することができるので、酸化珪
素膜の膜質を向上することができる。また、ＣＶＤ’ｌ
置においては前記反応炉体１１０内壁に付着する異物を
低減することができる。 （実施例■） 本実施例■は、前記実施例ＩのＤＲＡＭにおいて、配線
５０と配線５３との間の層間絶縁膜５１の膜質を高めた
、本発明の第９実施例である。 本発明の実施例■である連続処理装置を第６１図（概略
構成図）で示す。 第６１図に示す連続処理装置は、前記実施例■のＤＲＡ
Ｍｌにおいて、層間絶縁膜５１のうちの下層の酸化珪素
膜（堆積型絶縁膜）５１Ａを形成した後にその上層に堆
積される酸化珪素膜（塗布型絶縁膜）５１Ｂ、酸化珪素
膜（堆積型絶縁膜）５１Ｃの夫々を連続で形成する装置
である。この連続処理装置は、主に、ウェーハロード部
１２０ Ａ、ＳＯＧ塗布部１２１．ロードロック部１２
２、ウェーハ搬送部１２３、ランプアニール部１２４．
エツチング部１２５、絶縁膜堆積部１２６．ウェーハア
ンロード部１２０Ｂの夫々で構成されている。 前記ウェーハロード部１２０Ａには複数枚の半導体ウェ
ーハ１００が収納されている。半導体ウェーハ１００は
、前記実施例ＩのＤＲＡＭＩにおいて配線５０を形成し
た後、その表面上に酸化珪素膜５１Ａが堆積された状態
にある。この半導体ウェーハ１００は、次にＳＯＧ塗布
部１２１に搬送され、前記酸化珪素膜５１Ａ上にＳＯＧ
法により酸化珪素膜（塗布型絶縁膜）５１Ｂを塗布する
。 前記酸化珪素膜５１Ｂが塗布された半導体ウェーハ１０
０はロードロック部１２２、ウェーハ搬送部１２３の夫
々を介在させてランプアニール部１２４に搬送される。 このランプアニール部１２４は前記酸化珪素膜５１Ｂに
低温ベーク処理（無機化処理）及び硬化ベーク処理を施
す。 前記ベーク処理が施された半導体ウェーハ１００はウェ
ーハ搬送部１２３を介在させてエツチング部１２５に搬
送される。エツチング部１２５は、前記酸化珪素膜５１
Ｂの表面にエツチング（エッチバック）を施し、余分な
前記酸化珪素膜５１Ｂを除去する。 具体的には接続孔５２が開口される部分の配線５０の上
に塗布された酸化珪素膜を除去する。 前記酸化珪素膜５１Ｂの表面がエツチングされた半導体
ウェーハ１００は即座にウェーハ搬送部１２３を介在さ
せて絶縁膜堆積部１２６に搬送される。この絶縁膜堆積
部１２６は、前記酸化珪素膜５１Ｂの表面上に酸化珪素
膜（堆積型絶縁膜）５１Ｃを堆積する。 前記酸化珪素膜５１Ｇが堆積された半導体ウェーハ１０
０はウェーハ搬送部１２３を介在させてウェーハアンロ
ード部１２０Ｂに搬送される。 この連続処理装置は１層間絶縁膜５１Ａ上に酸化珪素膜
５１Ｂを堆積後、この酸化珪素膜５１Ｂにべ一り処理を
施し、この後酸化珪素膜をエツチング処理し、この後即
座に（装置外部の大気に触れることなく）酸化珪素膜５
１Ｂの表面上に酸化珪素膜５１Ｃを堆積できるように、
−貫して各処理が連続できるように構成されている。 このように、（４１−２３）下地表面（酸化珪素膜５１
Ａ）上に塗布された酸化珪素膜（塗布型絶縁膜）５１Ｂ
にベーク処理を施した後、この酸化珪素膜５１Ｂの表面
に酸化珪素膜（堆積型絶縁膜）５１Ｃを堆積するＤＲＡ
Ｍｌの形成方法において、大気から遮蔽された系内（装
置内）で前記酸化珪素膜５１Ｂを塗布する工程、前記酸
化珪素膜５１Ｂにベーク処理を施す工程、この酸化珪素
膜５１Ｂをエッチバックする工程、前記酸化珪素膜５１
Ｂの表面に酸化珪素膜（堆積型絶縁膜）５１Ｃを堆積す
る工程の夫々を順次行う、この構成により、前記酸化珪
素膜５１Ｂの塗布そしてベーク処理後に大気に接するこ
となく酸化珪素膜５１Ｇで被覆されるので、酸化珪素膜
５１Ｂの吸湿を低減し、酸化珪素膜５１Ｂの膜質の劣化
を低減することができる。この結果、酸化珪素膜５１Ｂ
とその上層の酸化珪素膜５１Ｃとの接着性の向上や、酸
化珪素膜５１Ｂのエツチングレートの変化を防止するこ
とができる。 また、前記連続処理装置は、第６２図（概略構成図）に
示すように、ＳＯＧ塗布部（バッチ式）１２１Ａとウェ
ーハ搬送部１２３との間にウェーハ搬送部１２７、ウェ
ーハ冷却部１２８、ウェーハカセット部１２９の夫々を
順次配置して構成してもよい。この連続処理装置はＳＯ
Ｇ塗布部１２１Ａにおいてバッチ式で酸化珪素膜５１Ｂ
を塗布した後に即座にべ一り処理が施せない場合に最適
な装置である。つまり、この連続処理装置は、前記酸化
珪素膜５１Ｂを塗布した後にランプアニール部１２４に
搬送するまでの間、その経路において装置外部の大気に
触れないように構成されている。 以上１本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは勿論である。 例えば、本発明は、マイクロコンピュータ（１チツプマ
イコン）等、ＤＲＡＭを１つのユニットして使用する半
導体集積回路装置に適用することができる。 また、本発明は、前記ＤＲＡＭに限定されず、ＳＲＡＭ
、ＲＯＭ等他０記憶機能を有する半導体集積回路装置に
適用することができる。 〔発明の効果〕 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。 （１）記憶機能を有する半導体集積回路装置において、
集積度を向上することができる。 （２）前記半導体集積回路装置において、ソフトエラー
耐圧を向上することができる。 （３）前記半導体集積回路装置において、動作速度の高
速化を図ることができる。 （４）前記半導体集積回路装置において、電気的信頼性
を向上することができる。 （５）前記半導体集積回路装置において、製造上の加工
精度を向上することができる。 （６）前記半導体集積回路装置において、製造上の歩留
りを向上することができる。 （７）前記半導体集積回路装置において、製造工程数を
低減することができる。 （８）前記半導体集積回路装置において、それに使用さ
れる絶縁膜の膜質を向上することができる。 （９）前記（８）の絶縁膜の膜質を向上する装置を提供
することができる。 （１０）前記半導体集積回路装置において、外部装置の
駆動能力を向上することができる。 （１１）前記半導体集積回路装置において、素子形成面
の表面の平坦化を図ることができる。 （１２）前記半導体集積回路装置において、製造プロセ
スの安定化を図ることができる。 （１３）前記（１２）の製造プロセスの安定化を図る装
置を提供することができる。 （１４）前記半導体集積回路装置において、素子の高耐
圧化を図ることができる。
８００〜８３０［”Ｃコまた、前記ソースガスＧ
４及びＧ５は反応管１１０Ｂの外部つまりガス供給経路
において混合してもよい。 このように、（４７−２６）反応炉体１１０内に半導体
ウェーハ１００を保持し、ソースガスＧ４（無機シラン
ガス）及びソースガスＧ５（酸化窒素ガス）を反応炉体
１１０の一端側からその内部に供給し。 前記半導体ウェーハ１００の表面に酸化珪素膜を生成す
るＣＶＤ装置において、前記ソースガスＧ４の熱分解温
度以下でソースガスＧ４、Ｇ５の夫々を混合させてソー
スガスを生成し、このソースガスを前記反応炉体１１０
内に保持された半導体ウェーハ１００側に供給する。こ
の構成により、前記ソースガスをソースガスＧ４の熱分
解温度以下で混合させ、ソースガスＧ４の濃度を希薄化
することができるので、前記反応炉体１１０内のソース
ガスの供給部と半導体ウェーハ１００の保持部との間に
飛散する異物（珪素粒子等）や反応炉体１１０内壁に付
着する異物を低減し、結果的に半導体ウェーハ１００の
表面に生成される酸化珪素膜中に混入する異物やその表
面に付着する異物を低減することができるので、酸化珪
素膜の膜質を向上することができる。また、ＣＶＤ’ｌ
置においては前記反応炉体１１０内壁に付着する異物を
低減することができる。 （実施例■） 本実施例■は、前記実施例ＩのＤＲＡＭにおいて、配線
５０と配線５３との間の層間絶縁膜５１の膜質を高めた
、本発明の第９実施例である。 本発明の実施例■である連続処理装置を第６１図（概略
構成図）で示す。 第６１図に示す連続処理装置は、前記実施例■のＤＲＡ
Ｍｌにおいて、層間絶縁膜５１のうちの下層の酸化珪素
膜（堆積型絶縁膜）５１Ａを形成した後にその上層に堆
積される酸化珪素膜（塗布型絶縁膜）５１Ｂ、酸化珪素
膜（堆積型絶縁膜）５１Ｃの夫々を連続で形成する装置
である。この連続処理装置は、主に、ウェーハロード部
１２０ Ａ、ＳＯＧ塗布部１２１．ロードロック部１２
２、ウェーハ搬送部１２３、ランプアニール部１２４．
エツチング部１２５、絶縁膜堆積部１２６．ウェーハア
ンロード部１２０Ｂの夫々で構成されている。 前記ウェーハロード部１２０Ａには複数枚の半導体ウェ
ーハ１００が収納されている。半導体ウェーハ１００は
、前記実施例ＩのＤＲＡＭＩにおいて配線５０を形成し
た後、その表面上に酸化珪素膜５１Ａが堆積された状態
にある。この半導体ウェーハ１００は、次にＳＯＧ塗布
部１２１に搬送され、前記酸化珪素膜５１Ａ上にＳＯＧ
法により酸化珪素膜（塗布型絶縁膜）５１Ｂを塗布する
。 前記酸化珪素膜５１Ｂが塗布された半導体ウェーハ１０
０はロードロック部１２２、ウェーハ搬送部１２３の夫
々を介在させてランプアニール部１２４に搬送される。 このランプアニール部１２４は前記酸化珪素膜５１Ｂに
低温ベーク処理（無機化処理）及び硬化ベーク処理を施
す。 前記ベーク処理が施された半導体ウェーハ１００はウェ
ーハ搬送部１２３を介在させてエツチング部１２５に搬
送される。エツチング部１２５は、前記酸化珪素膜５１
Ｂの表面にエツチング（エッチバック）を施し、余分な
前記酸化珪素膜５１Ｂを除去する。 具体的には接続孔５２が開口される部分の配線５０の上
に塗布された酸化珪素膜を除去する。 前記酸化珪素膜５１Ｂの表面がエツチングされた半導体
ウェーハ１００は即座にウェーハ搬送部１２３を介在さ
せて絶縁膜堆積部１２６に搬送される。この絶縁膜堆積
部１２６は、前記酸化珪素膜５１Ｂの表面上に酸化珪素
膜（堆積型絶縁膜）５１Ｃを堆積する。 前記酸化珪素膜５１Ｇが堆積された半導体ウェーハ１０
０はウェーハ搬送部１２３を介在させてウェーハアンロ
ード部１２０Ｂに搬送される。 この連続処理装置は１層間絶縁膜５１Ａ上に酸化珪素膜
５１Ｂを堆積後、この酸化珪素膜５１Ｂにべ一り処理を
施し、この後酸化珪素膜をエツチング処理し、この後即
座に（装置外部の大気に触れることなく）酸化珪素膜５
１Ｂの表面上に酸化珪素膜５１Ｃを堆積できるように、
−貫して各処理が連続できるように構成されている。 このように、（４１−２３）下地表面（酸化珪素膜５１
Ａ）上に塗布された酸化珪素膜（塗布型絶縁膜）５１Ｂ
にベーク処理を施した後、この酸化珪素膜５１Ｂの表面
に酸化珪素膜（堆積型絶縁膜）５１Ｃを堆積するＤＲＡ
Ｍｌの形成方法において、大気から遮蔽された系内（装
置内）で前記酸化珪素膜５１Ｂを塗布する工程、前記酸
化珪素膜５１Ｂにベーク処理を施す工程、この酸化珪素
膜５１Ｂをエッチバックする工程、前記酸化珪素膜５１
Ｂの表面に酸化珪素膜（堆積型絶縁膜）５１Ｃを堆積す
る工程の夫々を順次行う、この構成により、前記酸化珪
素膜５１Ｂの塗布そしてベーク処理後に大気に接するこ
となく酸化珪素膜５１Ｇで被覆されるので、酸化珪素膜
５１Ｂの吸湿を低減し、酸化珪素膜５１Ｂの膜質の劣化
を低減することができる。この結果、酸化珪素膜５１Ｂ
とその上層の酸化珪素膜５１Ｃとの接着性の向上や、酸
化珪素膜５１Ｂのエツチングレートの変化を防止するこ
とができる。 また、前記連続処理装置は、第６２図（概略構成図）に
示すように、ＳＯＧ塗布部（バッチ式）１２１Ａとウェ
ーハ搬送部１２３との間にウェーハ搬送部１２７、ウェ
ーハ冷却部１２８、ウェーハカセット部１２９の夫々を
順次配置して構成してもよい。この連続処理装置はＳＯ
Ｇ塗布部１２１Ａにおいてバッチ式で酸化珪素膜５１Ｂ
を塗布した後に即座にべ一り処理が施せない場合に最適
な装置である。つまり、この連続処理装置は、前記酸化
珪素膜５１Ｂを塗布した後にランプアニール部１２４に
搬送するまでの間、その経路において装置外部の大気に
触れないように構成されている。 以上１本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは勿論である。 例えば、本発明は、マイクロコンピュータ（１チツプマ
イコン）等、ＤＲＡＭを１つのユニットして使用する半
導体集積回路装置に適用することができる。 また、本発明は、前記ＤＲＡＭに限定されず、ＳＲＡＭ
、ＲＯＭ等他０記憶機能を有する半導体集積回路装置に
適用することができる。 〔発明の効果〕 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。 （１）記憶機能を有する半導体集積回路装置において、
集積度を向上することができる。 （２）前記半導体集積回路装置において、ソフトエラー
耐圧を向上することができる。 （３）前記半導体集積回路装置において、動作速度の高
速化を図ることができる。 （４）前記半導体集積回路装置において、電気的信頼性
を向上することができる。 （５）前記半導体集積回路装置において、製造上の加工
精度を向上することができる。 （６）前記半導体集積回路装置において、製造上の歩留
りを向上することができる。 （７）前記半導体集積回路装置において、製造工程数を
低減することができる。 （８）前記半導体集積回路装置において、それに使用さ
れる絶縁膜の膜質を向上することができる。 （９）前記（８）の絶縁膜の膜質を向上する装置を提供
することができる。 （１０）前記半導体集積回路装置において、外部装置の
駆動能力を向上することができる。 （１１）前記半導体集積回路装置において、素子形成面
の表面の平坦化を図ることができる。 （１２）前記半導体集積回路装置において、製造プロセ
スの安定化を図ることができる。 （１３）前記（１２）の製造プロセスの安定化を図る装
置を提供することができる。 （１４）前記半導体集積回路装置において、素子の高耐
圧化を図ることができる。
第１図は、本発明の実施例ＩであるＤＲＡＭの要部断面
図、 第２図は、前記ＤＲＡＭを封止する樹脂封止型半導体装
置の部分断面平面図。 第３図は、前記ＤＲＡＭのチップレイアウト図、第４図
は、前記ＤＲＡＭの要部拡大レイアウト図、 第５図は、前記ＤＲＡＭの要部等価回路図、第６図は、
前記ＤＲＡＭの要部平面図、第７図及び第８図は、前記
ＤＲＡＭの所定の製造工程における要部平面図、 第９図は、前記ＤＲＡＭのワード線とシャント用ワード
線との接続部分の平面図、 第１０図は、前記第９図の■−■切断線で切った断面図
、 第１１図は、前記第６図のｍ−ｍ切断線で切った断面図
。 第１２図は、前記ＤＲＡＭの出力段回路の領域を含む要
部断面図。 第１３図は、前記ＤＲＡＭのワードブースト回路の要部
等価回路図。 第１４図は、前記ワードブースト回路で使用される素子
の要部平面図、 第１５図は、前記ＤＲＡＭの外部端子の領域の要部断面
図、 第１６図乃至第３３図は、前記ＤＲＡＭを各製造工程毎
に示す要部断面図、 第３４図は、チョッピングエツチング装置の要部概略構
成図、 第３５図乃至第３７図は、前記エツチング装置のガス流
量のタイムチャート図、 第３８図は、エツチング速度とテーパ角度との関係を示
す図、 第３９図乃至第４１図は、連続処理装置の概略構成図、 第４２図は、本発明の実施例■であるＤＲＡＭの要部断
面図、 第４３図乃至第４５図は、前記ＤＲＡＭを各製造工程毎
に示す要部断面図、 第４６図乃至第５０図は、本発明の実施例■であるＤＲ
ＡＭを各製造工程毎に示す要部断面図、第５１図乃至第
５４図は、本発明の実施例■であるＤＲＡＭの要部断面
図、 第５５図は１本発明の実施例■である半導体ウェーへの
要部平面図。 第５６図は、本発明の実施例■であるＤＲＡＭの要部平
面図。 第５７図は、前記ＤＲＡＭの所定の製造工程における要
部平面図、 第５８図は、本発明の実施例■であるＣＶＤ装置のガス
供給系を示すブロック図。 第５９図は、前記ＣＶＤ装置の要部の概略構成図、 第６０図は、前記ＣＶＤ装置の要部の拡大断面図、 第６１図及び第６２図は、本発明の実施例■である連続
処理装置の概略構成図である。 図中、１・・・ＤＲＡＭ、Ｍ・・・メモリセル、Ｃ・・
・スタックド構造の情報蓄積用容量素子、Ｑｓ・・・メ
モリセル選択用ＭＩ ５ＦＥＴ、Ｑｎ、Ｑｐ−ＭＩ ５
ＦＥＴである。 第５図
図、 第２図は、前記ＤＲＡＭを封止する樹脂封止型半導体装
置の部分断面平面図。 第３図は、前記ＤＲＡＭのチップレイアウト図、第４図
は、前記ＤＲＡＭの要部拡大レイアウト図、 第５図は、前記ＤＲＡＭの要部等価回路図、第６図は、
前記ＤＲＡＭの要部平面図、第７図及び第８図は、前記
ＤＲＡＭの所定の製造工程における要部平面図、 第９図は、前記ＤＲＡＭのワード線とシャント用ワード
線との接続部分の平面図、 第１０図は、前記第９図の■−■切断線で切った断面図
、 第１１図は、前記第６図のｍ−ｍ切断線で切った断面図
。 第１２図は、前記ＤＲＡＭの出力段回路の領域を含む要
部断面図。 第１３図は、前記ＤＲＡＭのワードブースト回路の要部
等価回路図。 第１４図は、前記ワードブースト回路で使用される素子
の要部平面図、 第１５図は、前記ＤＲＡＭの外部端子の領域の要部断面
図、 第１６図乃至第３３図は、前記ＤＲＡＭを各製造工程毎
に示す要部断面図、 第３４図は、チョッピングエツチング装置の要部概略構
成図、 第３５図乃至第３７図は、前記エツチング装置のガス流
量のタイムチャート図、 第３８図は、エツチング速度とテーパ角度との関係を示
す図、 第３９図乃至第４１図は、連続処理装置の概略構成図、 第４２図は、本発明の実施例■であるＤＲＡＭの要部断
面図、 第４３図乃至第４５図は、前記ＤＲＡＭを各製造工程毎
に示す要部断面図、 第４６図乃至第５０図は、本発明の実施例■であるＤＲ
ＡＭを各製造工程毎に示す要部断面図、第５１図乃至第
５４図は、本発明の実施例■であるＤＲＡＭの要部断面
図、 第５５図は１本発明の実施例■である半導体ウェーへの
要部平面図。 第５６図は、本発明の実施例■であるＤＲＡＭの要部平
面図。 第５７図は、前記ＤＲＡＭの所定の製造工程における要
部平面図、 第５８図は、本発明の実施例■であるＣＶＤ装置のガス
供給系を示すブロック図。 第５９図は、前記ＣＶＤ装置の要部の概略構成図、 第６０図は、前記ＣＶＤ装置の要部の拡大断面図、 第６１図及び第６２図は、本発明の実施例■である連続
処理装置の概略構成図である。 図中、１・・・ＤＲＡＭ、Ｍ・・・メモリセル、Ｃ・・
・スタックド構造の情報蓄積用容量素子、Ｑｓ・・・メ
モリセル選択用ＭＩ ５ＦＥＴ、Ｑｎ、Ｑｐ−ＭＩ ５
ＦＥＴである。 第５図
Claims (1)
- 【特許請求の範囲】 １、データ線に一方の半導体領域を接続するメモリセル
選択用ＭＩＳＦＥＴとその他方の半導体領域に直列に接
続された情報蓄積用容量素子とからなるメモリセルを行
列状に配置したＤＲＡＭを有する半導体集積回路装置に
おいて、前記ＤＲＡＭのメモリセルの情報蓄積用容量素
子が、前記メモリセル選択用ＭＩＳＦＥＴの他方の半導
体領域に一部を接続し他部をゲート電極上に配置した下
層電極層、この下層電極層上に積層された誘電体膜及び
この誘電体膜上に積層された上層電極層で構成され、前
記下層電極層にその表面々積を増加させる補正パターン
が構成されていることを特徴とする半導体集積回路装置
。 ２、前記下層電極層の補正パターンはこのメモリセルの
メモリセル選択用ＭＩＳＦＥＴの一方の半導体領域とデ
ータ線との接続側に配置され、この補正パターンは下層
電極層の前記接続側を平面方向に突出させて形成されて
いることを特徴とする請求項１に記載の半導体集積回路
装置。 ３、段差形状を有する下地表面上に配線を延在させる半
導体集積回路装置において、前記配線を、ＣＶＤ法で堆
積した遷移金属膜、スパッタ法で堆積したアルミニウム
膜又はアルミニウム合金膜の夫々を順次積層した複合膜
で構成したことを特徴とする半導体集積回路装置。 ４、前記配線は、ＣＶＤ法で堆積した遷移金属膜、スパ
ッタ法で堆積したアルミニウム膜又はアルミニウム合金
膜、スパッタ法で堆積した遷移金属膜の夫々を順次積層
した３層構造の複合膜で構成されていることを特徴とす
る請求項３に記載の半導体集積回路装置。 ５、前記配線の上層に形成される上層配線は、スパッタ
法で堆積した遷移金属膜、スパッタ法で堆積したアルミ
ニウム膜又はアルミニウム合金膜、スパッタ法で堆積し
た遷移金属膜の夫々を順次積層した３層構造の複合膜で
構成されていることを特徴とする請求項４に記載の半導
体集積回路装置。 ６、前記配線の下層のＣＶＤ法で堆積された遷移金属膜
は高融点金属シリサイド膜、窒化チタン膜等であること
を特徴とする請求項３乃至請求項５に記載の夫々の半導
体集積回路装置。 ７、パッシベーシヨン膜に形成された開口を通してボン
ディングワイヤが接続される、内部配線と同一導電層で
形成された外部端子を有する半導体集積回路装置におい
て、前記内部配線がアルミニウム膜又はアルミニウム合
金膜、遷移金属膜の夫々を順次積層した複合膜で構成さ
れ、前記外部端子が前記遷移金属膜を除去したアルミニ
ウム膜又はアルミニウム合金膜で構成されていることを
特徴とする半導体集積回路装置。 ８、前記外部端子のアルミニウム膜又はアルミニウム合
金膜上の遷移金属膜は、前記パッシベーシヨン膜に形成
された開口で規定される領域において除去されることを
特徴とする請求項７に記載の半導体集積回路装置の製造
方法。 ９、前記内部配線は、遷移金属膜、アルミニウム膜又は
アルミニウム合金膜、遷移金属膜の夫々を順次積層した
複合膜で構成されていることを特徴とする請求項７又は
請求項８に記載の半導体集積回路装置。 １０、ＭＩＳＦＥＴのゲート電極上に絶縁膜を形成し、
前記ゲート電極の側壁及びその上層の絶縁膜の側壁にサ
イドウォールスペーサを形成する半導体集積回路装置に
おいて、前記ゲート電極上の絶縁膜、サイドウォールス
ペーサの夫々を、無機シランガス及び酸化窒素ガスをソ
ースガスとするＣＶＤ法で堆積した酸化珪素膜で形成し
たことを特徴とする半導体集積回路装置。 １１、下地絶縁膜上に形成された下層電極層、前記下地
絶縁膜上及び下層電極層の表面上に形成された誘電体膜
及びこの誘電体膜上に形成された上層電極層で構成され
たスタックド構造の容量素子を有する半導体集積回路装
置において、前記スタックド構造の容量素子の誘電体膜
を窒化珪素膜を有する複合膜で構成し、前記下地絶縁膜
を無機シランガス及び酸化窒素ガスをソースガスとする
ＣＶＤ法で堆積した酸化珪素膜で構成したことを特徴と
する半導体集積回路装置。 １２、前記スタックド構造の容量素子の誘電体膜はＣＶ
Ｄ法で堆積した窒化珪素膜上にそれを酸化して形成した
酸化珪素膜を積層した複合膜で形成されていることを特
徴とする請求項１０又は請求項１１に記載の半導体集積
回路装置。 １３、記憶機能のメモリセルを構成する第１ＭＩＳＦＥ
Ｔ、前記記憶機能の周辺回路を構成する第２ＭＩＳＦＥ
Ｔ及び前記記憶機能の出力段回路を構成する第３ＭＩＳ
ＦＥＴを有する半導体集積回路装置において、夫々のチ
ャネル型を同一としかつ夫々のゲート長サイズを実質的
に同一とした場合に、前記第１ＭＩＳＦＥＴ、第２ＭＩ
ＳＦＥＴ、第３ＭＩＳＦＥＴの夫々のしきい値電圧を順
次低くしたことを特徴とする半導体集積回路装置。 １４、前記メモリセルは、前記第１ＭＩＳＦＥＴである
メモリセル選択用ＭＩＳＦＥＴと情報蓄積用容量素子と
の直列回路で形成させたＤＲＡＭのメモリセルであるこ
とを特徴とする請求項１３に記載の半導体集積回路装置
。 １５、前記出力段回路の第３ＭＩＳＦＥＴは半導体基板
の主面に構成され、前記メモリセルの第１ＭＩＳＦＥＴ
、周辺回路の第２ＭＩＳＦＥＴの夫々は前記半導体基板
の主面にそれに比べて不純物濃度を高く形成したウェル
領域の主面に構成されていることを特徴とする請求項１
３又は請求項１４に記載の半導体集積回路装置。 １６、前記メモリセルの第１ＭＩＳＦＥＴはその周囲を
素子間分離用絶縁膜及びチャネルストッパ領域で規定さ
れており、前記メモリセルの第１ＭＩＳＦＥＴのしきい
値電圧は前記チャネルストッパ領域の横方向の拡散によ
り高められていることを特徴とする請求項１３乃至請求
項１５に記載の夫々の半導体集積回路装置。 １７、前記メモリセルの第１ＭＩＳＦＥＴのしきい値電
圧はその領域に不純物を導入することにより高められて
いることを特徴とする請求項１３乃至請求項１６に記載
の夫々の半導体集積回路装置。 １８、メモリセル選択用ＭＩＳＦＥＴとその上層に積層
されたスタックド構造の情報蓄積用容量素子との直列回
路からなるメモリセルを行列状に配置したメモリセルア
レイが構成され、このメモリセルアレイの周辺領域に周
辺回路が配置されたＤＲＡＭを有する半導体集積回路装
置において、前記メモリセルアレイと周辺回路との間に
、前記スタックド構造の情報蓄積用容量素子の下層電極
層、上層電極層又は両者の層と同一導電層で形成された
段差緩和層を設けたことを特徴とする半導体集積回路装
置。 １９、前記メモリセルアレイと周辺回路との間には、前
者から後者に向って、前記スタックド構造の情報蓄積用
容量素子の下層電極層及び上層電極層と同一導電層で形
成された第１段差緩和層、前記下層電極層又は上層電極
層と同一導電層で形成された第２段差緩和層の夫々が順
次配置されていることを特徴とする請求項１８に記載の
半導体集積回路装置。 ２０、前記メモリセルアレイと周辺回路との間にはガー
ドリング領域が配置されており、前記段差緩和層は前記
ガードリング領域に配置されていることを特徴とする請
求項１８又は請求項１９に記載の半導体集積回路装置。 ２１、前記ガードリング領域の幅寸法は前記メモリセル
のメモリセル選択用ＭＩＳＦＥＴのゲート幅寸法と実質
的に同一寸法で構成されていることを特徴とする請求項
２０に記載の半導体集積回路装置。 ２２、データ線とワード線との交差部に複数のメモリセ
ルが配置されメモリセルアレイを構成し、前記ワード線
の上層に前記メモリセルアレイ以外の領域で前記ワード
線と接続されたシャント用ワード線が配置された記憶機
能を有する半導体集積回路装置において、前記ワード線
とシャント用ワード線との接続部分の周囲に段差緩和層
を設けたことを特徴とする半導体集積回路装置。 ２３、前記メモリセルはメモリセル選択用ＭＩＳＦＥＴ
とその上層に積層されたスタックド構造の情報蓄積用容
量素子との直列回路で構成されたＤＲＡＭのメモリセル
であり、前記ワード線とシャント用ワード線との接続部
分の周囲には前記ワード線とシャント用ワード線との間
の層で形成され、かつ前記スタックド構造の情報蓄積用
容量素子の下層電極層又は上層電極層と同一導電層で形
成された段差緩和層が設けられていることを特徴とする
請求項２２に記載の半導体集積回路装置。 ２４、列方向に延在する相補性データ線と行方向に延在
するワード線との交差部にメモリセル選択用ＭＩＳＦＥ
Ｔと情報蓄積用容量素子との直列回路で形成されたメモ
リセルを配置する、フオールデットビットライン方式の
ＤＲＡＭを有する半導体集積回路装置において、前記相
補性データ線の一方の第１データ線と第１ワード線との
第１交差部、前記相補性データ線の他方の第２データ線
と前記第１ワード線の列方向に隣接する他の第２ワード
線との第２交差部の夫々に前記メモリセルを配置し、前
記第１ワード線、第２ワード線の夫々を実質的に同一幅
寸法で所定隔離寸法を保持した状態で平行に行方向に延
在させると共に、前記第１データ線、第２データ線の夫
々毎に互いに反対方向に突出するように第１ワード線、
第２ワード線の夫々をジグザグに延在させ、前記第１交
差部の第１ワード線の第２ワード線側をメモリセルの形
状に沿って突出させると共に、第２交差部の第２ワード
線の第１ワード線側をメモリセルの形状に沿って突出さ
せたことを特徴とする半導体集積回路装置。 ２５、前記第１交差部において第１ワード線及びその突
出部、第２交差部において第２ワード線及びその突出部
の夫々は、前記メモリセルのメモリセル選択用ＭＩＳＦ
ＥＴのゲート電極として使用されていることを特徴とす
る請求項２４に記載の半導体集積回路装置。 ２６、異方性エッチングによりアルミニウム膜をパター
ンニングする半導体集積回路装置の形成方法において、
前記アルミニウム膜を堆積し、この表面上にフォトレジ
ストマスクを形成する工程と、ハロゲン元素及びハロゲ
ン化合物をエッチングガスとする異方性エッチングを用
い、真空系内で前記アルミニウム膜に所定パターンニン
グを施す工程と、前記異方性エッチング工程と同一真空
系内で前記フォトレジストマスクをハロゲン化合物及び
酸素ガスを使用する、室温以下の低温アッシングで除去
する工程と、前記低温アッシング処理と同一真空系内で
前記所定のパターンニングが施されたアルミニウム膜に
ベーク処理を施す工程とを備えたことを特徴とする半導
体集積回路装置の形成方法。 ２７、前記ベーク処理は前記異方性エッチング処理で発
生する塩素を酸素又は空気以外のキャリアガスで排気し
ながら加熱する処理であることを特徴とする請求項２６
に記載の半導体集積回路装置の形成方法。 ２８、異方性エッチングによりアルミニウム膜をパター
ンニングする半導体集積回路装置の形成方法において、
前記アルミニウム膜を堆積し、この表面上にフォトレジ
ストマスクを形成する工程と、ハロゲン元素及びハロゲ
ン化合物をエッチングガスとする異方性エッチングを用
い、真空系内で前記アルミニウム膜に所定パターンニン
グを施す工程と、前記異方性エッチング工程と同一真空
系内で前記フォトレジストマスクをハロゲン化合物及び
酸素ガスを使用するアッシングで除去する工程と、前記
異方性エッチング処理で生成される塩素を大気と遮蔽さ
れた系内で洗浄し、この後乾燥させる工程とを備えたこ
とを特徴とする半導体集積回路装置の形成方法。 ２９、前記ベーク処理後又は乾燥処理後には酸を主体と
する洗浄工程、乾燥工程の夫々が順次行われることを特
徴とする請求項２６又は請求項２８に記載の半導体集積
回路装置の形成方法。 ３０、前記異方性エッチング処理、低温アッシング処理
、ベーク処理、洗浄処理、乾燥処理の夫々を同一系内で
行ったことを特徴とする請求項２９に記載の半導体集積
回路装置の形成方法。 ３１、前記異方性エッチング処理、低温アッシング処理
、ベーク処理の夫々を行う各真空室を同一装置内に順次
配列したことを特徴とする請求項２６に記載のエッチン
グ装置。 ３２、チャネルストッパ領域で周囲を囲まれたＭＩＳＦ
ＥＴを有する半導体集積回路装置において、前記ＭＩＳ
ＦＥＴが、高電圧が印加される一方の半導体領域の周囲
をチャネル形成領域を介在させて低電圧が印加される他
方の半導体領域で取り囲み、前記チャネル形成領域上に
ゲート絶縁膜を介在させてゲート電極を配置して構成さ
れ、前記チャネルストッパ領域が、前記他方の半導体領
域の周囲を取り囲み構成されていることを特徴とする半
導体集積回路装置。 ３３、前記ＭＩＳＦＥＴのゲート電極は前記一方の半導
体領域を取り囲むリング形状で構成されていることを特
徴とする請求項３２に記載の半導体集積回路装置。 ３４、前記ＭＩＳＦＥＴの一方の半導体領域に接続され
る上層配線の外周端は、前記ゲート電極上に配置される
か又は他方の半導体領域上まで引き出されて配置されて
いることを特徴とする請求項３２又は請求項３３に記載
の半導体集積回路装置。 ３５、相補性データ線とワード線との交差部にメモリセ
ル選択用ＭＩＳＦＥＴとその上層に下層電極層、誘電体
膜、上層電極層の夫々を順次積層したスタックド構造の
情報蓄積用容量素子との直列回路からなるメモリセルを
配置し、前記２組の相補性データ線毎に相補性データ線
と同一導電層でかつ同一方向に延在するカラムセレクト
信号線を延在させる、ＤＲＡＭを有する半導体集積回路
装置であって、前記カラムセレクト信号線に隣接する相
補性データ線のうちの一方のデータ線に接続されたメモ
リセルのスタックド構造の情報蓄積用容量素子の下層電
極層を。 他のメモリセルのスタックド構造の情報蓄積用容量素子
の下層電極層に比べで大きなサイズで構成したことを特
徴とする半導体集積回路装置。 ３６、前記他の下層電極層のサイズに比べて大きく形成
された下層電極層は前記カラムセレクト信号線と交差す
るように突出させ構成されていることを特徴とする請求
項３５に記載の半導体集積回路装置。 ３７、相補性データ線とワード線との交差部にメモリセ
ルが配置され、このメモリセルがメモリセル選択用ＭＩ
ＳＦＥＴとその上層に下層電極層、誘電体膜、上層電極
層の夫々を順次積層したスタックド構造の情報蓄積用容
量素子との直列回路で構成される、ＤＲＡＭを有する半
導体集積回路装置において、前記メモリセルのスタック
ド構造の情報蓄積用容量素子の下層電極層を、このメモ
リセルのメモリセル選択用ＭＩＳＦＥＴのゲート電極と
そのゲート幅方向に隣接する他のメモリセルを選択する
ワード線との間に夫々重合するように構成し、前記下層
電極層と前記ワード線との間の層間絶縁膜を前記下層電
極層と前記ゲート電極との間の層間絶縁膜に比べて厚く
構成したことを特徴とする半導体集積回路装置。 ３８、同一半導体基板の主面に配置されたメモリセルア
レイ、メモリセルの情報書込み動作及び情報読出し動作
を直接制御する直接周辺回路及びそれ以外の間接周辺回
路の表面に樹脂膜を塗布した半導体集積回路装置におい
て、前記樹脂膜が複数に分割して塗布されていることを
特徴とする半導体集積回路装置。 ３９、前記樹脂膜は少なくともメモリセルアレイ、直接
周辺回路のうちα線ソフトエラー耐圧の弱い一部の回路
の夫々の表面に塗布され、これ以外の直接周辺回路の他
部の回路、間接周辺回路の夫々は前記樹脂膜の分割領域
として使用されていることを特徴とする請求項３８に記
載の半導体集積回路装置。 ４０、スクライブ工程前の前記半導体集積回路装置の形
成領域が複数個行列状に配置された半導体ウェーハの表
面上の全面に樹脂膜を塗布する工程と、この樹脂膜の各
半導体集積回路装置の形成領域間及び各半導体集積回路
装置の外部端子の領域を除去すると共に、前記各半導体
集積回路装置の形成領域上の樹脂膜を分割する工程と、
前記半導体ウェーハの各半導体集積回路装置の形成領域
間をスクライブし、複数個の半導体集積回路装置を形成
する工程とを備えたことを特徴とする請求項３８又は請
求項３９に記載の半導体集積回路装置の形成方法。 ４１、下地表面上に塗布された塗布型絶縁膜にベーク処
理を施した後、この塗布型絶縁膜の表面に堆積型絶縁膜
を堆積する半導体集積回路装置の形成方法において、大
気から遮蔽された系内で前記塗布型絶縁膜を塗布する工
程、前記塗布型絶縁膜にベーク処理を施す工程、前記塗
布型絶縁膜をエッチバックする工程、前記塗布型絶縁膜
の表面に堆積型絶縁膜を堆積する工程の夫々を順次行う
ことを特徴とする半導体集積回路装置の形成方法。 ４２、大気から遮蔽された同一系内に、前記塗布型絶縁
膜を塗布する塗布処理部、この塗布された塗布型絶縁膜
にベーク処理を施すベーク処理部、ベーク処理された塗
布型絶縁膜の一部をエッチングするエッチング処理部、
ベーク処理が施された塗布型絶縁膜の表面に堆積型絶縁
膜を堆積する絶縁膜堆積部の夫々を設けたことを特徴と
する絶縁膜形成装置。 ４３、段差形状を有する下地表面上に形成された膜を異
方性エッチングでパターンニングする半導体集積回路装
置の形成方法において、前記膜を異方性エッチング、等
方性エッチングの夫々を交互に繰返し行うことによりパ
ターンニングしたことを特徴とする半導体集積回路装置
の形成方法。 ４４、前記異方性エッチング、等方性エッチングの夫々
はハロゲン化合物及びハロゲン元素からなるエッチング
ガスで行われ、前記異方性エッチングは前記ハロゲン化
合物の比率を高めて行い、等方性エッチングはカーボン
を含まないハロゲン化合物又は前記ハロゲン元素の比率
を高めて行っていることを特徴とする請求項４３に記載
の半導体集積回路装置の形成方法。 ４５、異方性エッチングは、この異方性エッチングで膜
のパターンニングされた側面に付着する有機ポリマーが
等方性エッチングにより破壊される前に再度行っている
ことを特徴とする請求項４４に記載の半導体集積回路装
置の形成方法。 ４６、前記半導体集積回路装置に形成される前記膜をエ
ッチングするエッチング室を設け、このエッチング室に
第１マスフローコントローラを介在させて異方性エッチ
ングガスを供給するガス供給系、第２マスフローコント
ローラを介在させて等方性エッチングガスを供給するガ
ス供給系の夫々を設け、前記第１マスフローコントロー
ラ、第２マスフローコントローラの夫々に流れるガス供
給量を交互に繰返し制御するチョッピング制御回路を設
けたことを特徴とする異方性エッチング装置。 ４７、反応室内に半導体ウェーハを保持し、無機シラン
ガス及び酸化窒素ガスからなるソースガスを反応室の一
端側からその内部に供給し、前記半導体ウェーハの表面
に酸化珪素膜を生成するＣＶＤ法を使用する半導体集積
回路装置の形成方法において、前記無機シランガスの熱
分解温度以下で無機シランガス、酸化窒素ガスの夫々を
混合させてソースガスを生成し、このソースガスを前記
反応室内に保持された半導体ウェーハ側に供給したこと
を特徴とする半導体集積回路装置の形成方法。 ４８、ソースガスとして無機シランガス、酸化窒素ガス
の夫々を反応室内に供給するＣＶＤ装置において、前記
ソースガスの無機シランガスのガス供給ノズルの近傍に
、このガス供給ノズルから供給される無機シランガスと
混合するように酸化窒素ガスのガス供給ノズルを設けた
ことを特徴とするＣＶＤ装置。 ４９、ソースガスとして無機シランガス、酸化窒素ガス
の夫々を反応室内に供給するＣＶＤ装置において、前記
ソースガスの無機シランガスのガス供給管、酸化窒素ガ
スのガス供給管の夫々をガス供給経路の前記反応室の前
段で連結したことを特徴とするＣＶＤ装置。
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