JPH03234055A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPH03234055A
JPH03234055A JP2030451A JP3045190A JPH03234055A JP H03234055 A JPH03234055 A JP H03234055A JP 2030451 A JP2030451 A JP 2030451A JP 3045190 A JP3045190 A JP 3045190A JP H03234055 A JPH03234055 A JP H03234055A
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修二 池田
Satoshi Meguro
目黒　怜
Soichiro Hashiba
橋場　総一郎
Isamu Kuramoto
倉本　勇
Atsuyoshi Koike
淳義 小池
Katsuro Sasaki
佐々木　勝朗
Koichiro Ishibashi
孝一郎 石橋
Toshiaki Yamanaka
俊明 山中
Naotaka Hashimoto
直孝 橋本
Nobuyuki Moriwaki
信行 森脇
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に。 Ｓ　ＲＡ　Ｍ　（Ｓ　ｔａｔｉｃ　Ｒａｎｄｏｍ八ｃｃ
ｅへｓ　Ｍｅ＋ｎｃ＋ｒｙ）を有する半導体集積回路装
置に適用して有効な技術に関するものである。 〔従来の技術〕 揮発性の半導体記憶装置としてのＳＲＡＭは相補型デー
タ線とワード線との交差部にメモリセルを配置する。メ
モリセルはフリップフロップ回路及び２個の転送用ＭＩ
ＳＦＥＴで構成される。転送用ＭＩＳＦＥＴは、フリッ
プフロップ回路の入出力端子に一方の半導体領域を接続
し、相補性データ線に他方の半導体領域を接続する。こ
の転送用Ｍ　Ｉ　Ｓ　ＦＥＴは、ゲート電極をワード線
に接続し、このワード線で導通、非導通を制御する。フ
リップフロップ回路は、情報蓄積部として構成され、２
個の駆動用ＭＩＳＦＥＴ及び２個の負荷用抵抗素子で構
成される。駆動用ＭＩＳＦＥＴは、一方の転送用ＭＩ　
５ＦＥＴの一方の半導体領域にドレイン領域を接続し、
基準電圧、１ｆｔ（ソースＭ）にソース領域を接続する
。駆動用ＭＩＳＦＥＴのゲート電極は他方の転送用ＭＩ
ＳＦＥＴの一方の半導体領域に接続される。負荷用抵抗
素子は、一方の転送用ＭＩＳＦＥＴの一方の半導体領域
に一端側を接続し、電源電圧配線（ソース線）にソース
領域を接続する。この種のＳＲＡＭのメモリセルは。 駆動用ＭＩ　５ＦＥＴの上部に負荷用抵抗素子を配置し
、メモリセルの占有面積を縮小できるので。 ＳＲＡＭの高集積化を図れる。 ＳＲＡＭは情報の大容量化を図ることを目的として高集
積化がなされる。このＳＲＡＭの高集積化に最適な技術
が特開昭６３−１９３５５８号公報に記載される。この
技術は、メモリセルの一方の転送用ＭＩＳＦＥＴの一方
の半導体領域と一方の駆動用ＭＩ　Ｓ　ＦＥＴのドレイ
ン領域とを一体に構成する。一方の転送用ＭＩＳＦＥＴ
、一方の駆動用ＭＩＳＦＥＴの夫々のゲート長方向は一
致される。同様に、メモリセルの他方の転送用ＭＩＳＦ
ＥＴの一方の半導体領域と他方の駆動用ＭＩＳＦＥＴの
ドレイン領域は一体に構成される。他方の転送用ＭＩＳ
ＦＥＴは一方の駆動用ＭＩＳＦＥＴにそのゲート幅方向
において対向させて配置される。他方の駆動用ＭＩＳＦ
ＥＴは一方の転送用Ｍ　Ｉ　Ｓ　ＦＥＴにそのゲート幅
方向において対向させて配置される。つまり、メモリセ
ルは、一方の転送用ＭＩＳＦＥＴ及び駆動用ＭＩＳＦＥ
Ｔ、他方の転送用ＭＩＳＦＥＴ及び駆動用ＭＩＳＦＥＴ
の夫々の平面形状が、両者間の中心点に対して互いに点
対称形状で構成される。一方の駆動用ＭＩＳＦＥＴのゲ
ート電極は、その一端をゲート幅方向に延在し、他方の
転送用ＭＩ　５ＦＥＴの一方の半導体領域及び他方の駆
動用ＭＩＳＦＥＴのドレイン領域に接続される。同様に
、他方の駆動用ＭＩＳＦＥＴのゲート電極は、その一端
をゲート幅方向に延在し、一方の転送用ＭＩＳＦＥＴの
一方の半導体領域及び一方の駆動用ＭＩＳＦＥＴのドレ
イン領域に接続される。一方の駆動用ＭＩＳＦＥＴ、他
方の駆動用ＭＩＳＦＥＴの夫々のゲート電極は同一導電
層（製造プロセスにおいて同一製造工程）で構成される
。これらの接続構造はメモリセル内の交差配線構造を構
成する。前記一方の転送用ＭＩＳＦＥＴ、他方の転送用
ＭＩＳＦＥＴの夫々のゲート電極は、同一導電層で構成
され、前記駆動用ＭＩＳＦＥＴのゲート電極と別の上層
に（製造プロセスにおいて別の製造工程で）形成される
。メモリセルに接続されるワード線は転送用ＭＩ　５Ｆ
ＥＴのゲート電極と同一導電層で構成されかつそれに一
体に構成される。このワード線は、メモリセル間におい
て、メモリセルの転送用ＭＩＳＦＥＴ、駆動用ＭＩＳＦ
ＥＴの夫々のゲート幅方向と同一方向に延在する。メモ
リセルの一方の転送用ＭＩＳＦＥＴ、他方の転送用ＭＩ
ＳＦＥＴの夫々は互いに点対称で配置されるので、ワー
ド線は、メモリセル内において、前記延在する方向と交
差する方向（ゲート長方向）に引き回される。 このワード線は、一方の転送用ＭＩＳＦＥＴ及び駆動用
ＭＩＳＦＥＴと他方の転送用ＭＩ　Ｓ　ＦＥＴ及び駆動
用ＭＩＳＦＥＴとの間の素子分離絶縁膜上に延在する。 この公報に記載された技術は、メモリセルの駆動用ＭＩ
ＳＦＥＴのゲート電極、ワード線の夫々を別々の導電層
で構成し、両者が重ね合せられるので、メモリセルの占
有面積を縮小し、Ｓ　ＲＡＭの高集積化を図れる。 Ｃ発明が解決しようとする課題〕 本発明者は、ＳＲＡＭの開発に先立ち１次の問題点が生
じることを見出した。 （１）前記ワード線は、メモリセル内において、交差配
線構造を構成する駆動用ＭＩＳＦＥＴのゲート電極の一
端側の延在部分と交差する。しかしながら、メモリセル
の一方の転送用ＭＩＳＦＥＴ及び駆動用ＭＩＳＦＥＴと
他方の転送用ＭＩＳＦＥＴ及び駆動用ＭＩＳＦＥＴとの
間には前記ワード線を引き回す領域が必要となる。この
ため、メモリセル内にワード線を引き回す領域に相当す
る分、メモリセルの占有面積が増加するので、ＳＲＡＭ
の集積度が低下する。 （２）また、前記ワード線は、メモリセル間を延在する
方向、メモリセル内を引き回す方向の夫々が相違する。 このため、メモリセルアレイを延在する前記ワード線の
実効的な長さが長くなり、ワード線の抵抗値が増大する
ので、メモリセルの情報の書込み動作、情報読出し動作
が遅くなり、ＳＲＡＭの動作速度が低下する。 （３）また１通常、前記メモリセルは、βレシオを稼ぐ
目的で、転送用ＭＩＳＦＥＴのゲート幅寸法に比べて駆
動用ＭＩＳＦＥＴのゲート幅寸法を大きく構成する。メ
モリセル内において、一方の転送用ＭＩ　５ＦＥＴ及び
駆動用ＭＩ　５ＦＥＴ、他方の転送用ＭＩＳＦＥＴ及び
駆動用ＭＩＳＦＥＴの夫々のゲート幅方向のＷ１隔寸法
はゲート幅寸法が大きい一方、他方の夫々の駆動用ＭＩ
ＳＦＥＴ間の離隔寸法で律則される。つまり、駆動用Ｍ
ＩＳＦＥＴのゲート幅寸法との差に相当する分、方、他
方の夫々の転送用ＭＩＳＦＥＴ間の離隔寸法内に無駄な
空領域が発生する。このため、メモリセルの占有面積が
増大し、ＳＲＡＭの集積度が低下する。 本発明の目的は下記のとおりである。 （１）ＳＲＡＭを有する半導体集積回路装置において、
集積度を向上することが可能な技術を提供することにあ
る。 （２）ＳＲＡＭを有する半導体集積回路装置において、
動作速度の高速化を図ることが可能な技術を提供するこ
とにある。 （３）ＳＲＡＭを有する半導体集積回路装置において、
動作上の信頼性を向上することが可能な技術を提供する
ことにある。 （４）ＳＲＡＭを有する半導体集積回路装置において、
消費電力を低減することが可能な技術を提供することに
ある。 （５）ＳＲＡＭを有する半導体集積回路装置において、
耐ソフトエラー耐圧を向上することが可能な技術を提供
することにある。 （６）ＳＲＡＭを有する半導体集積回路装置において、
電気的信頼性を向上することが可能な技術を提供するこ
とにある。 （７）ＳＲＡＭを有する半導体集積回路装置において、
静電気破壊耐圧を向上することが可能な技術を提供する
ことにある。 （８）ＳＲＡＭを有する半導体集積回路装置において、
製造プロセス上の歩留りを向上することが可能な技術を
提供することにある。 （９）ＳＲＡＭを有する半導体集積回路装置において、
製造プロセスの製造工程数を低減することが可能な技術
を提供することにある。 （１０）前記（１）乃至（９）の目的のうち、２つ以上
の目的を同時に達成することが可能な技術を提供するこ
とにある。 本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。 〔課題を解決するための手段〕 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。 （１）ワード線で制御される転送用ＭＩＳＦＥＴ及び駆
動用ＭＩＳＦＥＴでメモリセルが構成されたＳＲＡＭを
有する半導体集積回路装置において、前記メモリセルの
駆動用ＭＩＳＦＥＴのゲート電極、転送用ＭＩＳＦＥＴ
のゲート電極及び前記ワード線の夫々を異なる導電層で
構成し、前記駆動用ＭＩＳＦＥＴ、転送用ＭＩＳＦＥＴ
の夫々を互いにゲート長方向を交差させて配置し、前記
ワード線を前記駆動用ＭＩＳＦＥＴのゲート電極のゲー
ト長方向に延在させ、かつ前記駆動用ＭＩＳＦＥＴのゲ
ート電極の一部に交差させる。 （２）前記手段（１）のワード線は多結晶珪素膜及びそ
の上部に設けられた高融点金属珪化膜で形成された積層
構造で構成され、前記駆動用ＭＩＳＦＥＴのゲート電極
は多結晶珪素膜の単層構造で構成される。 （３）ワード線で制御される２個の転送用ＭＩＳＦＥＴ
でメモリセルが構成されたＳＲＡＭを有する半導体集積
回路装置において、前記メモリセルの２個の転送用ＭＩ
ＳＦＥＴのゲート電極の夫々に２本のワード線の夫々を
接続する。 （４）ワード線で制御される２個の転送用ＭＩＳＦＥＴ
及びソース線に接続される２個の駆動用ＭＩ　５ＦＥＴ
でメモリセルが構成されたＳＲＡＭを有する半導体集積
回路装置において、前記メモリセルの２個の転送用ＭＩ
ＳＦＥＴのゲート電極の夫々に、互いに離隔しかつ同一
方向に延在する２本のワード線の夫々を接続し、この２
本のワード線で規定された領域内に前記２個の駆動用Ｍ
ＩＳＦＥＴを配置すると共に前記ソース線を配置する。 （５）前記手段（４）の２本のワード線、ソース線の夫
々は同一導電層で構成され、かつ同一方向に延在させる
。 （６）ワード線で制御される２個の転送用ＭＩＳＦＥＴ
及び２個の駆動用ＭＩＳＦＥＴでメモリセルが構成され
たＳＲＡＭを有する半導体集積回路装置において、前記
メモリセルの第１転送用ＭＩＳＦＥＴのゲート電極に第
１ワード線を接続すると共に、第２転送用ＭＩＳＦＥＴ
のゲート電極に前記第１ワード線と離隔しかつ同一方向
に延在する第２ワード線を接続し、前記第１ワード線、
第２ワード線の夫々の間に、前記第１転送用ＭＩＳＦＥ
Ｔの一方の半導体領域にドレイン領域が接続された第１
駆動用Ｍ　Ｉ　Ｓ　ＦＥＴ及び第２転送用ＭＩＳＦＥＴ
の一方の半導体領域にドレイン領域が接続された第２駆
動用ＭＩＳＦＥＴを配置し、前記メモリセルの中心点に
対して、第１転送用ＭＩＳＦＥＴ及び第１駆動用ＭＩＳ
ＦＥＴの平面形状を、第２転送用ＭＩＳＦＥＴ及び第２
駆動用ＭＩＳＦＥＴの平面形状の点対称で構成する。 （７）前記手段（６）の第１及び第２転送用ＭＩＳＦＥ
Ｔのゲート幅寸法は、第１及び第２駆動用ＭＩＳＦＥＴ
のゲート幅寸法に比にて小さく構成される。 （８）転送用Ｍ　Ｉ　Ｓ　ＦＥＴ及びソース線が接続さ
れた駆動用ＭＩＳＦＥＴでメモリセルが構成されたＳＲ
ＡＭを有する半導体集積回路装置において、前記メモリ
セルの駆動用ＭＩＳＦＥＴのゲート電極、前記ソース線
の夫々を異なる導電層で構成し、前記ソース線を前記駆
動用ＭＩＳＦＥＴのゲート電極のゲート長方向に延在さ
せ、かつこの駆動用ＭＩＳＦＥＴのゲート電極の一部に
交差させる。 （９）メモリセルアレイに配列されたメモリセルがワー
ド線を介在させてデコーダ回路で選択されるＳＲＡＭを
有する半導体集積回路装置において、デコーダ回路と、
このデコーダ回路にメインワード線を介在させて接続さ
れかつ選択される、前記メインワード線の延在方向に配
置されたワードデコーダ回路と、このワードデコーダ回
路に第１ワード線を介在させて、又は第１サブワード線
、第１ワード線の夫々を順次介在させて接続されかつ選
択されるメモリセルが配列された第１メモリセルアレイ
、及び前記ワードデコーダ回路に前記第１メモリセルア
レイ上を第１ワード線又は第１サブワード線と同一方向
に延在する第２サブワード線、第２ワード線の夫々を順
次介在させて接続されかつ選択されるメモリセルが配列
された第２メモリセルアレイとを備える。 （１０）前記手段（９）の第１ワード線及び第２ワード
線は同一導電層で構成され、前記メインワード線、第１
サブワード線及び第２サブワード線は前記第１ワード線
及び第２ワード線と別層の同一導電層で構成され、かつ
第１ワード線及び第２ワード線に比べて比抵抗値が小さ
い材料で構成される。 （１１）第１方向に延在するワード線及びソース線と前
記第１方向と交差する第２方向に延在する相補性データ
線との交差領域にメモリセルが配置されるＳＲＡＭを有
する半導体集積回路装置において、前記ソース線を前記
ワード線と同一導電層で構成し、前記相補性データ線の
夫々のデータ線を前記ワード線及びソース線と別層の同
一導電層で構成し、前記ワード線及びソース線と前記相
補性データ線との間の同一導電層に、前記ワード線及び
ソース線と同一第１方向に延在する、デバイデッドワー
ドライン方式の採用で使用されるメインワード線及びダ
ブルワードライン方式の採用で使用されるサブワード線
の２本のワード線を構成する。 （１２）前記手段（１１）のメインワード線、サブワー
ド線の夫々はスパッタ法で堆積した高融点金属膜で構成
し、このメインワード線、サブワード線の夫々の下地の
層間絶縁膜はグラスフローで平担化処理が施された酸化
珪素膜で構成される。 （１３）前記手段（６）のメモリセルは、前記第１及び
第２ワード線の延在する方向に配列された隣接する他の
第１メモリセルとの間の前記第１及び第２ワード線と交
差する第１軸を中心に、前記第１メモリセルの平面形状
に線対称の平面形状で構成され、前記メモリセルは、前
記第１及び第２ワード線の延在する方向と交差する方向
に配列された隣接する他の第２メモリセルとの間の前記
第１及び第２ワード線に平行な第２軸を中心に、前記第
２メモリセルの平面形状に線対称の平面形状で構成され
る。 （１４）前記手段（１３）のメモリセルの第１転送用Ｍ
ＩＳＦＥＴの一方の半導体領域に相補性データ線の一方
が接続され、第２転送用ＭＩＳＦＥＴの一方の半導体領
域に相補性データ線の他方が接続され、前記第１ワード
線に沿い、前記第１転送用ＭＩＳＦＥＴの一方の半導体
領域と相補性デ−タ線の一方との接続部を迂回し、かつ
前記第２転送用ＭＩＳＦＥＴの他方の半導体領域に第１
負荷用ＭＩＳＦＥＴを介して接続する第１電源配線を延
在し、前記第２ワード線に沿い、前記第２転送用ＭＩＳ
ＦＥＴの一方の半導体領域と相補性データ線の他方との
接続部を前記第１電源配線と同一の方向に迂回し、かつ
前記第１転送用ＭＩＳＦＥＴの他方の半導体領域に第２
負荷用ＭＩＳＦＥＴを介して接続する第２電源配線を延
在する。 （１５）前記手段（１４）の第１電源配線、第２電源配
線の夫々は、前記第１軸に対して線対称で構成され、前
記第２軸に対して非線対称で構成される。 （１６）前記手段（１５）のメモリセルの第１及び第２
負荷用ＭＩＳＦＥＴのゲート電極の平面形状は、前記第
１軸に対して線対称で構成され、前記第２軸に対して非
線対称で構成される。 〔作　　用〕 上述した手段（１）によれば、前記メモリセルの駆動用
ＭＩＳＦＥＴの占有面積、前記ワード線の占有面積の夫
々の一部を重ね合せ、この重ね合せた領域に相当する分
、駆動用ＭＩＳＦＥＴのゲート幅方向においてメモリセ
ルの占有面積を縮小できるので、ＳＲＡＭの集積度を向
上できる。 上述した手段（２）によれば、前記手段（１）の効果の
他に、前記積層構造は前記多結晶珪素膜の単層構造に比
べて比抵抗値が小さく、ワード線の抵抗値を低減できる
ので、メモリセルの情報書込み動作及び情報読出し動作
を速め、ＳＲＡＭの動作速度の高速化を図れる。 上述した手段（３）によれば、前記メモリセルの２個の
転送用ＭＩＳＦＥＴのゲート電極の夫々に２本のワード
線の夫々を接続するだけで、２個の転送用ＭＩＳＦＥＴ
のゲート電極間を接続するメモリセル内のワード線の引
き回しくメモリセル当り１本のワード線の場合）を排除
できるので、前記２本のワード線の夫々をほぼ直線で延
在しかつ長さを短くでき、ワード線の抵抗値を低減でき
る。この結果、メモリセルの情報の書込み動作及び読出
し動作を速め、ＳＲＡＭの動作速度の高速化を図れる。 上述した手段（４）によれば、前記手段（３）の効果の
他に、メモリセル内のワード線の引き回しが排除された
ことで、メモリセル内の２本のワード線間の空領域にソ
ース線を配置できる。この結果、２個の駆動用ＭＩＳＦ
ＥＴのソース領域の夫々とソース線との接続距離を短縮
し、駆動用ＭＩＳＦＥＴのソース領域の電位の浮きを低
減できるので、メモリセルの情報保持の安定性を向上し
、ＳＲＡＭの動作上の信頼性を向上できる。 上述した手段（５）によれば、前記ソース線。 駆動用ＭＩＳＦＥＴのソース領域の夫々を異なる導電層
で構成し、駆動用ＭＩＳＦＥＴの占有面積内にソース線
を延在できるので、ソース線の占有面積、ソース線と駆
動用ＭＩＳＦＥＴとの素子分離領域の夫々に相当する分
、メモリセルの占有面積を縮小でき、ＳＲＡＭの集積度
を向上できる。 上述した手段（６）によれば、前記メモリセル内、特に
第１転送用ＭＩ　５ＦＥＴと第２転送用ＭＩＳＦＥＴと
の間、第１駆動用ＭＩＳＦＥＴと第２駆動用ＭＩＳＦＥ
Ｔとの間の夫々において、フォトリソグラフィ技術の露
光中の回折現象（ハレーション）、エツチング液の回り
込み等、製造プロセスの条件を均一化し、各素子の寸法
のばらつきを低減できるので、各素子の寸法を縮小して
メモリセルの占有面積を縮小し、ＳＲＡＭの集積度を向
上できる。 上述した手段（７）によれば、前記メモリセル内の第１
転送用ＭＩＳＦＥＴ及び第１駆動用ＭＩＳＦＥＴと第２
転送用ＭＩ　５ＦＥＴ及び第２駆動用ＭＩＳＦＥＴとの
間の離隔寸法を第１駆動用ＭＩＳＦＥＴと第２駆動用Ｍ
ＩＳＦＥＴとの間の素子分離領域の寸法で一義的に律則
し、前記離隔寸法から無駄な寸法（駆動用ＭＩＳＦＥＴ
のゲート幅寸法と転送用ＭＩ　５ＦＥＴのゲート幅寸法
との差に相当する空領域）を排除できるので、メモリセ
ルの占有面積を縮小し、ＳＲＡＭの集積度を向上できる
。 上述した手段（８）によれば、前記メモリセルの駆動用
ＭＩＳＦＥＴの占有面積、前記ソース線の占有面積の夫
々の一部を重ね合せ、この重ね合せた領域に相当する分
、駆動用ＭＩＳＦＥＴのゲート幅方向においてメモリセ
ルの占有面積を縮／Ｉｓできるので、ＳＲＡＭの集積度
を向上できる。 上述した手段（９）によれば、前記デコーダ回路で選択
された、ワードデコーダ回路に接続される第１メモリセ
ルアレイの第１ワード線又は第２メモリセルアレイの第
２ワード線のみを選択する（立上げる）デバイデッドワ
ードライン方式を採用したので、この選択されたワード
線の充放電々流量を低減し、ＳＲＡＭの低消費電力化を
図れる。 また、これと共に、前記ワードデコーダ回路で選択され
る第１メモリセルアレイの第１ワード線。 第２メモリセルアレイの第２ワード線の夫々をメモリセ
ルアレイ毎に分割し、第１ワード線、第２ワード線の夫
々の長さを短くしかつ夫々をサブワード線を介在してワ
ードデコーダ回路に接続したダブルワードライン方式を
採用したので、サブワード線に相当する分、ワードデコ
ーダ回路とワード線との間の抵抗値を低減し、選択され
たワード線の充放電速度を速め、ＳＲＡＭの動作速度の
高速化を図れる。 上述した手段（１０）によれば、前記メインワード線、
サブワード線及びワード線の３種類のワード線を２層の
導電層で構成したので、導電層数を低減し、ＳＲＡＭの
多層配線構造を簡単化できると共に、動作速度を律則す
るメインワード線、サブワード線の夫々の比抵抗値を低
減し、夫々の充放電速度を速めたので、ＳＲＡＭの動作
速度の高速化を図れる。 上述した手段（１１）によれば、前記ソース線をワード
線と同一導電層で構成し、ソース線を延在させていた導
電層に少なくとも２本の配線を延在できる空領域ができ
るので、この空領域にメインワード線及びサブワード線
の２本のワード線を延在させ、この２本のワード線を延
在させる占有面積に相当する分、ＳＲＡＭの集積度を向
上できる。言換すれば、メモリセルアレイにその占有面
積を増加せずに前記メインワード線及びサブワード線を
延在できるので、ＳＲＡＭにデバイデッドワードライン
方式及びダブルワードライン方式を同時に採用できる。 上述した手段（１２）によれば、前記スパッタ法で堆積
した高融点金属膜は下地の層間絶縁膜との接着性がＣＶ
Ｄ法で堆積した高融点金属膜に比べて高いので、メイン
ワード線、サブワード線の夫々の剥離を防止できると共
に、下地の層間絶縁膜は平担化処理が施されているので
、メインワード線、サブワード線の夫々のステップカバ
レッジを向上し、メインワード線、サブワード線の夫々
の断線不良を防止できる。 上述した手段（１３）によれば、前記メモリセルの転送
用ＭＩＳＦＥＴ、駆動用ＭＩＳＦＥＴの夫々の一方の半
導体領域を、隣接する第１メモリセル、第２メモリセル
の夫々のそれと兼用し、メモリセルの占有面積を縮小で
きるので、Ｓ　ＲＡＭの集積度を向上できる。また、前
記メモリセル。 隣接する第１メモリセル、第２メモリセルの夫々におい
て、フォトリソグラフィ技術の露光中の回折現象、エツ
チング液の回り込み等、製造プロセスの条件を均一化し
、各素子の寸法のばらつきを低減できるので、各素子の
寸法を縮小してメモリセルの占有面積をさらに縮小し、
ＳＲＡＭの集積度を向上できる。 上述した手段（１４）によれば、前記転送用ＭＩＳＦＥ
Ｔの一方の半導体領域と相補性データ線との接続部にお
いて、第１電源配線、第２電源配線の夫々を一方向のみ
に迂回させ、前記接続部と第１負荷用ＭＩＳＦＥＴとの
間に第２電源配線が、又は前記接続部と第２負荷用ＭＩ
　５ＦＥＴとの間に第１電源配線が配置されないので、
前記第２電源配線が配置されない分、又は前記第１電源
配線が配置されない分、前記メモリセルの前記接続部と
第１負荷用ＭＩＳＦＥＴとの間、又は接続部と第２負荷
用ＭＩＳＦＥＴとの間の占有面積を縮小し、ＳＲＡＭの
集積度を向上できる。 上述した手段（１５）、（１６）の夫々によれば、前記
手段（１４）の効果と同様の効果を奏することができる
。 以下５本発明の構成について、完全ＣＭＯ８構造のメモ
リセルで構成されたＳＲＡＭに本発明を適用した一実施
例とともに説明する。 なお、実施例を説明するための全回において。 同一機能を有するものは同一符号を付け、その繰り返し
の説明は省略する。 〔発明の実施例〕 本発明の一実施例であるＳＲＡＭの全体の概略構成を第
３図（チップレイアウト図）で示す。 第３図に示すＳＲＡＭ（半導体ペレット）１は５１２　
［Ｋｂｉｔ］　Ｘ　８　［ｂｉｔコ構成を採用する４［
Ｍｂｉｔ］の大容量で構成される。このＳＲＡＭ１は１
図示しないが、ＤＩＰ、ＳＯＪ等、リードが対向する２
辺に配列されるデュアルインライン方式を採用する樹脂
封止型半導体装置で封止される。ＳＲＡＭ１は平面形状
がスリムな長方形状で構成される。 例えばＳＲＡＭ１は長方形状の長辺が１７［ｍｍ］、短
辺が７［ｍｍ］で構成される。 前記ＳＲＡＭＩの長方形状の互いに対向する長辺に沿っ
た周辺領域の夫々には複数個の外部端子（ポンディング
パッド）ＢＰが配置される。この外部端子ＢＰは前述の
リード（インナーリード）に接続される。複数個の外部
端子ＢＰの夫々には、例えばアドレス信号、チップセレ
クト信号、アウトプットイネーブル信号、ライトイネー
ブル信号、入出力データ信号の夫々が印加される。また
、外部端子ＢＰには電源電圧Ｖｃｃ、基準電圧Ｖｓｓの
夫々が印加される。電源電圧Ｖｃｃは例えば回路の動作
電圧５　［Ｖ］、基準電圧Ｖｓｓは例えば回路の接地電
圧０［ｖ］である。 ＳＲＡＭＩの中央部には４個のメモリブロックＬＭＢが
配置される。この４個のメモリブロックＬＭＢの夫々は
ＳＲＡＭＩの長方形状の長辺に沿って（第３図中、左側
の短辺から右側の短辺に向って列方向に）配置される。 ４個のメモリブロックＬＭＢ夫々は、同第３図、に示す
ように、４個のメモリブロックＭＢに分割される。この
４個に分割されたメモリブロックＭＢはメモリブロック
ＬＭＢ内において列方向に配列される。 同第３図中、ＳＲＡＭＩの４個のメモリブロックＬＭＢ
の夫々上側にはロード回路ＬＯＡＤが配置される。４個
のメモリブロックＬＭＢの夫々の下側にはＹデコーダ回
路ＹＤＥＣ，Ｙスイッチ回路ｙ−ｓｗ、センスアンプ回
路ＳＡの夫々が配置される。４個のメモリブロックＬＭ
Ｂのうち、ＳＲＡＭ１の長方形状の左側に配置された２
個のメモリブロックＬＭＢ間にはＸデコーダ回路ＸＤＥ
Ｃが配置される。同様に、右側に配置された２個のメモ
リブロックＬＭＢ間にはＸデコーダ回路ＸＤＥＣが配置
される。 前記４個のメモリブロックＬＭＢのうち、ＳＲＡＭＩの
最も右側に配置されたメモリブロックＬＭＢの右側には
冗長回路ＳＭＢが配置される。 前記メモリブロックＬＭＢを４個に分割したメモリブロ
ックＭＢの夫々は、第４図（要部拡大ブロック図）に示
すように５４個のメモリセルアレイＭＡＹで構成される
。この４個のメモリセルアレイＭＡＹの夫々はメモリブ
ロックＭＢにおいて列方向に配列される。つまり、ＳＲ
ＡＭ１は、４個のメモリブロックＬＭＢの夫々を４個の
メモリブロックＭＢに分割し、この４個のメモリブロッ
クＭＢの夫々を４個のメモリセルアレイＭＡＹで構成し
たので、合計、６４個のメモリセルアレイＭＡＹを配置
する。この６４９のメモリセルアレイＭＡＹは列方向に
配列される。 前記１個のメモリセルアレイＭＡＹは、第６図（要部拡
大ブロック図）に示すように、さらに４個のメモリセル
アレイＳＭＡＹに分割される。この４個に分割されたメ
モリセルアレイＳＭＡＹの夫々は列方向に配列される。 メモリセルアレイＳＭＡＹは列方向（ワード線延在方向
）に配列さ九た１６個のメモリセルＭＣで構成される。 つまり、１個のメモリセルアレイＭＡＹは、列方向に１
６個のメモリセルＭＣを配列した４個のメモリセルアレ
イＳＭＡＹを配置するので、合計、６４個（６４［ｂｉ
ｔｌ　）のメモリセルＭＣを配列する。また、１個のメ
モリセルアレイＭＡＹは、行方向（相補性データ線延在
方向）に１０２８Ｍ（１０２８［ｂｉｔ］　）のメモリ
セルＭＣを配列する０行方向に配列された１０２８個の
メモリセルＭＣのうち、１０２４個（ｌ　Ｏ２４［ｂｉ
ｔ］　）は正規のメモリセルＭＣとして構成し、４個（
４［ｂｉｔ］　）は冗長用のメモリセルＭＣとして構成
される。 前記第４図に示すように、メモリブロックＭＢ内の左側
の２個のメモリセルアレイＭＡＹと右側の２個のメモリ
セルアレイＭＡＹとの間にはワードデコーダ回路ＷＤＥ
Ｃが配置される。第３図に示すＳＲＡＭ１の左側に配置
された２個のメモリブロックＬＭＢの合計８個のメモリ
ブロックＭＢのワードデコーダ回路ＷＤＥＣは、この２
個のメモリブロックＬＭＢ間に配置さ九たＸデコーダ回
路Ｘ、　Ｄ　Ｅ　Ｃで選択される。同様に、右側に配置
された２個のメモリブロックＬＭＢの合計８個のメモリ
ブロックＭＢのワードデコーダ回路ＷＤＥＣは、この２
個のメモリブロックＬＭＢ間に配置されたＸデコーダ回
路ＸＤＥＣで選択される。つまり、１個のＸデコーダ回
路ＸＤＥＣは８個のメモリブロックＭＢの合計８個のワ
ードデコーダ回路ＷＤＥＣのうちの１つを選択する。 第６図に示すように、ワードデコーダ回路ＷＤＥＣはメ
インワード線Ｍ　Ｗ　Ｌを介してＸデコーダ回路ＸＤＥ
Ｃで選択される。また、ワードデコーダ回路ＷＤＥＣは
それ毎に配置されたアドレス信号線ＡＬで選択される。 前記メインワード線ＭＷＬは、メモリセルアレイＭＡＹ
上を列方向に延在し、４個（４［ｂｊ、ｔ］　）のメモ
リセルＭＣ毎に行方向に複数本配置される。つまり、メ
インワード線ＭＷＬは、１個のメモリブロックＭＢにお
いて、ワードデコーダ回路ＷＤＣの右側に配置された２
個のメモリセルアレイＭＡＹの５１２個のメモリセルＭ
Ｃ１左側に配置された２個のメモリセルアレイＭＡＹの
５１２個のメモリセルＭＣ５合計１０２４個のメモリセ
ルＭＣを選択する。アドレス信号線ＡＬは、行方向に延
在し、列方向に複数本配置される。アドレス信号線ＡＬ
は、メモリブロックＭＢにおいて、ワードデコーダ回路
ＷＤＥＣの右側に配置された２個のメモリセルアレイＭ
ＡＹのメモリセルＭＣを選択するのに８本、左側に配置
された２個のメモリセルアレイＭＡＹに配置された２個
のメモリセルアレイＭＡＹのメモリセルＭＣを選択する
のに８本、合計１６本配置される。 前記第４図及び第６図に示すように、メモリブロックＭ
Ｂにおいて、ワードデコーダ回路ＷＤＥＣは、４個のメ
モリセルアレイＭＡＹのうちの１つのメモリセルアレイ
ＭＡＹ上を延在する第１ワード線ＷＬＩ及び第２ワード
線ＷＬ２を選択する。 第１ワード線ＷＬＩ及び第２ワード線ＷＬ２はメモリセ
ルアレイＭＡＹ毎（４個のメモリセルアレイＳＭＡＹ毎
ンに配置される。第１ワード線ＷＬ１、第２ワード線Ｗ
Ｌ２の夫々は互いに離隔し、かつ実質的に平行に列方向
に延在する。この第１ワード線ＷＬＩ及び第２ワード線
ＷＬ２は行方向に配列された１個のメモリセルＭＣ毎に
配置される。つまり、１個のメモリセルＭＣには同一選
択信号が印加される２本の第１ワード線ＷＬＩ及び第２
ワード１ＷＬ２が延在する。 前記ワードデコーダ回路ＷＤＥＣの右側に配置された２
個のメモリセルアレイＭＡＹのうち、ワードデコーダ回
路ＷＤＥＣ側のメモリセルアレイＭＡＹを延在する第１
ワードｇＷＬ１及び第２ワード線ＷＬ２は第２サブワー
ド１ｉｓＷＬ２を介してワードデコーダ回路ＷＤＥＣで
選択される。ワードデコーダ回路ＷＤＥＣから離れたメ
モリセルアレイＭＡＹを延在する第１ワード線ＷＬＩ及
び第２ワード線ＷＬ２は第１サブワード線５ＷＬＩを介
してワードデコーダ回路ＷＤＥＣで選択される。第１サ
ブワード線５ＷＬＩ、第２サブワード線５ＷＬ２の夫々
は互いに離隔し、かつ平行に列方向に延在する。第１サ
ブワード線５ＷＬＩ及び第２サブワード線５ＷＬ２は、
前記第１ワード線ＷＬＩ及び第２ワード線ＷＬ２と同様
に、行方向に配列された１個のメモリセルＭＣ毎に配置
される。前記第１サブワード線５ＷＬＩは、１個のメモ
リセルアレイＭＡＹ上を延在し、その他のメモリセルア
レイＭＡＹに配置された第１ワード線ＷＬ１及び第２ワ
ード線ＷＬ２とワードデコーダ回路ＷＤＥ（：、とを接
続する。ワードデコーダ回路ＷＤＥＣの左側に配置され
た２個のメモリセルアレイＭＡＹの夫々には右側と同様
に第１ワード線ＷＬ１及び第２ワード線ＷＬ２が配置さ
れる。この第１ワード線ＷＬＩ及び第２ワード線ＷＬ２
は第１サブワード線５ＷＬＩ又は第２サブワード線５Ｗ
Ｌ２を介してワードデコーダ回路ＷＤＥＣに接続される
。なお１本発明は、第２サブワード線５ＷＬ２の長さが
第１サブワード線５ＷＬＩに比べて短いので、この第２
サブワード線５ＷＬ２を廃止し、第１ワード線ＷＬＩ及
び第２ワード線ＷＬ２を直接ワードデコーダ回路ＷＤＥ
Ｃに接続してもよい。 前記第４図に示すように、メモリブロックＭＢにおいて
、４個のメモリセルアレイＭＡＹの夫々の上側には夫々
毎に分割されたロード回路ＬＯＡＤが配置される。４個
のメモリセルアレイＭＡＹの夫々の下側には夫々毎に分
割されたＹデコーダ回路ＹＤＥＣ及びＹスイッチ回路ｙ
−ｓｗが配置される。また、４個のメモリセルアレイＭ
ＡＹの夫々の下側には夫々毎に分割されたセンスアンプ
回路ＳＡが配置される。このセンスアンプ回路ＳＡは、
１個のメモリセルアレイＭＡＹに対して４個配置され、
４　［ｂｉｔｌの情報を一度に出力できる。 前記ワードデコーダ回路ＷＤＥＣの下側にはコントロー
ル回路ＣＣが配置される。また、第４図に示すメモリブ
ロックＭＢにおいて、ワードデコーダ回路ＷＤＥＣの左
側、右側の夫々に配置された２個のメモリセルアレイＭ
ＡＹ間には、図示しないが、メモリセルアレイＭＡＹ間
を接続するつなぎセルが配置される。 前記第４図及び第６図に示すように、メモリブロックＭ
Ｂにおいて、メモリセルアレイＭＡＹには相補性データ
線ＤＬが配置される。相補性データ線ＤＬは、前記メイ
ンワード線ＭＷＬ、サブワード線ＳＷＬ、ワード線ＷＬ
の夫々の延在方向と交差（実質的に直交）する行方向に
延在する。相補性データ線ＤＬは互いに離隔しかつ平行
に行方向に延在する第１データ線ＤＬＬ及び第２データ
線ＤＬ２の２本で構成される。この相補性データ線ＤＬ
は、第６図に示すように、列方向に配列されたメモリセ
ルＭＣ毎に配置される。相補性データ線ＤＬの上側の一
端側はロード回路Ｌ　ＯＡ、　Ｄ回路に接続される。相
補性データ線ＤＬの下側の他端側はＹスイッチ回路ｙ−
ｓｗ回路を介してセンスアンプ回路ＳＡに接続される。 前記第３図に示すＳＲＡＭ１のメモリブロックＬＭＢの
右側に配置された冗長回路ＳＭＢには、第５図（要部拡
大ブロック図）に示すように、冗長用メモリセルアレイ
ＭＡＹＳが配置される。この冗長用メモリセルアレイＭ
ＡＹＳには前述のメモリセルアレイＭＡＹに配置された
メモリセルＭＣと同一構造のメモリセルＭＣが複数個配
置される。 これに限定されないが、冗長用メモリセルアレイＭＡＹ
Ｓは、列方向に３２個（３２［ｂｉｔ］）のメモリセル
ＭＣを配列し５行方向に１０２８個（１０２８［ｂｉｔ
］　）のメモリセルＭＣを配列する。 前記冗長用メモリセルアレイＭＡＹＳの上側には同第５
図に示すように冗長用ロード回路ＬＯＡＤが配置される
。冗長用メモリセルアレイＭＡＹＳの左側には冗長用ワ
ードデコーダ回路ＷＤＥＣ８が配置される。冗長用メモ
リセルアレイＭＡＹＳの下側には冗長用Ｙスイッチ回路
ｙ−ｓｗが配置される。 前記メモリセルアレイＭＡＹに配置されたメモリセルＭ
Ｃは、第７図（回路図）に示すように、ワード線ＷＬと
相補性データ線ＤＬとの交差部に配置される。つまり、
メモリセルＭＣは第１ワード線ＷＬＩ及び第２ワード線
ＷＬ２と第１データ線ＤＬＬ及び第２データ線ＤＬ２と
の交差部に配置される。メモリセルＭＣはフリップフロ
ップ回路と２個の転送用ＭＩＳＦＥＴＱｔｌ及びＱｔ２
とで構成される。フリップフロップ回路は情報蓄積部と
して構成され、このメモリセルＭＣは１　［ｂｉｔ］の
′１″又はＩｔ　Ｏ？＋情報を記憶する。 前記メモリセルＭＣの２個の転送用ＭＩＳＦＥＴＱｔｌ
、Ｑｔ２の夫々はフリップフロップ回路の一対の入出力
端子の夫々に一方の半導体領域を接続する。転送用ＭＩ
ＳＦＥＴＱｔｌの他方の半導体領域はデータ線ＤＬＬに
接続され、ゲート電極は第１ワード線ＷＬＩに接続され
る。転送用ＭＩＳＦＥＴＱｔ２の他方の半導体領域はデ
ータ線ＤＬ２に接続され、ゲート電極は第２ワード線Ｗ
Ｌ２に接続される。この２個の転送用ＭＩＳＦＥＥＴＱ
ｔｌ、Ｑｔ２の夫々はｎチャネル型で構成される。 前記フリップフロップ回路は２個の駆動用ＭＩＳＦＥＴ
Ｑｄ１及びＱｄ２と２個の負荷用ＭＩＳＦＥＴＱｐｌ及
びＱｐ２とで構成される。駆動用ＭＩＳＦＥＴＱｄ１、
Ｑｄ２の夫々はｎチャネル型で構成される。負荷用ＭＩ
　５ＦＥＴＱｐ　１．ＱＰ２の夫々はＰチャネル型で構
成される。つまり。 本実施例のＳＲＡＭ１のメモリセルＭＣは完全ＣＭＯＳ
構造で構成される。 前記駆動用ＭＩＳＦＥＴＱｄ１、負荷用ＭＩＳＦＥＴＱ
ｐｌの夫々は、互いのドレイン領域を接続し、かつ互い
のゲート電極を接続し、ＣＭＯＳを構成する。同様に、
駆動用ＭＩＳＦＥＴＱｄ２、負荷用ＭＩＳＦＥＴＱｐ２
の夫々は、互いのドレイン領域を接続し、かつ互いのゲ
ート電極を接続し、ＣＭＯＳを構成する。駆動用ＭＩＳ
ＦＥＴＱｄ１、負荷用ＭＩＳＦＥＴＱｐｌの夫々のドレ
イン領域（入出力端子）は、転送用ＭＩｓＦＥＴＱｔ１
の一方の半導体領域に接続されると共に、駆動用ＭＩＳ
ＦＥＴＱｄ２．負荷用ＭＩＳＦＥＴＱｐ２の夫々のゲー
ト電極に接続される。駆動用ＭＩＳＦＥＴＱｄ　２、負
荷用ＭＩＳＦＥＴＱｐ２の夫々のドレイン領域（入出力
端子）は、転送用ＭＩＳＦＥＴＱｔ２の一方の半導体領
域に接続されると共に、駆動用ＭＩＳＦＥＴＱｄ１、負
荷用ＭＩＳＦＥＴＱｐ　１の夫々のゲート電極に接続さ
れる。 駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２の夫々のソース領域
は基準電圧Ｖｓｓ（例えば０［Ｖ］）に接続される。負
荷用ＭＩＳＦＥＴＱｐｌ、Ｑｐ２の夫々のソース領域は
電源電圧Ｖｃｃ（例えば５［Ｖ］）に接続される。 前記メモリセルＭＣのフリップフロップ回路の一対の入
出力端子間、つまり２つの情報蓄積ノード領域間には容
量素子Ｃが構成される。容量素子Ｃは、一方の電極を一
方の情報蓄積ノード領域に、他方の電極を他方の情報蓄
積ノード領域に夫々接続する。この容量素子Ｃは、基本
的には情報蓄積ノード領域の電荷蓄積量を増加し、α線
ソフトエラー耐圧を高める目的で構成される。また、容
量素子Ｃは、夫々の電極を２つの情報蓄積ノード領域の
間に接続したので、２個所の情報蓄積ノード領域の夫々
に独立に２個の容量素子を構成する場合に比べて、約半
分の平面々積で構成できる。つまり、この容量素子Ｃは
、メモリセルＭＣの占有面積を縮小できるので、ＳＲＡ
Ｍ１の集積度を向上できる。 このように構成されるＳＲＡＭ１は、前記第３図、第４
図及び第６図に示すように、Ｘデコーダ回路ＸＤＥＣで
メインワード線ＭＷＬを介してメモリブロックＬＭＢの
複数個のメモリブロックＭＢに配置されたワードデコー
ダ回路ＷＤＥＣのうちの１つを選択し、この選択された
ワードデコーダ回路ＷＤＥＣでメモリセルアレイＭＡＹ
の第１ワード線ＷＬＩ及び第２ワード線ＷＬ２を選択す
る。つまり、ＳＲＡＭＩは、第１ワード線ＷＬＩ及び第
２ワード線ＷＬ２をその延在方向に複数個分割し、この
複数個に分割されたうちの１組の第１ワード、１ｉＷＬ
１及び第２ワード線ＷＬ２をワードデコーダ回路ＷＤＥ
Ｃ及びＸデコーダ回路ＸＤＥＣで選択する、デバイデッ
ドワードライン方式を採用する。 また、ＳＲＡＭＩは、前記第４図及び第６図に示すよう
に、前記ワードデコーダ回路ＷＤＥＣの一端側に配置さ
れた２個のうちの一方のメモリセルアレイＭＡＹを延在
する第１ワード線ＷＬＩ及び第２ワード線ＷＬ２を第２
サブワード線５ＷＬ２を介してワードデコーダ回路ＷＤ
ＥＣに接続し、他方のメモリセルアレイＭＡＹを延在す
る第１ワードＩＩＷＬＩ及び第２ワード、ＩＷＬ２を第
１サブワード線５ＷＬＩを介してワードデコーダ回路Ｗ
ＤＥＣに接続する。つまり、ＳＲＡＭ１は、メモリセル
アレイＭＡＹにそれ毎に分割されたワード線ＷＬ及び分
割された複数本のワード線ＷＬ間を接続するサブワード
線ＳＷＬを配置する、ダブルワードライン方式を採用す
る。 このように、（Ａ−９）メモリセルアレイＭＡＹに配列
されたメモリセルＭＣがワード１ｉＷＬを介在させてＸ
デコーダ回路ＸＤＥＣで選択されるＳＲＡＭＩにおいて
、Ｘデコーダ回路ＸＤＥＣと、このＸデコーダ回路ＸＤ
ＥＣにメインワード線ＭＷＬを介在させて接続されかつ
選択される、前記メインワード線ＭＷＬの延在方向に配
置されたワードデコーダ回路ＷＤＥＣと、このワードデ
コーダ回路Ｗ　Ｄ　Ｅ　Ｃ４Ｃ第１のワード線ＷＬ（Ｗ
ｌ、、１及びＷＬ２）を介在させて、又は第２サブワー
ド線５ＷＬ２、第１のワード線ＷＬの夫々を順次介在さ
せて接続されかつ選択されるメモリセルＭＣが配列され
た第１メモリセルアレイＭＡＹ、及び前記ワードデコー
ダ回路ＷＤＥＣに前記第１メモリセルアレイＭＡＹ上を
第１のワード線ＷＬ又は第２サブワード線５ＷＬ２と同
一延在方向に延在する第１サブワード線５ＷＬＩ、第２
のワード線ＷＬ（ＷＬＩ及びＷＬ２）の夫々を順次介在
させて接続されかつ選択されるメモリセルＭＣが配列さ
れた第２メモリセルアレイＭＡＹとを備える。この構成
により、前記Ｘデコーダ回路ＸＤＥＣで選択された、ワ
ードデコーダ回路ＷＤＥＣに接続される第１メモリセル
アレイＭＡＹの第１のワード線ＷＬ又は第２メモリセル
アレイＭＡＹの第２のワード線ＷＬのみを選択する（立
上げる）デバイデッドワードライン方式を採用したので
、この選択されたワード線ＷＬの充放電々流量を低減し
、ＳＲＡＭＩの低消費電力化を図れる。また、この効果
と共に、前記ワードデコーダ回路ＷＤＥＣで選択される
第１メモリセルアレイＭＡＹの第１のワード線ＷＬ、第
２メモリセルアレイＭＡＹの第２のワード線ＷＬの夫々
をメモリセルアレイＭＡＹ毎に分割し、第１のワード線
ＷＬ、第２のワード線ＷＬの夫々の長さを短くしかつ夫
々をサブワード線ＳＷＬを介在してワードデコーダ回路
ＷＤＥＣに接続したダブルワードライン方式を採用した
ので、サブワード線ＳＷＬに相当する分、ワードデコー
ダ回路ＶＴ’ＤＥＣとワード線ＷＬとの間の抵抗値を低
減し、選択されたワード線ＷＬの充放電速度を速め、Ｓ
ＲＡＭＩの動作速度の高速化を図れる。 前記ＳＲＡＭ１のメモリセルアレイＭＡＹの周辺領域に
配置されたＸデコーダ回路ＸＤＥＣ，Ｙデコーダ回路Ｙ
ＤＥＣ，Ｙスイッチ回路ｙ−ｓｗ、センスアンプ回路Ｓ
Ａ、ロード回路ＬＯＡＤ等は周辺回路を構成する。この
周辺回路はメモリセルＭＣの情報の書込み動作、情報の
保持動作、情報の読出し動作等を制御する。 前記ＳＲＡＭ１の外部端子ＢＰと前記周辺回路の入力段
回路、出力段回路の夫々との間には静電気破壊防止回路
が配置される。ＳＲＡＭ１の入力段側の構成は第８図（
等価回路図）に、出力段側の構成は第９図（等価回路図
）に夫々示す。 第８図に示すように、ＳＲＡＭＩの入力段側において、
外部端子（入力用外部端子）ＢＰと入力段回路■との間
には静電気破壊防止回路■が配置される。入力段回路■
はｎチャネルＭＩＳＦＥＴ及びｐチャネルＭＩＳＦＥＴ
で形成されたＣＭＯＳインバータ回路ＩＮＣで構成され
る。静電気破壊防止回路■は保護抵抗素子Ｒ及びクラン
プ用ＭＩＳＦＥＴＱｎｌで構成される。前記保護抵抗素
子Ｒは外部端子ＢＰ、入力段回路■の夫々の間に直列に
挿入される。クランプ用ＭＩＳＦＥＴＱｎｌはｎチャネ
ルＭＩＳＦＥＴで構成される。このクランプ用ＭＩＳＦ
ＥＴＱｎｌは、保護抵抗素子Ｒ１入力段回路Ｈの夫々の
間に夫々にドレイン領域を接続し、ゲート電極、ソース
領域の夫々を基準電圧Ｖｓｓに接続し配置される。静電
気破壊防止回路■は、外部端子ＢＰに入力された過大電
流をなまらせると共に基準電圧Ｖｓｓ側に吸収し、入力
段回路■の静電気破壊を防止できる。 第９図に示すように、ＳＲＡＭ１の出力段側において、
外部端子（出力用外部端子）ＢＰと出力段回路■との間
には静電気破壊防止回路■が配置される６出力段回路■
は、出力用ｎチャネルＭＩＳＦＥＴＱｎ２．Ｑｎ３、抵
抗素子Ｒ，ｎチャネルＭＩＳＦＥＴＱｎ６、ＣＭＯＳイ
ンバータ回路０ＵＴＣで構成される。出力段回路■の出
力用ｎチャネルＭＩＳＦＥＴＱｎ２のドレイン領域、Ｑ
ｎ３のソース領域の夫々は外部端子ＢＰに接続される。 出力用ｎチャネルＭＩＳＦＥＴＱｎ２のゲート電極は入
出力データ信号Ｄ、ソース領域は基準電圧Ｖｓｓの夫々
が印加される。出力用ｎチャネルＭＩＳＦＥＴＱｎ３の
ゲート電極は入出力データ信号Ｄ、ドレイン領域は電源
電圧Ｖｃｃの夫々が印加される。この出力用ｎチャネル
ＭＩＳＦＥＴＱｎ２のドレイン領域及びＱｎ３のソース
領域には直列に接続された抵抗素子Ｒ１並列に接続され
たｎチャネルＭＩＳＦＥＴＱｎ６の夫々を介してＣＭＯ
Ｓインバータ回路０ＵＴＣが接続される。ｎチャネルＭ
ＩＳＦＥＴＱｎ６は、ドレイン領域を前記出力用ｎチャ
ネルＭＩＳＦＥＴＱｎ２のドレイン領域及びＱｎ３のソ
ース領域に接続し、ゲート電極、ソース領域の夫々を基
準電圧Ｖｓｓに接続する。静電気破壊防止回路■は、ク
ランプ用ＭＩＳＦＥＴＱｎ４、Ｑｎ５及びバイポーラト
ランジスタＢｉＴで構成される。この静電気破壊防止回
路■のクランプ用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｎ　４
、Ｑｎ５の夫々はｎチャネル型で構成される。クランプ
用ＭＩＳＦＥＴＱｎ４のドレイン領域及びＱｎ６のソー
ス領域は、外部端子ＢＰ、出力段回路■の出力用ｎチャ
ネルＭＩＳＦＥＴＱｎ２のドレイン領域及びＱｎ３のソ
ース領域の夫々の間に配置されかつ夫々に接続される。 クランプ用ＭＩＳＦＥＴＱｎ４のゲート電極、ソース領
域の夫々は基準電圧Ｖｓｓに接続される。クランプ用Ｍ
ＩＳＦＥＴＱｎ５のゲート電極は基準電圧Ｖｓｓ、ドレ
イン領域は電源電圧Ｖｃｃに夫々接続される。バイポー
ラトランジスタＢｉＴはｎｐｎ型で構成される。バイポ
ーラトランジスタＢｉＴのエミッタ領域は外部端子ＢＰ
、クランプ用ＭＩＳＦＥＴＱｎ４のドレイン領域及びＱ
ｎ５のソース領域の夫々の間に配置され夫々に接続され
る。ベース領域には入出力データ信号りが印加される。 エミッタ領域には電源電圧Ｖｃｃが接続される。この静
電気破壊防止回路■は、外部端子ＢＰに入力された過大
電流を基準電圧Ｖｓｓ側に又は電源電圧ｖｃｃ側に吸収
し、出力段回路■の静電気破壊を防止できる。 次に、前記ＳＲＡＭＩのメモリセルＭＣ及びメモリセル
アレイＭＡＹの具体的構造について説明する。メモリセ
ルＭＣの完成状態の平面構造は第２図（平面図）に、製
造プロセス中の各製造工程毎の平面構造は第１０図乃至
第１４図（平面図）に夫々示す。メモリセルＭＣの完成
状態の断面構造は第１図（第２図のＩ−Ｉ切断線で切っ
た断面図）に示す、また、メモリセルアレイＭＡＹにお
いて、製造プロセス中の各製造工程で形成される層の平
面構造を第１５図乃至第２０図（平面図）で示す。 第１図及び第２図に示すように、ＳＲＡＭＩは単結晶珪
素からなるｎ−型半導体基板１で構成される。このに型
半導体基板ｌの一部の領域の主面部にはｐ−型ウェル領
域２が構成される。π型半導体基板１の他の領域の主面
部にはｎ−型ウェル領域３が構成される（第２１図参照
ン。Ｐ−型ウェル領域２はｎチャネルＭＩＳＦＥＴＱｎ
の形成領域つまりメモリセルアレイＭＡＹの形成領域及
び周辺回路の一部の領域において構成される。に型ウェ
ル領域、３はＰチャネルＭＩＳＦＥＴＱｐの形成領域つ
まり周辺回路の他の領域において構成される。 前記Ｐ−型ウエル領域２の非活性領域の主面上には素子
分離絶縁膜（フィールド酸化膜）４が構成される。また
、Ｐ−型ウェル領域２の非活性領域の主面部、つまり素
子分離絶縁膜４下にはｐ型チャネルストッパ領域５が構
成される。同様に、１型ウエル領域３の非活性領域の主
面上には素子分離絶縁膜４が構成される（第２１図参照
）、１型ウエル領域３の非活性領域の主面部は、ｐ″′
型ウ型用エル領域２べて反転領域が発生しにくく、素子
分層が確実に行えるので、製造プロセスを簡単化するた
めに基本的にチャネルストッパ領域は設けない。 前記ＳＲＡＭ１の１個のメモリセルＭＣはｐ−型ウェル
領域２の活性領域の主面に構成される。メモリセルＭＣ
のうち、２個の駆動用ＭＩＳＦＥＴＱｄ１．Ｑｄ２の夫
々は、第１図、第２図、第１０図及び第１６図に示すよ
うに、素子分離絶縁膜４で周囲を規定された領域内にお
いて、Ｐ−型ウェル領域２の主面に構成される。駆動用
ＭＩＳＦＥＴＱｄ１、Ｑｄ２の夫々は、主にｐ”型ウェ
ル領域２、ゲート絶縁膜６、ゲート電極７、ソース領域
及びドレイン領域で構成される。 前記駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２の夫々はゲート
長（Ｌｇ）方向と列方向（ワード線ＷＬの延在方向又は
Ｘ方向）とを一致させ配置される。 前記素子分離絶縁膜４（及びＰ型チャネルストッパ領域
５）は主にこの駆動用ＭＩＳＦＥＴＱｄ　１゜Ｑｄ２の
夫々のゲート幅（Ｌｗ）方向を規定する位置に構成され
る。 前記ｐ−型ウエル領域２は駆動用ＭＩ　５ＦＥＴＱｄ１
、Ｑｄ２の夫々のチャネル形成領域を構成する。 ゲート電極７は活性領域においてｐ−型ウェル領域２の
チャネル形成領域上にゲート絶縁膜６を介して構成され
る。ゲート電極子の一端側は、少なくとも製造プロセス
におけるマスク合せ余裕寸法に相当する分、素子分離絶
縁膜４上を行方向に突出する。駆動用ＭＩＳＦＥＴＱｄ
１のゲート電極７の他端側は素子分離絶縁膜４上を介し
て駆動用ＭＩＳＦＥＴＱｄ２のドレイン領域上まで行方
向に突出する。同様に、駆動用ＭＩＳＦＥＴＱｄ２のゲ
ート電極７の他端側は素子分離絶縁膜４上を介して駆動
用ＭＩＳＦＥＴＱｄ１のドレイン領域上まで行方向に突
出する。 ゲート電極７は、第１層目のゲート材形成工程で形成さ
れ１例えば単層構造の多結晶珪素膜で形成される。この
多結晶珪素膜には抵抗値を低減するｎ型不純物例えばＰ
（又はＡ　ｓ　）が導入される。 単層構造で構成されるゲート電極７は、その膜厚を薄膜
化できるので、上層の導電層の下地となる眉間絶縁膜の
表面の平担化を図れる。 ソース領域、ドレイン領域の夫々は低い不純物濃度のｎ
型半導体領域ｌＯ及びその主面部に設けられた高い不純
物濃度のｎ゛型半導体領域１１で構成される。この不純
物濃度が異なる２種類のｎ型半導体領域１０．　ｒｌ″
型半導体領域１１の夫々は、前記ゲート電極７のゲート
長方向の側部において、このゲート電極７（正確にはゲ
ート電極７と後述するサイドウオールスペーサ９）に対
して自己整合で形成される。つまり、駆動用ＭＩＳＦＥ
ＴＱｄ１゜Ｑｄ２の夫々のソース領域及びドレイン領域
は所謂２重ドレイン（Ｄ　Ｄ　Ｄ　：旦ｏｕｂｌｅ旦１
ｆｆｕｓｅｄ旦ｒａｉｎ）構造で構成される。この２重
ドレイン構造のソース領域、ドレイン領域の夫々は、ｐ
−型ウェル領域２の活性領域の主面部において、第１０
図に符号ＤＤＤを付けて示す一点鎖線で囲まれた領域内
に構成される。 前記ソース領域、ドレイン領域の夫々はｎ型半導体領域
１０をｎ型不純物例えばＰで形成する。ｎ゛型半導体領
域１１は、前記Ｐに比べて拡散速度が遅いｎ型不純物、
例えばＡｓで形成する。製造プロセスにおいて、同一マ
スクを使用して同一製造工程で２種類のｎ型不純物を導
入した場合、ｎ°型半導体領域１１、ｎ型半導体領域１
０の夫々の拡散距離は２種類のｎ型不純物の夫々の拡散
速度に律則される。２重ドレイン構造を採用する駆動用
ＭＩＳＦＥＴＱｄ１．Ｑｄ２の夫々において、ｎ°型半
導体領域１１とチャネル形成領域との間のｎ型半導体領
域１０のゲート長方向の実質的な寸法は、ｎ型半導体領
域１０の拡散距離からｎ°型半導体領域１１の拡散距離
を差し引いた寸法に相当する。このｎ型半導体領域１０
は、ゲート長方向の実質的な寸法が後述するＬ　Ｄ　Ｄ
　（Ｌ　ｉｇｈｔｌｙ旦ｏｐｅｄ旦ｒａｉｎ）構造の低
い不純物濃度のｎ型半導体領域（１７）のゲート長方向
の寸法に比べて小さく、しかもＬＤＤ構造の低い不純物
濃度のｎ型半導体領域（１７）に比べて不純物濃度が高
い。つまり、駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２の夫々
は、ソース領域−ドレイン領域間の電流経路において、
ｎ型半導体領域１０に付加される寄生抵抗がＬＤＤ構造
のｎ型半導体領域（１７）に比べて小さいので、後述す
るＬＤＤ構造を採用する転送用ＭＩＳＦＥＴＱｔｌ、Ｑ
ｔ２の夫々に比べて駆動能力（ドライバビリティ）が高
い。 前記ゲート電極７のゲート長方向の側壁にはサイドウオ
ールスペーサ９が構成される。サイドウオールスペーサ
９は、ゲート電極７に対して自己整合で形成され、例え
ば酸化珪素膜等の絶縁膜で形成される。 前記ゲート電極７上部の上層の導電層（１３）が配置さ
れた領域には絶縁膜８Ａ、８の夫々が順次積層される。 上側の絶縁膜８は、主に下層のゲート電極７、上層の導
電層（１３）の夫々を電気的に分離し、例えば酸化珪素
膜で形成される。下側の絶縁膜８Ａは、ゲート電極７の
表面の酸化を防止する酸化マスクとして構成され、例え
ば窒化珪素膜で形成される。 前記メモリセルＭＣは第１０図に符号ＭＣを付けて二点
鎖線で囲まれた平面形状が長方形状で規定される領域内
において配置される。メモリセルＭＣの一方の駆動用Ｍ
Ｉ　Ｓ　ＦＥＴＱｄ　１の平面形状はメモリセルＭＣの
中心点ＣＰ（長方形状の対角線の交点）に対する駆動用
Ｍ　Ｉ　Ｓ　ＦＥＴＱｄ　２の平面形状の点対称で構成
される。なお、前記中心点ＣＰは、説明の便宜上示され
る点であり、ＳＲＡＭＩのメモリセルＭＣに実際に形成
した点ではない。 第１６図に示すように、メモリセルアレイＭＡＹでのメ
モリセルＭＣの配列において、メモリセルＭＣの駆動用
ＭＩＳＦＥＴＱｄ１、Ｑｄ２の夫々の平面形状は、列方
向に隣接する他のメモリセルＭＣとの間のＹｌ−Ｙ３軸
又はＹ２−Ｙ４軸に対する、前記他のメモリセルＭＣの
駆動用ＭＩＳＦＥＴＱｄ　１．Ｑｄ　２の夫々の平面形
状の線対称で構成される。同様に、メモリセルＭＣの駆
動用ＭＩＳＦＥＴＱｄ１．Ｑｄ２の夫々の平面形状は。 行方向に隣接する他のメモリセルＭＣとの間のＸｌ−Ｘ
２軸又はＸ３−Ｘ４軸に対する。前記他のメモリセ／Ｌ
／ＭＣ（７）駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２の夫々
の平面形状の線対称で構成される６つまり、メモリセル
ＭＣの駆動用ＭＩＳＦＥＴＱｄは列方向、行方向の夫々
において線対称の形状で構成される。 列方向に配列されたメモリセルＭＣの駆動用ＭＩ　５Ｆ
ＥＴＱｄのうち、隣接するメモリセルＭＣの駆動用ＭＩ
ＳＦＥＴＱｄの夫々の互いに向い合うソース領域は一体
に構成される。つまり、隣接する一方のメモリセルＭＣ
の駆動用ＭＩＳＦＥＴＱｄのソース領域で他方のメモリ
セルＭＣの駆動用ＭＩＳＦＥＴＱｄのソース領域を構成
し、駆動用ＭＩ　Ｓ　ＦＥＴＱｄのソース領域の占有面
積を縮小する。また、一方のメモリセルＭＣの駆動用Ｍ
Ｉ　５ＦＥＴＱｄのソース領域とそれと向い合う他方の
メモリセルＭＣの駆動用ＭＩ　５ＦＥＴＱｄ（７）ソー
ス領域との間には素子分離絶縁膜４を介在しないので、
この素子分離絶縁膜４に相当する分、メモリセルＭＣの
占有面積を縮小できる。 前記メモリセルＭＣの２個の転送用ＭＩＳＦＥＴＱｔｌ
、Ｑｔ２の夫々は、第１図、第２図、第１１図及び第１
７図に示すように、素子分離絶縁膜４で周囲を規定され
た領域内において、ｐ−型ウェル領域２の主面に構成さ
れる。転送用ＭＩＳＦＥＴＱｔｌ、Ｑｔ２の夫々は、主
にＰ−型ウェル領域２、ゲート絶縁膜１２、ゲート電極
１３、ソース領域及びドレイン領域で構成される。 前記転送用ＭＩＳＦＥＴＱｔｌ、Ｑｔ２の夫々はゲート
長方向と行方向（相補性データ線ＤＬの延在方向又はＹ
方向）とを一致させ配置される。 すなわち、転送用ＭＩＳＦＥＴＱｔｌ、Ｑｔ２の夫々の
ゲート長方向と駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２のゲ
ート長方向とはほぼ直角に交差する。 前記素子分離絶縁膜４（及びＰ型チャネルストッパ領域
５）は主にこの転送用ＭＩＳＦＥＴＱｔｌ、Ｑｔ２の夫
々のゲート幅（Ｌｗ）方向を規定する位置に構成される
。 前記ｐ−型ウエル領域２は転送用ＭＩＳＦＥＴＱｔ１．
Ｑｔ２の夫々のチャネル形成領域を構成する。 ゲート電極１３は活性領域においてＰ−型ウェル領域２
のチャネル形成領域上にゲート絶縁膜１２を介して構成
される。ゲート電極１３は、第２層目のゲート材形成工
程で形成され、例えば多結晶珪素膜１３Ａ及びその上に
高融点金属珪化膜１３Ｂを設けた積層構造（ポリサイド
構造）で構成される。下層の多結晶珪素膜１３Ａには抵
抗値を低減するｎ型不純物例えばＰ（又はＡｓ）が導入
される。上層の高融点金属珪化膜１３Ｂは例えばＷＳｉ
、ｘ（ｘは例えば２）で形成される。このゲート電極１
３は、上層の高融点金属珪化膜１３Ｂの比抵抗値が下層
の多結晶珪素膜１３Ａに比べて小さいので、信号伝達速
度の高速化を図れる。また、ゲート電極１３は、多結晶
珪素膜１３Ａ及び高融点金属珪化膜１３Ｂの積層構造で
構成され１合計の断面々積を増加し、抵抗値を低減でき
るので、信号伝達速度の高速化を図れる。 なお、前記ゲート電極１３の上層の高融点金属珪化膜１
３Ｂは前記ＷＳｉｘの他にＭｏＳｉｘ、ＴｉＳｉｘ又は
ＴａＳｉｘを使用してもよい。 前記ゲート電極１３のゲート幅寸法は前記駆動用ＭＩＳ
ＦＥＴＱｄのゲート電極７のゲート幅寸法に比べて小さ
く構成される。すなわち、転送用ＭＩＳＦＥＴＱｔは駆
動用ＭＩＳＦＥＴＱｄに比べて駆動能力を小さく構成し
、βレシオを稼ぐことができるので、メモリセルＭＣは
情報蓄積ノード領域に記憶された情報を安定に保持でき
る。 ソース領域、ドレイン領域の夫々は高い不純物濃度のｎ
°型半導体領域工８及びそれとチャネル形成領域との間
に設けられた低い不純物濃度のｎ型半導体領域１７で構
成される。この不純物濃度が異なる２種類のうち、ｎ型
半導体領域１７はゲート電極１３のゲート長方向の側部
においてこのゲート電極１３に対して自己整合で形成さ
れる。ｎ型半導体領域１７は、チャネル形成領域とのｐ
ｎ接合部において不純物濃度勾配が緩くなる、ｎ型不純
物例えばＰで形成される。ゴ型半導体領域１８はゲート
電極１３のゲート長方向の側部においてサイドウオール
スペーサ１６に対して自己整合で形成される。ｎ゛型半
導体領域１８は、ｐ−型ウェル領域２との接合部の深さ
（接合深さ：ｘｊ）を浅くできるｎ型不純物例えばＡｓ
で形成される。つまり、転送用ＭＩＳＦＥＴＱｔｌ、Ｑ
ｔ２の夫々はＬＤＤ構造で構成される。このＬＤＤ構造
を採用する転送用ＭＩＳＦＥＴＱｔｌ、Ｑｔ２の夫々は
、ドレイン領域の近傍において電界強度を緩和できるの
で、ホットキャリアの発生量を低減し、経時的なしきい
値電圧の変動を低減できる。 前記サイドウオールスペーサ１６はゲート電極１３の側
壁にそれに対して自己整合で形成される。サイドウオー
ルスペーサ１３は例えば酸化珪素膜等の絶縁膜で形成さ
れる。 前記ゲート電極１３上部には絶縁膜１５が構成される。 絶縁膜１５は、主に下層のゲート電極１３、上層の導電
層（２３）の夫々を電気的に分離し、例えば酸化珪素膜
で形成される。この絶縁膜１５は、前記ゲート電極７の
上部に設けられた絶縁膜８に比べて厚い膜厚で形成され
る。 前記転送用ＭＩ　５ＦＥＴＱｔ　１の一方のソース領域
又はドレイン領域は、第１１図に示すように、駆動用Ｍ
Ｉ　５ＦＥＴＱｄ　１のドレイン領域に一体に構成され
る。転送用ＭＩＳＦＥＴＱｔｌ、駆動用ＭＩＳＦＥＴＱ
ｄ１の夫々はゲート長方向を交差させているので、一体
に構成された部分を中心に、駆動用ＭＩＳＦＥＴＱｄ１
の活性領域は列方向（ゲート長方向）に向って、転送用
ＭＩ　Ｓ　ＦＥＴＱｔｌの活性領域は行方向（ゲート長
方向）に向って夫々形成される。すなわち、転送用ＭＩ
ＳＦＥＴＱｔ１．駆動用ＭＩＳＦＥＴＱｄＬの夫々の活
性領域は平面形状がほぼＬ字形状で構成される。 同様に、前記転送用ＭｌｓＦＥＴＱｔ２の一方のソース
領域又はドレイン領域は、駆動用ＭＩＳＦＥＴＱｄ２の
ドレイン領域に一体に構成される。 すなわち、転送用ＭＩＳＦＥＴＱｔ２、駆動用ＭＩＳＦ
ＥＴＱｄ２の夫々の活性領域は平面形状がほぼＬ字形状
で構成される。 前記転送用ＭＩＳＦＥＴＱｔｌ、Ｑｔ２の夫々の平面形
状は、メモリセルＭＣ内において、前記駆動用ＭＩ　５
ＦＥＴＱｄ　１、Ｑｄ２の夫々と同様に、中心点ＣＰに
対して点対称で構成される。すなわち、第１１図に示す
ように、メモリセルＭＣは、転送用ＭＩＳＦＥＴＱｔｌ
及びそれに一体化された駆動用ＭＩＳＦＥＴＱｄ１、転
送用ＭＩＳＦＥＴＱｔ２及びそれに一体化された駆動用
ＭＩＳＦＥＴＱｄ２の夫々を中心点ＣＰに対して点対称
で構成する（メモリセル内点対称）。メモリセルＭＣは
、転送用ＭＩＳＦＥＴＱｔｌ、Ｑｔ２の夫々の間に駆動
用ＭＩＳＦＥＴＱｄ１及びＱｄ２を配置し、この駆動用
ＭＩ　Ｓ　ＦＥＴＱｄ　１、Ｑｄ２の夫々を向い合せて
配置する。つまり、メモリセルＭＣの転送用ＭＩＳＦＥ
ＴＱｔｌ及び駆動用ＭＩＳＦＥＴＱｄ　１．転送用ＭＩ
ＳＦＥＴＱｔ２及び駆動用ＭＩＳＦＥＴＱｄ２の夫々は
、駆動用ＭＩＳＦＥＴＱｄ１．Ｑｄ２の夫々の間の離隔
寸法のみで離隔寸法を律則する。この離隔領域には素子
分離絶縁膜４及びｐ型チャネルストッパ領域５が配置さ
れる。 第１７図に示すように、メモリセルアレイＭＡＹでのメ
モリセルＭＣの配列において、メモリセルＭＣの転送用
ＭＩｓＦＥＴＱｔｌ、Ｑｔ２の夫々の平面形状は、列方
向に隣接する他のメモリセルＭＣとの間のＹＬ−Ｙ３軸
又はＹ２−Ｙ４軸に対する、前記他のメモリセルＭＣの
転送用ＭＩＳＦＥＴＱｔｌ、Ｑｔ２の夫々の平面形状の
線対称で構成される。同様に、メモリセルＭＣの転送用
Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｔ　ｌ、Ｑｔ２の夫々の
平面形状は、行方向に隣接する他のメモリセルＭＣとの
間のＸｌ−Ｘ２軸又はＸ３−Ｘ４軸に対する、前記他の
メモリセルＭＣの転送用ＭＩＳＦＥＴＱｔｌ、Ｑｔ２の
夫々の平面形状の線対称で構成される。つまり、メモリ
セルＭＣの転送用ＭＩＳＦＥＴＱｔは列方向、行方向の
夫々において線対称の形状で構成される。 行方向に配列されたメモリセルＭＣの転送用ＭＩＳＦＥ
ＴＱｔのうち、隣接するメモリセルＭＣの転送用ＭＩＳ
ＦＥＴＱｔの夫々の互いに向い合う他方のドレイン領域
又はソース領域は一体に構成される。つまり、隣接する
一方のメモリセルＭＣの転送用ＭＩＳＦＥＴＱｔの他方
のドレイン領域又はソース領域で他方のメモリセルＭＣ
の転送用ＭＩＳＦＥＴＱｔの他方のドレイン領域又はソ
ース領域を構成し、転送用ＭＩＳＦＥＴＱｔの他方のド
レイン領域又はソース領域の占有面積を縮小する。また
、一方のメモリセルＭＣの転送用ＭＩＳＦＥＴＱｔの他
方のドレイン領域又はソース領域とそれと向い合う他方
のメモリセルＭＣの転送用ＭＩＳＦＥＴＱｔの他方のド
レイン領域又はソース領域との間には素子分離絶縁膜４
を介在しないので、この素子分離絶縁膜４に相当する分
、メモリセルＭＣの占有面積を縮小できる。 前記第１１図、第１５図乃至第１７図の夫々に示すよう
に、メモリセルアレイＭＡにおいて１列方向及び行方向
に隣接する４個のメモリセルＭＣの一部の活性領域は一
体に構成され、平面形状がリング形状で構成される。具
体的には、第１５図に示すように、例えば座標（Ｘｉ、
Ｙｌ）を中心とし、列方向に配列されかつ隣接する２個
のメモリセルＭＣ及びこの２個のメモリセルＭＣと行方
向に配列されかつ隣接する２個のメモリセルＭＣ５合計
４個のメモリセルＭＣにおいて、４個のメモリセルＭＣ
の夫々の一方の転送用ＭＩＳＦＥＴＱｔ及び一方の駆動
用ＭＩＳＦＥＴＱｄ、合計４個の転送用ＭＩＳＦＥＴＱ
ｔ及び４個の駆動用ＭＩＳＦＥＴＱｄの活性領域を一体
に構成し、リング形状の活性領域が構成される（一部を
塗りつぶした領域）、換言すれば、前記４個の転送用Ｍ
ＩＳＦＥＴＱｔ、４個の駆動用ＭＩＳＦＥＴＱｄの夫々
（合計８個のＭＩＳＦＥＴ）は、互いに向い合うソース
領域又はドレイン領域を一体に構成し、直列接続された
リング形状で構成される。つまり。 列方向、行方向の夫々に隣接する４個のメモリセルＭＣ
において、メモリセルＭＣの一方の転送用ＭＩＳＦＥＴ
Ｑｔ及び駆動用ＭＩＳＦＥＴＱｄで構成される一方のＬ
字形状の活性領域を互いに連続させ、かつ活性領域の延
在する方向（ゲート長方向）に終端がなく、活性領域の
パターンが閉じるリング形状で構成される。リング形状
の活性領域の互いに対向する内枠側、外枠側の夫々（転
送用ＭＩＳＦＥＴＱｔ、駆動用ＭＩＳＦＥＴＱｄの夫々
のゲート幅方向を規定する領域）は素子分離絶縁膜４及
びｐ型チャネルストッパ領域５で規定される。前記４個
のメモリセルＭＣの夫々の転送用ＭＩＳＦＥＴＱｔはゲ
ート長方向を行方向に一致させ、駆動用ＭＩＳＦＥＴＱ
ｄはゲート長方向を列方向に一致させているので、前記
リング形状は平面方形状（長方形状）で構成される。 前記リング形状で構成された活性領域は列方向に同一形
状でかつ同一ピッチで複数個配列され。 列方向に隣接する活性領域は素子分離絶縁膜４を介して
互いに離隔される。このリング形状の活性領域の行方向
に隣接する次段のリング形状の活性領域は、前段の配列
と同様に、列方向に同一形状でかつ同一ピッチで複数個
配列されると共に、前段の配列に対して列方向に２分の
１ピツチだけずらして配列される。つまり、前記リング
形状の活性領域は、メモリセルアレイＭＡＹにおいて、
第１５図に示す千鳥り配列となる。 メモリセルアレイＭＡＹの終端、つまりメモリセルアレ
イＭＡＹの周辺回路との境界領域となる周辺において、
前記リング形状の活性領域の平面形状には、第１５図に
示すように、余裕寸法りが確保される。メモリセルアレ
イＭＡＹの終端のリング形状の活性領域は、メモリセル
アレイＭＡＹの中央部分に配列されたリング形状の活性
領域のほぼ２分の１の半リング形状で構成される。この
半リング形状の活性領域は、単純にレイアウトルールに
基き形成した場合には、同第１５図に示すように、隣接
するメモリセルＭＣとの共用の領域（例えばソース線又
は相補性データ線ＤＬとの接続領域）を含む点ＭＥで示
す形状で形成される。 メモリセルアレイＭＡＹの終端の半リング形状の活性領
域は、その延在方向（ゲート長方向）に終端が存在し、
活性領域のパターンが閉じていないので、この領域に前
記点線Ｅで示す形状よりも大きくなる前記余裕寸法りが
付加される。この余裕寸法りは、製造プロセスにおいて
素子分離絶縁膜４を形成した際に発生するバーズビーク
のゲート長方向の寸法に相当する寸法、又はそれ以上の
寸法である。 前記メモリセルＭＣの転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ
２の夫々のゲート電極１３は、前記第１図。 第２図、第１１図及び第１７図に示すように、そのゲー
ト幅方向において、ワード線（Ｗ　Ｌ　）１３に接続さ
れる。ワード線１３は、ゲート電極１３と一体に構成さ
れ、同一導電層で構成される。メモリセルＭＣのうち、
転送用ＭＩＳＦＥＴＱｔｌのゲート電極１３には第１ワ
ード！（ＷＬユ）１３が接続され、第１ワード線１３は
第１７図に示すように素子分離絶縁膜４上を列方向に実
質的に直線で延在する。 転送用ＭＩＳＦＥＴＱｔ２のゲート電極１３には第２ワ
ード線（ＷＬ２）１３が接続され、第２ワード線１３は
同第１７図に示すように列方向に実質的に直線で延在す
る。つまり、１個のメモリセルＭＣには、互いに離隔し
、かつ同一列方向に平行に延在する２本の第１ワード線
１３及び第２ワード線１３が配置される。メモリセルア
レイＭＡＹにおいて、前記第１ワード線１３及び第２ワ
ード線１３の平面形状は、前述のＹｌ−Ｙ３軸、Ｙ２−
Ｙ４軸の夫々に対して５列方向に線対称で構成される。 また、第１ワード線１３及び第２７−ドｉ！１３の平面
形状は、Ｘｌ−Ｘ２軸、Ｘ３−Ｘ４＠の夫々に対して、
行方向に線対称で構成される。 前記第１ワード線（ＷＬＩ）１３は、第１図、第２図及
び第１１図に示すように、メモリセルＭＣの駆動用ＭＩ
ＳＦＥＴＱｄ１のゲート電極７のゲート幅方向の素子分
離絶縁膜４上に突出する部分と交差する。同様に、第２
ワード線（ＷＬ２）は、駆動用ＭＩＳＦＥＴＱｄ２のゲ
ート電極７のゲート幅方向の素子分離絶縁膜４上に突出
する部分と交差する。 また、前記メモリセルＭＣに配置された第１ワード線（
ＷＬＩ）１３、第２ワード線（ＷＬ２）１３の夫々の間
には基準電圧線（ソース線：　Ｖｓｓ）１３が配置され
る。基準電圧線１３は、メモリセルＭＣにおいて１本配
置され、メモリセルＭＣの駆動用ＭＩＳＦＥＴＱｄ　１
及びＱｄ２に共通のソース線として構成される。基準電
圧線１３は、前記ワード線１３と同一導電層で構成され
、このワード［１３とｌＩｌ隔し、かつ素子分離絶縁膜
４上を列方向に実質的に直線で平行に延在する。メモリ
セルアレイＭＡＹにおいて、基準電圧線１３の平面形状
は、Ｙｌ−Ｙ３軸、Ｙ２−Ｙ４軸の夫々に対して、列方
向に線対称で構成される。また、基準電圧線１３の平面
形状は、Ｘｌ−Ｘ２１．Ｘ３−Ｘ４軸の夫々に対して、
行方向に線対称で構成される。 前記基準電圧線１３は、第１図、第２図及び第１１図に
示すように、メモリセルＭＣの駆動用ＭＩＳＦＥＴＱｄ
１、Ｑｄ２の夫々のゲート電極７のゲート幅方向の素子
分離絶縁膜４上に突出する部分と交差する。 前記基準電圧、ｌ１１３は、第１図、第２図、第１１図
及び第１７図に示すように、駆動用ＭＩＳＦＥＴＱｄ　
１、Ｑｄ２の夫々のソース領域（ｎ″型半導体領域１１
）に接続される。基準電圧線１３はソース領域上のゲー
ト絶縁膜１２と同一層の絶縁膜１２に形成された接続孔
１４を通して接続される。基準電圧線１３は下層の多結
晶珪素膜１３Ａに形成された接続孔１４及び前記絶縁膜
１２に形成された接続孔１４の夫々を通して上層の高融
点金属珪化膜１３Ｂをソース領域であるｎ°型半導体領
域１１に直接々続する。 このように、（Ａ−１）ワード線（ＷＬ）１３で制御さ
れる転送用ＭＩＳＦＥＴＱｔ及び駆動用ＭＩＳＦＥＴＱ
ｄでメモリセルＭＣが構成されたＳＲＡＭ１において、
前記メモリセルＭＣの駆動用ＭＩＳＦＥＴＱｄ（７）ゲ
ート電極７．転送用ＭＩＳＦＥＴＱｔのゲート電極１３
及びワード線１３の夫々を異なる導電層で構成し、前記
駆動用ＭＩＳＦＥＴＱｄ、転送用ＭＩ　５ＦＥＴＱｔの
夫々を互いにゲート長方向を交差させて配置し、前記ワ
ード線１３を駆動用ＭＩＳＦＥＴＱｄのゲート電極７の
ゲート長方向に延在させ、かっこの駆動用ＭＩＳＦＥＴ
Ｑｄのゲート電極７の一部に交差させる。この構成によ
り、前記メモリセルＭＣの駆動用ＭＩＳＦＥＴＱｄの占
有面積、前記ワード＄１１３の占有面積の夫々の一部を
重ね合せ、この重ね合せた領域に相当する分、駆動用Ｍ
ＩＳＦＥＴＱｄのゲート幅方向においてメモリセルＭＣ
の占有面積を縮小できるので、ＳＲＡＭＩの集積度を向
上できる。 また、（Ａ−２）前記構成（Ａ−１）に加えて、ワード
線１３は多結晶珪素膜１３Ａ及びその上部に設けられた
高融点金属珪化１！１１１３Ｂで形成された積層構造（
複合膜）で構成され、駆動用ＭＩＳＦＥＴＱｄのゲート
電極７は多結晶珪素膜の単層構造（単層膜）で構成され
る。この構成により、前記効果の他に、前記積層構造は
前記多結晶珪素膜の単層構造に比べて比抵抗値が小さく
（多結晶珪素膜に比べて高融点金属珪化膜１３Ｂの比抵
抗値が小さく）、ワード線１３の抵抗値を低減できるの
で、メモリセルＭＣの情報書込み動作及び情報読出し動
作を速め、ＳＲＡＭＩの動作速度の高速化を図れる。さ
らに、前記積層構造は前記多結晶珪素膜の単層構造に比
べて断面々積を増加し、ワード線１３の抵抗値を低減で
きるので、同様に、ＳＲＡＭ１の動作速度の高速化を図
れる。 また、（Ａ−３）ワード線’（ＷＬ）１３で制御される
２個の転送用ＭＩＳＦＥＴＱｔでメモリセルＭＣが構成
されたＳＲＡＭ１において、前記メモリセルＭＣの２個
の転送用ＭＩｓＦＥＴＱｔｌのゲート電極１３、転送用
ＭＩＳＦＥＴＱｔ２のゲート電極１３の夫々に２本の第
１ワード線（ＷＬＩ）１３、第２７−ドＪ！（ＷＬ２）
１３の夫々を接続する。この構成により、前記メモリセ
ルＭＣの２個の転送用ＭＩＳＦＥＴＱｔｌのゲート電極
１３、転送用ＭｒＳＦＥＴＱｔ２のゲート電極１３の夫
々に２本の第１ワード線１３、第２ワード線１３の夫々
を接続するだけで、２個の転送用ＭＩＳＦＥＴＱｔｌの
ゲート電極１３、転送用ＭＩＳＦＥＴＱｔ２のゲート電
極１３の夫々の間を接続するメモリセルＭＣ内のワード
線１３の引き回しくメモリセル当り１本のワード線の場
合）を排除できるので、前記２本の第１ワード線１３、
第２ワード線１３の夫々をほぼ直線で延在しかつメモリ
セルアレイＭＡＹでの長さを短くし、第１ワード線１３
、第２ワード線１３の夫々の抵抗値を低減できる。この
結果、メモリセルＭＣの情報の書込み動作及び読出し動
作を速め、ＳＲＡＭ１の動作速度の高速化を図れる。 また、（Ａ　−４）ワード線（ＷＬ）１３で制御される
２個の転送用ＭＩ　５ＦＥＴＱｔ及び基準電圧線１３（
ソース線：　Ｖｓｓ）に接続される２個の駆動用ＭＩＳ
ＦＥＴＱｄでメモリセルＭＣが構成されたＳＲＡＭ１に
おいて、前記メモリセルＭＣの２個の転送用ＭＩＳＦＥ
ＴＱｔｌ、Ｑｔ２の夫々のゲート電極１３の夫々に、互
いに離隔しかつ同一方向に延在する２本の第１ワード線
（ＷＬＩ）１３．第２ワード線（ＷＬ２）１３の夫々を
接続し、この２本の第１ワード！！１３．第２ワード線
１３の夫々で規定された領域内に前記２個の駆動用ＭＩ
ＳＦＥＴＱｄ１及びＱｃｉ２を配置すると共に前記基準
電圧線１３を配置する。この構成により、前記構成（Ａ
−３）の効果の他に、メモリセルＭＣ内のワード線１３
の引き回しが排除されたことで、メモリセルＭＣ内の２
本の第１ワード線１３、第２ワード、１１３の夫々の間
の空領域（メモリセルＭＣの中央部）に基準電圧線１３
を配置できる。この結果、２個の駆動用ＭＩＳＦＥＴＱ
ｄ　１、Ｑｄ２の夫々のソース領域と基準電圧、１！１
３との接続距離を短縮し、駆動用ＭＩＳＦＥＴＱｄ　ｌ
、Ｑｄ２の夫々のソース領域の電位の浮きを低減できる
ので、メモリセルＭＣの情報保持の安定性を向上し、Ｓ
ＲＡＭ１の動作上の信頼性を向上できる。また、前記メ
モリセルＭＣの２個の駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ
２の夫々の間に１本の基準電圧線１３を配置し、１本の
基準電圧線１３を駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２の
夫々に共通配線として使用するので、１本の基準電圧線
１３に相当する分、メモリセルＭＣの占有面積を縮小し
、ＳＲＡＭ１の集積度を向上できる。 また、（Ａ−５）前記構成（Ａ　−４）の前記２本のワ
ード！（ＷＬ　１　、　ＷＬ　２）１３、基準電圧、１
ｉ１３の夫々は同一導電層で構成され、かつ同一列方向
に延在させる。この構成により、前記基準電圧線１３、
駆動用ＭＩＳＦＥＴＱｄのソース領域（ｎ７型半導体領
域１１）の夫々を異なる導電層で構成し、駆動用ＭＩＳ
ＦＥＴＱｄの占有面積内に基準電圧線１３を延在できる
ので、基準電圧線１３の占有面積、基準電圧線（ソース
線）と駆動用ＭＩＳＦＥＴＱｄとの素子分離領域（素子
分離絶縁膜４）の夫々に相当する分、メモリセルＭＣの
占有面積を縮小でき。 ＳＲＡＭＩの集積度を向上できる。 また、（Ａ−６）ワード線（Ｗ　Ｌ　）１３で制御され
る２個の転送用ＭＩＳＦＥＴＱｔ及び２個の駆動用ＭＩ
ＳＦＥＴＱｃｌでメモリセルＭＣが構成されたＳＲＡＭ
Ｉにおいて、前記メモリセルＭＣの転送用ＭＩ　５ＦＥ
ＴＱｔ　１のゲート電極１３に第１ワード！！（ＷＬＩ
）１３を接続すると共に、転送用ＭＩＳＦＥＴＱｔ２の
ゲート電極１３に前記第１ワード線１３と離隔しかつ同
一方向に延在する第２ワード線（ＷＬ２）１３を接続し
、前記第１ワード線１３、第２ワード線１３の夫々の間
に、前記転送用ＭＩＳＦＥＴＱｔｌの一方の半導体領域
にドレイン領域が接続された駆動用ＭＩＳＦＥＴＱｄ１
及び転送用ＭＩＳＦＥＴＱｔ２の一方の半導体領域にド
レイン領域が接続された駆動用ＭＩＳＦＥＴＱｄ２を配
置し、前記メモリセルＭＣの中心点ＣＰに対して、転送
用ＭＩＳＦＥＴＱｔｌ及び駆動用ＭＩＳＦＥＴＱｄ　１
の平面形状を、転送用ＭＩＳＦＥＴＱｔ２及び駆動用Ｍ
ＩＳＦＥＴＱｄ２の平面形状の点対称で構成する。この
構成により、前記メモリセルＭＣ内、特に転送用ＭＩＳ
ＦＥＴＱｔｌと転送用ＭＩＳＦＥＴＱｔ２との間、駆動
用ＭＩＳＦＥＴＱｄ　１と駆動用ＭＩＳＦＥＴＱｄ２と
の間の夫々において、フォトリソグラフィ技術の露光中
の回折現象（ハレーション）、エツチング液の回り込み
等、製造プロセスの条件を均一化でき、各素子の寸法の
ばらつきを低減できるので、各素子の寸法を縮小してメ
モリセルＭＣの占有面積を縮小し、ＳＲＡＭＩの集積度
を向上できる。 また、（Ａ−７）前記構成（Ａ−６）の転送用ＭＩＳＦ
ＥＴＱｔｌ、Ｑｔ２の夫々のゲート幅寸法は、駆動用Ｍ
ＩＳＦＥＴＱｄ　１、Ｑｄ２の夫々のゲート幅寸法に比
べて小さく構成される。この構成により、前記メモリセ
ルＭＣ内の転送用ＭＩＳＦＥＴＱｔｌ及び駆動用ＭＩＳ
ＦＥＴＱｄ１と転送用ＭＩＳＦＥＴＱｔ２及び駆動用Ｍ
ＩＳＦＥＴＱｄ２との間の離隔寸法を駆動用ＭＩＳＦＥ
ＴＱｄ１、Ｑｄ２の夫々の素子分離領域の寸法で一義的
に律則し、前記離隔寸法から無駄な寸法（駆動用ＭＩＳ
ＦＥＴＱｄのゲート幅寸法と転送用ＭＩＳＦＥＴＱｔの
ゲート幅寸法との差に相当する空領域）を排除できるの
で、メモリセルＭＣの占有面積を縮小し、ＳＲＡＭ１の
集積度を向上できる。 また、（Ａ−８）転送用ＭＩＳＦＥＴＱｔ及び基準電圧
線（ソース線）１３が接続された駆動用ＭＩＳＦＥＴＱ
ｄでメモリセルＭＣが構成されたＳＲＡＭ１において、
前記メモリセルＭＣの駆動用ＭＩＳＦＥＴＱｄのゲート
電極フ、基準電圧線１３の夫々を異なる導電層で構成し
、前記基準電圧線１３を前記駆動用ＭＩＳＦＥＴＱｄの
ゲート電極７のゲート長方向に延在させ、かつこの駆動
用ＭＩＳＦＥＴＱｄのゲート電極７の一部に交差させる
。この構成により、前記メモリセルＭＣの駆動用ＭＩＳ
ＦＥＴＱｄの占有面積、前記基準電圧線１３の占有面積
の夫々の一部を重ね合せ、この重ね合せた領域に相当す
る分、駆動用ＭＩＳＦＥＴＱｄのゲート幅方向において
メモリセルＭＣの占有面積を縮小できるので、ＳＲＡＭ
Ｉの集積度を向上できる。 また、（Ａ−１３）前記構成（Ａ−６）のメモリセルＭ
Ｃは、前記第１ワード線（ＷＬ）１３及び第２ワード線
（ＷＬ）１３の延在する列方向に配列された隣接する他
の第１のメモリセルＭＣとの間の前記第１及び第２ワー
ド線１３と交差する第１軸（Ｙｌ−Ｙ３軸又はＹ２−Ｙ
４軸）を中心に、前記第１のメモリセルＭＣの平面形状
に線対称の平面形状で構成され、前記メモリセルＭＣは
、前記第１及び第２ワード線１３の延在する列方向と交
差する行方向に配列された隣接する他の第２のメモリセ
ルＭＣとの間の前記第１及び第２ワード線１３に平行な
第２ｆｉ（Ｘｉ−Ｘ２軸又はＸ３−Ｘ４軸）を中心に、
前記第２のメモリセルＭＣの平面形状に線対称の平面形
状で構成される。この構成により、前記メモリセルＭＣ
の転送用ＭＩＳＦＥＴＱｔ、駆動用ＭＩＳＦＥＴＱｄの
夫々の一方の半導体領域を、隣接する第１のメモリセル
ＭＣ５第２のメモリセルＭＣの夫々のそれと兼用し、メ
モリセルＭＣの占有面積を縮小できるので、ＳＲＡＭ１
の集積度を向上できる。さらに、前記メモリセルＭＣ１
隣接する第１のメモリセルＭＣ１第２のメモリセルＭＣ
の夫々において、フォトリソグラフィ技術の露光中の回
折現象、エツチング液の回り込み等、製造プロセスの条
件を均一化し、各素子の寸法のばらつきを低減できるの
で、各素子の寸法を縮小してメモリセルＭＣの占有面積
を縮小し、よりＳＲＡＭ１の集積度を向上できる。 また、（Ｂ−１）転送用ＭＩＳＦＥＴＱｔ及び駆動用Ｍ
ＩＳＦＥＴＱｄでメモリセルＭＣが構成されるＳＲＡＭ
Ｉにおいて、前記メモリセルＭＣの転送用ＭＩＳＦＥＴ
Ｑｔのゲート電極１３を前記駆動用ＭＩＳＦＥＴＱｄの
ゲート電極７の上層にそれに比べて厚い膜厚で構成する
。この構成により、前記メモリセルＭＣの転送用ＭＩＳ
ＦＥＴＱｔ、駆動用ＭＩＳＦＥＴＱｄの夫々の領域を重
ね合せられる（Ｑｄのゲート電極７とＱｔのゲート電極
１３に一体化されたワード線１３とを重ね合せられる）
ので、メモリセルＭＣの占有面積を縮小し、ＳＲＡＭＩ
の集積度を向上できると共に、駆動用ＭＩＳＦＥＴＱｄ
のゲート電極（メモリセルの最下層）７の膜厚を薄くし
、上層の段差形状の成長を低減し、平担化できるので、
上層配線（ゲート電極１３、ワード線１３、基準電圧線
１３の夫々又はその上層配線）の断線不良等を低減し、
ＳＲＡＭＩの電気的信頼性を向上できる。 また、（Ｂ−２）転送用ＭＩＳＦＥＴＱｔ及び駆動用Ｍ
ＩＳＦＥＴＱｄで構成されるメモリセルＭＣがワード線
（ＷＬ）１３、データ線（ＤＬ：３３）の夫々に接続さ
れるＳＲＡＭＩにおいて、前記メモリセルＭＣの転送用
ＭＩＳＦＥＴＱｔのゲート電極１３、前記ワード線１３
の夫々を同一層で、かつ前記駆動用ＭＩＳＦＥＴＱｄの
ゲート電極７の上層にそれに比べて厚い膜厚で構成する
。この構成により、前記構成（Ｂ−１）の効果の他に、
前記ワード線１３の断面々積を増加し、このワード線１
３の抵抗値を低減できるので、メモリセルＭＣの情報書
込み動作及び情報読出し動作を速め、ＳＲＡＭ１の動作
速度の高速化を図れる６ また、（Ｂ−３）前記構成（Ｂ−１）又はＣＢ−２）の
駆動用ＭＩＳＦＥＴＱｄのゲート電極７は多結晶珪素膜
の単層構造で構成し、前記転送用ＭＩＳＦＥＴＱｔのゲ
ート電極１３は多結晶珪素膜１３Ａ及びその上部に設け
られた高融点金属珪化膜１３Ｂで形成された積層構造で
構成される。この構成により、前記ゲート電極１３の積
層構造は前記ゲート電極７の多結晶珪素膜の単層構造に
比べて比抵抗値が小さいので、よりＳＲＡＭ１の動作速
度の高速化を図れる。 また、（Ｂ−４）転送用ＭＩＳＦＥＴＱｔ及び駆動用Ｍ
ＩＳＦＥＴＱｄで構成されるメモリセルＭＣがワード線
（Ｗ　Ｌ　）１３、データ線（ＤＬ：３３）、基準電圧
線（ソース線：　Ｖｓｓ）１３の夫々に接続されたＳＲ
ＡＭＩにおいて、前記メモリセルＭＣの転送用ＭＩＳＦ
ＥＴＱｔのゲート電極１３、前記ワード線１３、前記基
準電圧線１３の夫々を同一導電層で、かつ前記駆動用Ｍ
ＩＳＦＥＴＱｄのゲート電極７と異なる層にそれに比べ
て比抵抗値が小さい導電層（ポリサイド構造）で構成す
る。この構成により２前記ワード線１３、基準電圧線１
３の夫々の比抵抗値を低減できる（及び積層構造で膜厚
を稼ぎその抵抗値を低減できる）ので、メモリセルＭＣ
の情報書込み動作及び情報読出し動作を速め、ＳＲＡＭ
１の動作速度の高速化を図れる。 また、（Ｂ−５）転送用ＭＩＳＦＥＴＱｔ及び駆動用Ｍ
ｒｓＦＥＴＱｄでメモリセルＭＣが構成されるＳＲＡＭ
Ｉにおいて、前記メモリセルＭＣの転送用ＭＩＳＦＥＴ
ＱｔをＬＤＤ構造で構成し、前記駆動用ＭＩＳＦＥＴＱ
ｄを２重ドレイン（ＤＤＤ）構造で構成する。この構成
により、前記メモリセルＭＣの駆動用ＭＩＳＦＥＴＱｄ
の駆動能力（単位コンダクタンスｇｍ）を転送用ＭＩＳ
ＦＥＴＱｔの駆動能力（単位ｇｍ）に比べて大きくし、
メモリセルＭＣの実効的なβレシオを大きくできるので
、駆動用ＭＩＳＦＥＴＱｄの占有面積を縮小してメモリ
セルＭＣの占有面積を縮小でき、ＳＲＡＭ１の集積度を
向上できる。さらに、前記メモリセルＭＣの実効的なβ
レシオを大きくしたことにより、メモリセルＭＣの情Ｎ
蓄積ノード領域に保持された情報の安定性を向上できる
ので、メモリセルＭＣの誤動作を低減し、ＳＲＡＭＩの
動作上の信頼性を向上できる。 前記メモリセルＭＣに配置された容量素子Ｃは。 第１図、第２図、第１２図及び第１８図に示すよウニ、
　主＆、−第１　電１７　、　ｗｉｔｔ体膜２１、第２
１！極２３の夫々を順次積層して構成される。つまり、
容量素子Ｃはスタックド（積層）構造で構成される。メ
モリセルＭＣには主に２個の容量素子Ｃが配置され、こ
の２個の容量素子ＣはメモリセルＭＣの情報蓄積ノード
領域間に直列に接続され配置される。 前記第１電極７は駆動用ＭＩＳＦＥＴＱｄのゲート電極
（第１層目のゲート材形成工程で形成された多結晶珪素
膜）の一部で構成される。つまり。 メモリセルＭＣの一方の駆動用ＭＩＳＦＥＴＱｄ１のゲ
ート電極７は２個のうちの一方の容量素子Ｃの第１電極
７を構成する。他方の駆動用ＭＩＳＦＥＴＱｄ２のゲー
ト電極７は他方の容量素子Ｃの第１電極７を構成する。 誘電体膜２１は前記第１電極（ゲート電極）７上に構成
される。誘電体膜２１は、第１電極７以外の領域にも構
成されるが、第１電極７上において、第１ワード線（Ｗ
ＬＩ）１３、基準電圧線１３の夫々で規定される領域、
及び第２ワード線（Ｗ　Ｌ　２　）１３．基準電圧線１
３の夫々で規定される領域が容量素子Ｃの実質的な誘電
体膜として使用される。この誘電体膜２１は例えば酸化
珪素膜で形成される。 第２電極２３は前記第１電極７上に誘電体膜２１を介し
て構成される。第２電極２３は前記誘電体膜２１とほぼ
同様にワード＠　（Ｗ　Ｌ　）１３、基準電圧＃！１３
の夫々で規定される領域が容量素子Ｃの実質的な第２電
極として使用される。第２電極２３は、第３層目のゲー
ト材形成工程で形成され、例えば単層の多結晶珪素膜で
形成される。多結晶珪素膜には抵抗値を低減するｎ型不
純物例えばＰ（又はＡｓ）が導入される。 つまり、前記容量素子Ｃは、駆動用ＭＩＳＦＥＴＱｄ　
１のゲート電極子を第１電極７とし、駆動用ＭＩＳＦＥ
ＴＱｄ　１の領域に配置された容量素子Ｃと、駆動用Ｍ
ＩＳＦＥＴＱｄ２のゲート電極７を第１電極７とし、駆
動用ＭＩＳＦＥＴＱｄ２の領域に配置された容量素子Ｃ
とで構成される。 この容量素子Ｃの第２電極２３は、後述するが、負荷用
ＭＩＳＦＥＴＱＰのゲート電極２３としても構成される
。また、容量素子Ｃの第２電極２３は、負荷用ＭＩＳＦ
ＥＴＱＰのドレイン領域（実際にはｎ型チャネル形成領
域２６Ｎ）と転送用ＭＩＳＦＥＴＱｔの一方の半導体領
域、駆動用ＭＩＳＦＥＴＱｄのドレイン領域、駆動用Ｍ
ＩＳＦＥＴＱｄのゲート電極７の夫々とを接続する導電
層（中間導電層）２３としても構成される。 前記駆動用ＭＩＳＦＥＴＱｄ　１の領域に配置された一
方の容量素子Ｃの第２電極２３は、駆動用ＭＩ　５ＦＥ
ＴＱｄ　１のドレイン領域（１１）、転送用ＭＩＳＦＥ
ＴＱｔｌの一方の半導体領域（１８）、駆動用ＭＩＳＦ
ＥＴＱｄ２のゲート電極７の夫々に接続される。これら
の接続は、容量素子Ｃの第２電極２３を駆動用ＭＩ　５
ＦＥＴＱｄ　１のゲート長方向（列方向）に引き出した
、前記第２電極２３と同一層でかつ一体に構成された導
電層２３で行われる。導電層２３は、絶縁膜（誘電体膜
２１と同一層）２１、絶縁膜８．絶縁膜１２の夫々を除
去して形成された接続孔２２を通して、前記ドレイン領
域、一方の半導体領域、ゲート電極７の夫々に接続され
る。同様に。 前記駆動用ＭＩＳＦＥＴＱｄ２の領域に配置された他方
の容量素子Ｃの第２電極２３は、駆動用ＭＩＳＦＥＴＱ
ｄ２のドレイン領域（１１）％転送用ＭＩＳＦＥＴＱｔ
２の一方の半導体領域（１８）、駆動用ＭＩＳＦＥＴＱ
ｄ１のゲート電極７の夫々に接続される。これらの接続
は、容量素子Ｃの第２電極２３を駆動用ＭＩＳＦＥＴＱ
ｄ２のゲート長方向に引き出した導電層２３で行われる
。導電層２３は接続孔２２を通して前記ドレイン領域、
一方の半導体領域、ゲート電極７の夫々に接続される。 前記メモリセルアレイＭＡＹにおいて、列方向に配列さ
れたメモリセルＭＣの容量素子Ｃは、第１８図に示すよ
うに、Ｙｌ−Ｙ３軸又はＹ　２−Ｙ４軸に対して、第２
電極２３（及び導電層２３）の平面形状を線対称で構成
する。また１行方向に配列されたメモリセルＭＣの容量
素子Ｃは、前述の駆動用ＭＩＳＦＥＴＱｄ及び転送用Ｍ
ＩＳＦＥＴＱｔの線対称の配列と異なり、第２電極２３
の平面形状を非線対称で構成する。つまり、列方向に配
列されたメモリセルＭＣの容量素子Ｃの第２電極２３の
配列に対して１行方向に隣接する次段の列方向に配列さ
れたメモリセルＭＣの容量素子Ｃは、前記前段の第２電
極２３と同様に、第２電極２３の平面形状を列方向に線
対称で構成すると共に、第２電極２３の平面形状を前記
前段のメモリセルＭＣの配列に対して１個のメモリセル
ＭＣ分（１メモリセルピツチ）だけ列方向にずらして構
成される。メモリセルアレイＭＡＹにおいて、前述のメ
モリセルＭＣの容量素子Ｃの第２電極２３（及び導電層
２３）の配列は、後述するが、主に第２電極２３の上層
に形成される電源電圧線（Ｖｃｃ　：　２６Ｐ　）及び
負荷用ＭＩＳＦＥＴＱｐの平面形状が行方向に対して非
線対称で構成されるので、これに律則される。 前記メモリセルＭＣの２個の負荷用ＭＩＳＦＥＴＱｐｌ
、Ｑｐ２の夫々は、第１図、第２図、第１３図及び第１
９図に示すように、駆動用ＭＩＳＦＥＴＱｄの領域上に
構成される。負荷用ＭＩＳＦＥＴＱｐ　１は駆動用ＭＩ
ＳＦＥＴＱｄ２の領域上に構成され、負荷用ＭＩＳＦＥ
ＴＱｐ２は駆動用ＭＩＳＦＥＴＱｄ１上に構成される。 負荷用ＭＩＳＦＥＴＱｐ１．Ｑｐ２の夫々は駆動用ＭＩ
ＳＦＥＴＱｄ　１−　Ｑｄ　２の夫々のゲート長方向に
ゲート長方向をほぼ直交させ配置される。この負荷用Ｍ
ＩＳＦＥＴＱｐ１．Ｑｐ２の夫々は、主にｎ型チャネル
形成領域２６Ｎ、ゲート絶縁１１１２４、ゲート電極２
３、ソース領域２６Ｐ及びドレイン領域２６Ｐで構成さ
れる。 前記ゲート電極２３は前記容量素子Ｃの第２電極（第３
層目のゲート材形成工程で形成される多結晶珪素膜）２
３で構成される。つまり、駆動用ＭＩＳＦＥＴＱｄ　１
の領域に配置された一方の容量素子Ｃの第２電極２３は
負荷用ＭＩＳＦＥＴＱｐ２のゲート電極２３を構成する
。駆動用ＭＩＳＦＥＴＱｄ２の領域に配置された他方の
容量素子Ｃの第２電極２３は負荷用ＭｒＳＦＥＴＱｐｌ
のゲート電極２３を構成する。 前記ゲート絶縁膜２４は前記ゲート電極２３上に構成さ
れる。ゲート絶縁膜２４は例えば酸化珪素膜で構成され
る。 ｎ型チャネル形成領域２６Ｎは前記ゲート電極２３上に
ゲート絶縁膜２４を介して構成される。ｎ型チャネル形
成領域２６Ｎはそのゲート長方向を駆動用ＭＩＳＦＥＴ
Ｑｄのゲート幅方向にほぼ一致させ配置される。ｎ型チ
ャネル形成領域２６Ｎは、第４層目のゲート材形成工程
で形成され、例えば多結晶珪素膜で構成される。多結晶
珪素膜には負荷用ＭＩＳＦＥＴＱＰのしきい値電圧をエ
ンハンスメント型に設定するｎ型不純物（例えばＰ）が
導入される。負荷用ＭＩＳＦＥＴＱＰは、動作時（ＯＮ
動作時）、情報蓄積ノード領域に電源電圧Ｖｃｃを充分
に供給できるので、情報の安定な保持ができる。また、
負荷用ＭＸＳＦＥＴＱＰは、非動作時（ＯＦＦ動作時）
、情報蓄積ノード領域への電源電圧Ｖｃｃの供給をほぼ
確実に遮断できるので、スタンバイ電流量を低減し、低
消費電力化が図れる。 この点、負荷用ＭＩＳＦＥＴＱｐは負荷用高抵抗素子に
比べて異なる。 前記ソース領域２６Ｐは前記ｎ型チャネル形成領域２６
Ｎの一端側（ソース領域側）に一体に構成されかつ同一
導電層で形成されたＰ型導電層（２６Ｐ　）で構成され
る。つまり、ソース領域（Ｐ型導電層）２６Ｐは第４層
目のゲート材形成工程で形成された多結晶珪素膜で形成
され、この多結晶珪素膜にばｐ型不純物（例えばＢＦ、
）が導入される。ソース領域２６Ｐは、第２図、第１３
図及び第１９図に符号２６ｐを付けて二点鎖線で囲まれ
た領域内において（一部は電源電圧線２６Ｐとして構成
される）構成される。前記ドレイン領域２６Ｐは、ｎ型
チャネル形成領域２６Ｎの他端側（ドレイン側）に一体
に構成され、ソース領域２６Ｐと同様に、同一導電層で
形成されたｐ型導電層（２６Ｆ　）で構成される。ドレ
イン領域２６Ｐは符号２６ｐを付けて二点鎖線で囲まれ
た領域内において構成される。つまり、後述する製造プ
ロセスにおいては、二点鎖線で囲まれた領域２６ｐ内に
、ソース領域及びドレイン領域２６Ｐを形成するｐ型不
純物が導入され、それ以外の領域はｎ型チャネル形成領
域２６Ｎとして構成される。 前記負荷用ＭＩＳＦＥＴＱｐｌのドレイン領域２６Ｐは
、転送用ＭＩ　５ＦＥＴＱｔ　１の一方の半導体領域、
駆動用ＭＩＳＦＥＴＱｄ１のドレイン領域及び駆動用Ｍ
ＩＳＦＥＴＱｃ１２のゲート電極７に接続される。同様
に、負荷用ＭＩＳＦＥＴＱｐ２のドレイン領域２６Ｐは
、転送用ＭＩ　５ＦＥＴＱｔ２の一方の半導体領域、駆
動用ＭＩＳＦＥＴＱｄ２のドレイン領域及び駆動用ＭＩ
　５ＦＥＴＱｄ１のゲート電極子に接続される。これら
の接続は前記導電層２３を介して行われる。 また、負荷用ＭＩＳＦＥＴＱｐのドレイン領域２６Ｐは
ｎ型チャネル形成領域２８Ｎを介してゲート電極２３か
ら離隔される。換言すれば、負荷用ＭＩＳＦＥＴＱｐは
ゲート電極２３とドレイン領域２６Ｐとが重なりを持た
ずに離隔される。つまり、負荷用ＭＩＳＦＥＴＱＰのド
レイン領域２６Ｐ側はオフセット構造で構成される。こ
のオフセット構造の負荷用ＭＩＳＦＥＴＱＰはｎ型チャ
ネル形成領域２６Ｎ−ドレイン領域２６Ｐ間のブレーク
ダウン耐圧を向上できる。すなわち、このオフセット構
造は、ドレイン領域２６Ｐとゲート電極２３によってチ
ャージが誘起されるｎ型チャネル形成領域２６Ｎとを離
隔することによって、ドレイン領域２６Ｐとｎ型チャネ
ル形成領域２８Ｎとのｐｎ接合部のブレークダウン耐圧
を向上できる。本実施例の場合、負荷用ＭＩＳＦＥＴＱ
ｐは約０．６［ｕｍ］又はそれ以上の寸法のオフセット
寸法（離隔寸法）で構成される。 前記導電層２３は前述のように容量素子Ｃの第２電極２
３を引き出して構成される（第３層目のゲート材形成工
程で形成された多結晶珪素膜）、導電層２３は負荷用Ｍ
ＩＳＦＥＴＱｐのゲート電極２３と同一導電１で形成さ
れる。この導電層２３は層間絶縁膜２４に形成された接
続孔２５を通して上層の負荷用ＭＩＳＦＥＴＱＰのｐ型
ドレイン領域２６Ｐに接続される。また、前述のように
、導電層２３は接続孔２２を通して転送用ＭＩＳＦＥＴ
Ｑｔの一方の半導体領域、駆動用ＭＩＳＦＥＴＱｄのド
レイン領域及びゲート電極７に接続される。このように
構成される導電層２３は、導電層２３の膜厚、及び導電
層２３の上側の接続孔２５の位置と下側の接続孔２２の
位置との間の寸法に相当する分、負荷用ＭＩＳＦＥＴＱ
ｐのドレイン領域２６Ｆの他端側、転送用ＭＩＳＦＥＴ
Ｑｔの一方の半導体領域（１８）及び駆動用ＭＩＳＦＥ
ＴＱｄのドレイン領域（１１）の夫々の間を離隔できる
。導電層２３はｎ型不純物が導入された多結晶珪素膜で
形成されるので、前記Ｐ型ドレイン領域２６Ｐを形成す
るｐ型不純物の前記一方の半導体領域（１８）、ドレイ
ン領域（１１）の夫々への拡散距離を導電層２３で増加
できる。つまり、導電層２３は、転送用ＭＩＳＦＥＴＱ
ｔ、駆動用ＭＩＳＦＥＴＱｄの夫々のチャネル形成領域
に、負荷用ＭＩＳＦＥＴＱＰのドレイン領域２６Ｐのｐ
型不純物が拡散されることを低減し、転送用ＭＩＳＦＥ
ＴＱｔ、駆動用ＭＩＳＦＥＴＱｄの夫々のしきい値電圧
の変動を防止できる。前記導電層２３は、負荷用ＭＩＳ
ＦＥＴＱｐのゲート電極２３、容量素子Ｃの第２電極２
３又はそれから引き出された導電層２３と同一導電層（
同一製造工程）で形成されるので、構造上導電層数を低
減できる。また、導電層２３は製造プロセスの製造工程
数を低減できる。 このように、（Ｂ−７）２６Ｎの駆動用ＭＩＳＦＥＴＱ
ｄ及び２個の負荷用ＭＩＳＦＥＴＱｐでメモリセルＭＣ
が構成されるＳＲＡＭ１において、前記メモリセルＭＣ
の一方の駆動用ＭＩＳＦＥＴＱｄの上部に、この一方の
駆動用ＭＩＳＦＥＴＱｄのゲート電極７、一方の負荷用
ＭＩＳＦＥＴＱＰのゲート電極２３の夫々を対向させ、
一方の負荷用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｐを設け、
この一方の負荷用ＭＩＳＦＥＴＱｐのドレイン領域２６
Ｐを、一方の又は他方の負荷用ＭＩＳＦＥＴＱＰのゲー
ト電極２３と同一導電層で形成された導電層（中間導電
層）２３を介在させ、他方の駆動用ＭＩＳＦＥＴＱｄの
ドレイン領域（１１）に接続する。この構成により、前
記メモリセルＭＣの一方の負荷用ＭＩＳＦＥＴＱｐのド
レイン領域２６Ｆと他方の駆動用ＭＩＳＦＥＴＱｄのド
レイン領域との間の距離を前記導電層２３で離隔し、前
記一方の負荷用ＭＩＳＦＥＴＱｐのドレイン領域２６Ｐ
を形成するｐ型不純物の他方の駆動用ＭＩＳＦＥＴＱｄ
のドレイン領域への拡散を防止できるので、前記他方の
駆動用ＭＩＳＦＥＴＱｄへの前記ｐ型不純物の拡散に基
くしきい値電圧の変動の防止等、ＳＲＡＭＩの電気的特
性を向上できる。さらに、同様に、前記一方の負荷用Ｍ
Ｉ　５ＦＥＴＱｐ（７）ｐ型ドレイン領域２６ｐは導電
層（中間導電層）２３を介して他方の転送用ＭＩＳＦＥ
ＴＱｔの一方の半導体領域（１８）にも接続されるので
、この転送用ＭＩＳＦＥＴＱｔのしきい値電圧の変動も
防止できる。 また、（Ｂ−８）前記構成（Ｂ−７）のメモリセルＭＣ
の負荷用ＭＩ　５ＦＥＴＱＰのドレイン領域２６Ｐをオ
フセット構造で構成する。この構成により、前記負荷用
ＭＩＳＦＥＴＱｐのドレイン領域２６Ｐ−ｎ型チャネル
形成領域２６Ｎ間のブレークダウン耐圧を向上し、負荷
用ＭＩＳＦＥＴＱｐの占有面積を縮小できるので、メモ
リセルＭＣの占有面積を縮小し、ＳＲＡＭＩの集積度を
向上できる。 前記負荷用ＭＩＳＦＥＴＱｐのソース領域（ｐ型溝電層
２６Ｐ）には電源電圧線（Ｖｃｃ）２６Ｐが接続される
。電源電圧線２６Ｐは前記ソース領域であるｐ型溝電層
２６Ｐと一体に構成されかつ同一導電層で構成される。 つまり、電源電圧線２６Ｐは第４層目のゲート材形成工
程で形成された多結晶珪素膜で形成され、この多結晶珪
素膜には抵抗値を低減するｐ型不純物（例えばＢＦ、）
が導入される。 前記電源電圧線２６ＰはメモリセルＭＣ内に２本配置さ
れる。この２本の電源電圧線２６Ｐは、メモリセルアレ
イＭＡＹにおいて、第１９図に示すように、互いに離隔
しかつ同一列方向をほぼ平行に延在する。メモリセルＭ
Ｃに配置される一方の電源電圧Ｍ２６Ｐは、負荷用ＭＩ
ＳＦＥＴＱｐ２のソース領域と一体に構成され、第１ワ
ードＡＩ（ＷＬｌ）１３上をそれに沿って延在する。他
方の電源電圧Ｍ２６Ｐは、負荷用ＭＩＳＦＥＴＱｐｌの
ソース領域と一体に構成され、第２ワード線（ＷＬ２）
１３上をそれに沿って延在する。 前記第１３ｒｊ！Ｉ及び第１９図に示すように、メモリ
セルＭＣにおいて、一方の電源電圧１２６Ｐは列方向に
延在すると共に、転送用ＭＩＳＦＥＴＱｔ１の他方の半
導体領域（工８）と相補性データＭＤＬの第１データ線
（ＤＬＩ：３３）との接続部分（後述する中間導電層２
３）を列方向に迂回する。つまり、一方の電源電圧線２
６Ｆは、メモリセルＭＣの負荷用ＭＩＳＦＥＴＱｐｌと
前記接続部分との間を通過せず、この接続部分と行方向
に隣接する（上側に配置された）他のメモリセルＭＣの
負荷用ＭＩＳＦＥＴＱｐｌとの間を迂回する。また、一
方の電源電圧１１２６Ｐは前記行方向に隣接する（上側
に配置された）他のメモリセルＭＣの一方の電源電圧線
２６Ｐと兼用される。他方の電源電圧線２６Ｐは、同様
に列方向に延在すると共に、転送用ＭＩＳＦＥＴＱｔ２
の他方の半導体領域（１８）と相補性データ線ＤＬの第
２データＩＩ（Ｄ　Ｌ　２　：　３３）との接続部分（
後述する中間導電層２３）を列方向に迂回する。 他方の電源電圧４！２６ＰはメモリセルＭＣの負荷用Ｍ
ＩＳＦＥＴＱｐ２と前記接続部分との間を迂回し、この
接続部分と行方向に隣接する（下側に配置された）他の
メモリセルＭＣの負荷用ＭＩＳＦＥＴＱＰ２との間は通
過しない、また、同様に他方の電源電圧ｍｚｓｐは前記
行方向に隣接する（下側に配置された）他のメモリセル
ＭＣの他方の電源電圧線２６Ｐと兼用される。つまり、
１個のメモリセルＭＣには２本の電源電圧線２６Ｐが配
置されるが、この２本の電源電圧線２６Ｆの夫々は列方
向の上下に隣接する他のメモリセルＭＣの夫々の電源電
圧線２６Ｐと兼用されるので、ＩＩＩのメモリセルＭＣ
には実質的に１本の電源電圧線２６Ｐが配置されること
になる。 前記メモリセルＭＣに配置された２本の電源電圧ｍ２６
Ｐは、第１９図に示すように、前記メモリセルアレイＭ
ＡＹの列方向において、Ｙｌ−Ｙ３軸又はＹ２−Ｙ４軸
に対して、平面形状を線対称で構成する。また、メモリ
セルＭＣに配置された２本の電源電圧線２６は、メモリ
セルアレイＭＡＹの行方向において、前述の駆動用ＭＩ
ＳＦＥＴＱｄ及び転送用ＭＩＳＦＥＴＱｔの線対称の配
列と異なり、かつ容量素子Ｃの第２電極２３の配列と同
様に、平面形状を非線対称で構成する。つまり。 列方向に配列されたメモリセルＭＣを延在する電源電圧
線２６Ｐの平面形状に対して、行方向に隣接する次段の
列方向に配列されたメモリセルＭＣを延在する電源電圧
線２６Ｐは、前記前段のメモリセルＭＣを延在する電源
電圧線２６Ｐと同様に、列方向に線対称で構成すると共
に、前記前段のメモリセルＭＣを延在する電源電圧線２
６Ｐに対して１個のメモリセルＭＣ分（１メモリセルピ
ンチ）だけ列方向にずらして構成される。メモリセルア
レイＭＡＹにおイテ、電源電圧ｌｉ！２６Ｐノ転送用Ｍ
ＩＳＦＥＴＱｔの他方の半導体領域と相補性データ線Ｄ
Ｌとの接続部分（中間導電層２３）の迂回は同一行方向
である上側に行われる。つまり、電源電圧線２６Ｐは、
第１９図に示すように、前記接続部分をすべて上側に迂
回する。 このように、（Ａ−１４）前記構成（Ａ−１３）のメモ
リセルＭＣの転送用ＭＩＳＦＥＴＱｔｌの他方の半導体
領域（１８）に相補性データ線ＤＬの第１データ線（Ｄ
ＬＩ：３３）が接続され、転送用ＭＩＳＦＥＴＱｔ２の
他方の半導体領域に相補性データＩＩＡＤＬの第２デー
タ線（ＤＬ２：３３）が接続され、前記第１ワード、１
（ＷＬＩ）１３に沿い、前記転送用ＭＩＳＦＥＴＱｔｌ
の他方の半導体領域と第１データ線（ＤＩ、１）との接
続部（中間導電層２３）を迂回し、かつ前記転送用ＭＩ
ＳＦＥＴＱｔ２の一方の半導体領域（１８）に負荷用Ｍ
ＩＳＦＥＴＱｐ２を介して接続される第１の電源電圧線
（ソース線）２６Ｐを延在させ、前記第２ワード線（Ｗ
　Ｌ　２　）１３に沿い、前記転送用ＭＩＳＦＥＴＱｔ
２の他方の半導体領域と第２データＩＩ（ＤＬ２）との
接続部（中間導電層２３）を前記第１の電源電圧線２６
Ｐと同一の方向に迂回し、かつ前記転送用ＭＩＳＦＥＴ
Ｑｔｌの一方の半導体領域に負荷用ＭＩＳＦＥＴＱｐｌ
を介して接続される第２の電源電圧線（ソース線）２６
Ｐを延在させる。すなわち、（Ａ−１５）前記構成（Ａ
−１４）のメモリセルＭＣに配置された２本の電源電圧
１！２６Ｐは、メモリセルアレイＭＡＹにおいて、列方
向（Ｙｌ−Ｙ３軸又はＹ２−Ｙ４軸）に線対称で構成さ
れ、行方向（Ｘｉ−Ｘ２軸又はＸＸ３−Ｘ４軸）に非線
対称で構成される。この構成により、前記転送用ＭＩＳ
ＦＥＴＱｔの他方の半導体領域と相補性データ線ＤＬと
の接続部（中間導電層２３）において、２本の電源電圧
線２６Ｐを一方向（上側）のみに迂回させ、前記接続部
と負荷用ＭＩＳＦＥＴＱｐｌとの間に一方の電源電圧線
２６Ｐ（又は前記接続部と負荷用ＭＩＳＦＥＴＱＰ２と
の間に他方の電源電圧線２６Ｐ）が配置されないので、
前記一方の電源電圧＠２６Ｐが配置されない分、前記メ
モリセルＭＣの前記接続部と負荷用ＭＩＳＦＥＴＱｐｌ
との間の占有面積を縮小し。 ＳＲＡＭ１の集積度を向上できる。なお、この効果は、
メモリセルＭＣの負荷用ＭＩＳＦＥＴＱＰを負荷用高抵
抗素子に変えた場合においても同様に得ることができる
。 前述のメモリセルＭＣに配置された容量素子Ｃのうち、
駆動用ＭＩＳＦＥＴＱｄ　ｌ上に配置された容量素子Ｃ
の第２電極２３（及び導電層２３）は、第１３図に示す
ように、一方の電源電圧線２６Ｐを前記接続部分（中間
導電層２３）において、上側の他のメモリセルＭＣに迂
回させ、前記接続部分と負荷用ＭＩＳＦＥＴＱｐｌとの
間の離隔寸法を縮小しているので、この縮小した寸法に
相当する分、平面形状が縮小される。また、メモリセル
ＭＣの駆動用ＭＩＳＦＥＴＱｄ２上に配置された容量素
子Ｃの第２電極２３（及び導電層２３）は、他方の電源
電圧４１２６Ｐを前記接続部分（中間導電層２３）にお
いて。 このメモリセルＭＣに迂回させ、前記接続部分と負荷用
ＭＩＳＦＥＴＱＰ２との間に他方の電源電圧線２６Ｐを
通過させるので、この他方の電源電圧線２６Ｐの通過に
相当する分、平面形状が増大する。 つまり、電源電圧線２６Ｐは集積度を向上する目的でメ
モリセルＭＣ上を必ず延在するので、この電源電圧線２
６ＰがメモリセルＭＣ上を迂回する側である、駆動用Ｍ
ＩＳＦＥＴＱｄＺ上に配置された容量素子Ｃの第２電極
２３（及び導電層２３）の平面形状を基準にした場合、
駆動用ＭＩＳＦＥＴＱｄ１上に配置された容量素子Ｃの
第２電極２３（及び導電層２３）の平面形状は縮小され
る。したがって。 メモリセルＭＣの容量素子Ｃの第２電極２３（及び導電
層２３）は、行方向（Ｘ　１−　Ｘ　２軸又はＸ３−Ｘ
４軸）に線対称で配置した場合には、駆動用ＭＩＳＦＥ
ＴＱｄ２上に配置される第２電極２３の平面形状ですべ
ての第２電極２３の平面形状が律則され、メモリセルＭ
Ｃの占有面積が増大するが、前述のように、電源電圧線
２６Ｐの配置に対応させて、行方向に非線対称で配置す
ることにより、駆動用ＭＩＳＦＥＴＱｄ　ｌ上の第２電
極２３の平面形状の縮小に相当する分、メモリセルＭＣ
の占有面積を縮小できる。 このように、（Ａ−１６）前記構成（Ａ−１５）のメモ
リセルＭＣの負荷用ＭＩＳＦＥＴＱＰ　１、Ｑｐ２の夫
々のゲート電極２３（容量素子Ｃの第２電極２３及び導
電層２３）の平面形状は、前記列方向に線対称で構成さ
れ、前記行方向に非線対称で構成される。この構成によ
り、メモリセルＭＣの２個の負荷用ＭＩＳＦＥＴＱｐの
うち、負荷用ＭＩＳＦＥＴＱｐ　２のゲート電極２３（
第２電極２３及び導電層２３）の平面形状を縮小できる
ので、この縮小に相当する分、メモリセルＭＣの占有面
積を縮小し、ＳＲＡＭ１の集積度を向上できる。 前記メモリセルＭＣの転送用ＭＩＳＦＥＴＱｔの他方の
半導体領域（１８）は、第１図、第２図、第１４図及び
第２０図に示すように、相補性データ線（ＤＬ）３３に
接続される。メモリセルＭＣの一方の転送用ＭＩＳＦＥ
ＴＱｔｌは相補性データ線３３の第１データ線（ＤＬＬ
）３３に接続される。他方の転送用ＭＩＳＦＥＴＱｔ２
は相補性データ線３３の第２データ線（ＤＬ２）に接続
される。この転送用ＭＩＳＦＥＴＱｔの他方の半導体領
域、相補性データ線３３の夫々の接続は、下層側から上
層側に向って順次積層された中間導電層２３．２９、埋
込型電極３２の夫々を介して行われる。 前記中間導電層２３は、第１図、第２図、第１２図及び
第１８図に示すように１層間絶縁膜２１上に構成される
。この中間導電層２３の一部は、サイドウオールスペー
サ１６で規定された領域内において、前記層間絶縁膜２
１に形成された接続孔２２を通して転送用ＭＩＳＦＥＴ
Ｑｔの他方の半導体領域（１８）に接続される。前記接
続孔２２はサイドウオールスペーサ１６で規定される領
域よりも大きい（ゲート電極１３側に大きい）開口サイ
ズで構成される。前記サイドウオールスペーサ１６は前
述のように転送用ＭＩＳＦＥＴＱｔのゲート電極１３の
側壁にそれに対して自己整合で形成される。つまり、中
間導電層２３の一部はサイドウオールスペーサ１６に律
則された位置にかつそれに対して自己整合で転送用ＭＩ
ＳＦＥＴＱｔの他方の半導体領域に接続される。中間導
電層２３の他部は、少なくとも、この中間導電層２３と
上層の中間導電層２９との製造プロセスのマスク合せ余
裕寸法に相当する分、層間絶縁膜２１上に引き出される
。この中間導電層２３は、転送用ＭＩＳＦＥＴＱｔの他
方の半導体領域、中間導電層２９の夫々に製造プロセス
のマスク合せずれが生じる場合でも、このマスク合せず
れを吸収し、転送用ＭＩＳＦＥＴＱｔの他方の半導体領
域にそれに対して自己整合で中間導電層２９を見かけ上
接続できる。 前記中間導電層２３は前記負荷用ＭＩＳＦＥＴＱＰのゲ
ート電極２３、容量素子Ｃの第２電極２３．導電層２３
の夫々と同一導電層で構成される。つまり、第３層目の
ゲート材形成工程で形成される多結晶珪素膜で形成され
、この多結晶珪素膜には抵抗値を低減するｎ型不純物が
導入される。 前記中間導電層２９は、第１図、第２図、第１４図及び
第２０図に示すように、層間絶縁膜２７上に構成される
。中間導電層２９の一端側は層間絶縁膜２７に形成され
た接続孔２８を通して前記中間導電層２３に接続される
。この中間導電層２３は前述のように転送用ＭＩＳＦＥ
ＴＱｔの他方の半導体領域に接続される。中間導電層２
９の他端側は、列方向に引き出され１層間絶縁膜３０に
形成された接続孔３１内に埋込まれた埋込型電極３２に
接続される。この埋込型電極３２は相補性データ線３３
に接続される。 前記転送用ＭＩＳＦＥＴＱｔｌの他方の半導体領域に一
端側が接続される中間導電層２９は、転送用ＭＩＳＦＥ
ＴＱｔ２の他方の半導体領域上を行方向に延在する相補
性データ線３３のうちの第１データ線（ＤＬＬ）３３下
まで列方向に引き出され、この引き出された領域におい
て第１データ線３３に接続される。同様に、転送用ＭＩ
ＳＦＥＴＱｔ２の他方の半導体領域に一端側が接続され
る中間導電層２９は、転送用ＭＩＳＦＥＴＱｔｌの他方
の半導体領域上を行方向に延在する相補性データ線３３
のうちの第２データ線（ＤＬ２）３３下まで列方向にり
１き出され、この引き出された領域において第２データ
線３３に接続される。つまり、中間導電層２９は、メモ
リセルＭＣの転送用ＭＩＳＦＥＴＱｔｌ、Ｑｔ２の夫々
とそれと列方向において反転位置に延在する第１データ
線３３、第２データ線３３の夫々とを接続する交差配線
構造を構成する。 中間導電層２９は、その形成方法については後述するが
、製造プロセスの第１層目の金属材形成工程で形成され
た高融点金属膜例えばＷ膜で形成される。このＷ膜は前
述の多結晶珪素膜、高融点金属珪化膜の夫々に比べて比
抵抗値が小さい。 この中間導電層２９の下地となる眉間絶縁膜２７は酸化
珪素膜２７Ａ、ＢＰＳＧ膜２７Ｂの夫々を順次積層した
複合膜で構成される。眉間絶縁膜２７の上層のＢＰＳＧ
膜２７Ｂは、グラスフローが施され１表面に平担化処理
が施される。 前記埋込型電極３２は、眉間絶縁膜３０に形成された接
続孔３１内において、中間導電層２９上に選択的に構成
される。この埋込型電極３２は、接続孔３１で発生する
急峻な段差形状を吸収し、上層の相補性データ線３３の
断線不良を防止できる。 層間絶縁膜３０は、第１図に示すように、堆積型の酸化
珪素膜３０Ａ、塗布型の酸化珪素膜３０Ｂ、堆積型の酸
化珪素膜３０Ｃの夫々を順次積層した３層の積層構造で
構成される。下層の酸化珪素膜３０Ａ、上層の酸化珪素
膜３０Ｇの夫々は、後述するが、テトラエソキシシラ”
／　（Ｔ　Ｅ　ＯＳ　：Ｔｅｔｒａ　ＥｔｈｏｘｙＳ　
１ｌａｎｅ）ガスをソースガスとするプラズマＣＶＤ法
で堆積される。下層の酸化珪素膜３０Ａは、下地の段差
形状に沿って均一な膜厚で堆積され、特に下地の段差形
状の凹部分において、この凹部分の上側でのオーバーハ
ング形状が発生しずらい。つまり、下層の酸化珪素膜３
０Ａは前記オーバーハング形状に基く巣の発生を低減で
きる。中間層の酸化珪素膜３０Ｂは、スピンオングラス
（Ｓｐｉｎ　ＯｎＧ　１ａｓｓ）法で塗布され、ベーク
処理が施された後。 全面エツチング（エッチバック）される。この中間層の
酸化珪素膜３０Ｂは、下層の酸化珪素膜３０Ａの表面の
段差形状部分に集中的に形成され（残存し）、層間＃！
縁膜３０の表面の平担化を図れる。中間層の酸化珪素膜
３０Ｂは、基本的に前述の中間導電層２９と相補性デー
タ線３３とを接続する接続孔３１の領域を除く、下層の
酸化珪素膜３０Ａの表面上の段差部分に形成される。つ
まり、中間層の酸化珪素膜３０Ｂが含有する水分に基く
、相補性データ線（アルミニウム合金）３３の腐食が防
止できる。上層の酸化珪素膜３０Ｇは、中間層である酸
化珪素膜３０Ｂの表面を被覆し、この酸化珪素膜３０Ｂ
の膜質の劣化を防止できる。 前記相補性データ線（ＤＬ）３３は、第１図に示すよう
に、層間絶縁膜３０上に構成される。この相補性データ
線３３は前記接続孔３１内に埋込まれた埋込用電極３２
に接続される。相補性データ線３３は製造プロセスの第
２層目の金属材形成工程で形成される。相補性データ線
３３はバリア性金属膜３３Ａ、アルミニウム合金膜３３
Ｂの夫々を順次積層した２層の積層構造で構成される。 前記バリア性金属膜３３Ａは、基本的に、転送用ＭＩＳ
ＦＥＴＱｔの他方の半導体領域（１８）や中間導電層２
３の珪素（Ｓｉ）、アルミニウム合金膜３３Ｂのアルミ
ニウム（ＡＱ）の夫々の相互拡散を防止し、所謂アロイ
スパイクを防止する。また、バリア性金属膜３３Ａは下
層の埋込用電極３２との接着性が良好の金属材で構成す
る。 バリア性金属膜３３Ａは例えばＴｉＷ膜で形成する。 前記アルミニウム合金膜３３Ｂは多結晶珪素膜、高融点
金属膜、高融点金属珪化膜の夫々に比べて比抵抗値が小
さい、アルミニウム合金膜３３ＢはＣｕ及びＳｉを添加
したアルミニウムで構成される。 Ｃｕは基本的にエレクトロマイグレーション耐圧を向上
できる作用を有する。Ｓｉは基本的にアロイスパイクを
防止できる作用を有する。また、相補性データ線３３は
、アルミニウム合金膜３３Ｂをアルミニウム膜で、或は
下層のバリア性金属膜３３Ａを廃止して単層のアルミニ
ウム合金膜で構成してもよい。 前記相補性データ線３３は、第２図及び第２０図に示す
ように、メモリセルＭＣ上を行方向に延在する。相補性
データ線３３のうちの一方の第１データ線（Ｄ　Ｌ　１
　）３３はメモリセルＭＣの駆動用ＭＩＳＦＥＴＱｄ　
１、転送用ＭＩＳＦＥＴＱｔ２及び負荷用ＭＩ　５ＦＥ
ＴＱｐ　Ｚ上を行方向に延在する。 他方の第２データ線（ＤＬ２）３３はメモリセルＭＣの
駆動用ＭＩＳＦＥＴＱｄ２、転送用ＭＩＳＦＥＴＱｔｌ
及び負荷用ＭＩＳＦＥＴＱｐｌ上を行方向に延在する。 つまり、相補性データ線３３の第１データ線３３、第２
データ線３３の夫々は互いに離隔しかつほぼ平行に行方
向に延在する。 同第２図及び第２０図に示すように、メモリセルアレイ
ＭＣにおいて、列方向に配列されたメモリセルＭＣの相
補性データ線３３の平面形状はＹｌ−Ｙ３軸又はＹ２−
Ｙ４軸に対して線対称で配置される５行方向に配列され
たメモリセルＭＣの相補性データ線３３の平面形状はＸ
ｌ−Ｘ２軸又はＸ３−Ｘ４ｍに対して線対称で配置され
る。 このように、（Ｂ−１０）メモリセルＭＣの転送用ＭＩ
ＳＦＥＴＱｔの上部にこの転送用ＭＩＳＦＥＴＱｔの他
方の半導体領域（１８）に接続される相補性データ線（
ＤＬ）３３が延在されるＳＲＡＭＩにおいて、前記メモ
リセルＭＣの一方の転送用ＭＩＳＦＥＴＱｔｌの他方の
半導体領域（１８）に、中間導電層２９を介在させ、他
方の転送用ＭＩＳＦＥＴＱｔ２の上部を延在する相補性
データ線３３の一方の第１データ線（Ｄ　Ｌ　Ｌ　）３
３を接続すると共に、前記他方の転送用ＭＩＳＦＥＴＱ
ｔ２の他方の半導体領域に、中間導電層２９を介在させ
、一方の転送用ＭＩＳＦＥＴＱｔ　１の上部を延在する
相補性データ線３３の他方の第２データ線（Ｄ　Ｌ　２
　）３３を接続する。この構成により、前記メモリセル
ＭＣの転送用ＭＩＳＦＥＴＱｔの配列と相補性データ線
３３の配列とを反転させ、この反転させた距離に相当す
る分、前記中間導電層２９で引き回し、転送用ＭＩＳＦ
ＥＴＱｔの他方の半導体領域と相補性データ線３３との
接続距離を長くしたので、前記転送用ＭＩＳＦＥＴＱｔ
の他方の半導体領域の珪素と相補性データ４１３３の金
属（アルミニウム合金膜３３Ｂの／’１１）との相互拡
散を防止し、アロイスパイクの防止等、ＳＲＡＭ１の電
気的信頼性を向上できる。 また、（Ｂ−１１）前記構成（Ｂ−１０）の相補性デー
タａＳＳはバリア性金属膜（例えばＴ　ｉ　Ｗ）３３Ａ
とアルミニウム合金膜３３Ｂとの積層構造で構成され、
前記中間導電層２９は高融点金属膜（Ｗ）で構成される
。この構成により、前記アルミニウム合金膜３３Ｂは比
抵抗値が他の高融点金属膜や多結晶珪素膜に比べて小く
、相補性データ線３３の抵抗値を低減できるので、相補
性データ線３３での情報の伝達速度を速め、ＳＲＡＭ１
の動作速度の高速化を図れると共に、前記中間導電層２
９の高融点金属膜はバリア性を有するので、前述のアロ
イスパイクをより防止できる。 前記メモリセルＭＣ上には、第１図、第２図、第１４図
及び第２０図に示すように、メインワード線（ＭＷＬ）
２９及びサブワード線（ＳＷＬＩ）２９が配置される。 メインワード線２９、サブワード線２９の夫々は、同一
導電層（第１層目の金属材形成工程で形成される高融点
金属膜）で構成され、前記中間導電層２９と同一導電層
で構成される。つまり、メインワード線２９、サブワー
ド線２９の夫々はワード線（Ｗ　Ｌ　）１３と相補性デ
ータ線３３との間の層に構成される。メインワード線２
９、サブワード線２９の夫々は、メモリセルＭＣの転送
用ＭＩＳＦＥＴＱｔ１に接続される中間導電層２９と転
送用ＭＩＳＦＥＴＱｔ２に接続される中間導電層２９と
の間に配置される。メインワード線２９、サブワード線
２９の夫々は互いに離隔し、かつメモリセルアレイＭＡ
Ｙをほぼ平行に列方向に延在する。 前述の第３図、第４図及び第６図に示すように、メイン
ワードｌ１Ａ２９は行方向に配列された４個（４［ｂｉ
ｔ］）のメモリセルＭＣ毎に１本配置される。メインワ
ード線２９は、４個のメモリブロックＭＢの合計１６個
のメモリセルアレイＭＡＹ上を延在するので、抵抗値を
低減する目的でサブワード線２９に比へて配線幅寸法を
太く構成する。 サブワード線（ＳＷＬＩ）２９は、前述の第４図及び第
６図に示すように、メモリブロックＭＢのワードデコー
ダ回路ＷＤＥＣに近接する側に配置されたメモリセルア
レイＭＡＹにおいて、行方向に配列された１個のメモリ
セルＭＣ毎に１本配置される。サブワード線２９は、１
個のメモリセルアレイＭＡＹを延在する程度の長さで、
前記メインワード線２９に比べて延在する長さが短いの
で、メインワード線２９に比べて配線幅寸法を細く構成
する。 メインワード線２９、サブワード線２９の夫々は。 メモリセルＭＣに接続される基準電圧線（Ｖｓｓ）１３
をワード線（ＷＬ）１３と同一導電層で構成し、この基
準電圧線１３を延在させていた導電層を空領域としたの
で、この空領域（２本の配線を配置できる程度の領域）
を利用して配置される。つまり、メモリセルＭＣは、ワ
ード線（ＷＬ）１３及び基準電圧線１３の他に、列方向
にデバイデッドワードライン方式で使用するメインワー
ド線２９及びダブルワードライン方式で使用するサブワ
ード線２９の２本のワード線を延在できる。 このように、（Ａ−１０）前記構成（Ａ〜９）の第１ワ
ード線（ＷＬＩ）１３及び第２ワード線（ＷＬ２）１３
は同一導電層で構成され、前記メインワード線（ＭＷＬ
）２９、第１サブワード線（ＳＷＬＩ）２９及び第２サ
ブワード線（ＳＷＬ２）２９は前記第１ワード線１３及
び第２ワード線１３と別層の同一導電層で構成され、か
つ第１ワード線１３及び第２ワード！１１３に比べて比
抵抗値が小さい材料で構成される。この構成により、前
記メインワード線２９．サブワード線２９及びワード線
１３の３種類のワード線を２層の導電層で構成したので
、導電層数を低減し、ＳＲＡＭＩの多層配線構造を簡単
化できると共に、動作速度を律則するメインワード線２
９．サブワード線２９の夫々の比抵抗値を低減し、夫々
の充放電速度を速めたので、ＳＲＡＭ１の動作速度の高
速化を図れる。 また、（Ａ−１１）列方向に延在するワード線１３及び
基準電圧線（Ｖｓｓ）１３と前記列方向と交差する行方
向に延在する相補性データ線３３との交差領域にメモリ
セルＭＣが配置されるＳＲＡＭ１において、前記基準電
圧線１３を前記ワード線（ＷＬ）１３と同一導電層で構
成し、前記相補性データ線３３の第１データ線（ＤＬＩ
）３３及び第２データ線（ＤＬ２）３３を前記ワード、
＄１１３及び基準電圧線１３と別層の同一導電層で構成
し、前記ワード線１３及び基準電圧線１３と前記相補性
データ線３３との間の同一導電層に、前記ワード、５１
１３及び基準電圧ｌｌＡ１３と同一列方向に延在する、
デバイデッドワードライン方式の採用で使用されるメイ
ンワードｌＩＡ（ＭＷＬ）２９及びダブルワードライン
方式の採用で使用されるサブワード線（ＳＷＬ）２９の
２本のワード線を構成する。 この構成により、前記基準電圧線１３をワード線１３と
同一導電層で構成し、基準電圧線１３を延在させていた
導電層に少なくとも２本の配線を延在できる空領域がで
きるので、この空領域にメインワード線２９及びサブワ
ード線２９の２本のワード線を延在させ、この２本のワ
ード線を延在させる占有面積に相当する分、ＳＲＡＭＩ
の集積度を向上できる。言換すれば、メモリセルアレイ
ＭＡＹ上にその占有面積を増加せずに前記メインワード
線２９及びサブワード線２９を延在できるので、Ｓ　Ｒ
ＡＭ　１にデバイデッドワードライン方式及びダブルワ
ードライン方式を同時に採用できる。 前記メモリセルＭＣの相補性データ線３３上を含む基板
全面（外部端子ＢＰの領域は除く）には、第１図に示す
ように、ファイナルパッシベーション膜（最終保護膜）
３４が構成される。このファイナルパッシベーション膜
３４は、その構造を詳細に示さないが、酸化珪素膜、窒
化珪素膜、樹脂膜の夫々を順次積層した３層の積層構造
で構成される。 フィナルパッシベーシミン膜３４の下層の酸化珪素膜は
、後述するが、テトラエソキシシランガスをソースガス
とするＣＶＤ法で形成される。つまり、下層の酸化珪素
膜は上層の窒化珪素膜に巣が発生することを防止する。 中間層の窒化珪素膜はプラズマＣＶＤ法で形成される。 この中間層の窒化珪素膜は耐湿性を高める作用がある。 上層の樹脂膜は例えばポリイミド系樹脂で形成される。 この樹脂膜は、樹脂封止型半導体装置の樹脂封止部に微
量に含有される放射性元素から放出されるα線を遮蔽し
、ＳＲＡＭＩのα線ソフトエラー耐圧を向上できる。ま
た、樹脂膜は、前記樹脂封止部に含有されるフィラーで
ファイナルパッシベーション膜３４等の眉間膜にクラッ
クが発生することを防止する。 前記ＳＲＡＭ１の周辺回路は第２１図（要部断面図）に
示すようにＣＭＯ８で構成される。 このＣＭＯ３のうちのｎチャネルＭＩＳＦＥＴＱｎは、
素子分離絶縁膜４及びＰ型チャネルストッパ領域５で周
囲を規定された領域内において、ｐ−型ウェル領域２の
活性領域の主面に構成される。 つまり、ｎチャネルＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｎは
、主に、ｐ−型ウェル領域２、ゲート絶縁膜１２．ゲー
ト電極１３、ソース領域及びドレイン領域で構成される
。 ゲート電極１３は前記メモリセルＭＣの転送用ＭＩＳＦ
ＥＴＱｔのゲート電極１３と同一導電層で構成される。 ソース領域、ドレイン領域の夫々は低い不純物濃度のｎ
型半導体領域１７及び高い不純物濃度のｎ°型半導体領
域１８で構成される。つまり、周辺回路のｎチャネルＭ
ＩＳＦＥＴＱｎは、メモリセルＭＣの転送用ＭＩＳＦＥ
ＴＱｔと同様に、ＬＤＤ構造で構成される。 ＬＤＤ構造を採用するｎチャネルＭＩＳＦＥＴＱｎは、
前述のように、ホットキャリアの発生量を低減できるの
で、経時的なしきい値電圧の変動を防止できる。また、
このｎチャネルＭＩＳＦＥＴＱｎは、駆動用ＭＩＳＦＥ
ＴＱｄのゲート電極７等多結晶珪素膜に比べて、比抵抗
値が小さい積層構造の導電層でゲート電極１３を構成す
るので。 動作速度の高速化を図れる。 前記ｎチャネルＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｎのソー
ス領域、ドレイン領域の夫々であるゴ型半導体領域１８
には配線２９が接続される。配線２９は前記メモリセル
ＭＣに配置された中間導電層２９、メインワード４１２
９及びサブワードＩ！２９と同一導電層で構成される。 この配線２９は層間絶縁膜２７．２４．２１等に形成さ
れた接続孔２８を通してゴ型半導体領域１８に接続され
る。また、配線２９は、眉間絶縁膜３０に形成された接
続孔３１内に埋込まれた埋込用電極３２を介して、上層
の配線３３に接続される。前記埋込用電極３２はメモリ
セルＭＣに形成された埋込用電極３２と同一導電層で構
成される。配線３３はメモリセルＭＣに配置された相補
性データ［３３と同一導電層で構成される。 前記ＣＭＯＳのうちのｐチャネルＭＩＳＦＥＴＱｐは、
素子分離絶縁膜４で周囲を規定された領域内において、
π型ウェル領域３の活性領域の主面に構成される。つま
り、ｐチャネルＭＩＳＦＥＴＱｐは、主に、π型ウェル
領域３、ゲート絶縁膜１２、ゲート電極１３、ソース領
域及びドレイン領域で構成される。に型ウェル領域３は
チャネル形成領域を構成する。ゲート電極１３は、前記
ｎチャネルＭＩＳＦＥＴＱｎと同様に、前記転送用ＭＩ
ＳＦＥＴＱｔのゲート電極１３と同一導電層で構成され
る。ソース領域、ドレイン領域の夫々は低い不純物濃度
のｎ型半導体領域１９及び高い不純物濃度のｐ゛型半導
体領域２０で構成される。低い不純物濃度のｎ型半導体
領域１９は、ｎチャネルＭＩＳＦＥＴＱｎと同様に、高
い不純物濃度のｐ°型半導体領域２０とチャネル形成領
域との間に設けられる。 つまり、ＰチャネルＭＩＳＦＥＴＱｐはＬＤＤ構造で構
成される。同様に、ＬＤＤ構造を採用するＰチャネルＭ
ＩＳＦＥＴＱＰは経時的なしきい値電圧の変動を防止で
きる。また、ＰチャネルＭＩＳＦＥＴＱｐは、ゲート電
極１３の比抵抗値が小さいので、動作速度の高速化を図
れる。 ＰチャネルＭＩＳＦＥＴＱｐのソース領域、ドレイン領
域の夫々であるｐ゛型半導体領域２０には配線２９が接
続される。また、配線２９は埋込用電極３２を介して上
層の配線３３に接続される。 この周辺回路のＣＭＯ３の領域は前記メモリセルアレイ
ＭＡＹの領域と同様にファイナルバツシベーション膜３
４が構成される。 このように、（Ｄ−３）ワード線（Ｗ　Ｌ　）１３で制
御される転送用ＭＩＳＦＥＴＱｔ及び駆動用ＭＩＳＦＥ
ＴＱｄでメモリセルＭＣが構成され、このメモリセルＭ
Ｃの情報書込み動作、情報の保持動作、情報読出し動作
を制御する周辺回路をＭＩＳＦＥＴ（本実施例ではＣＭ
Ｏ５）で構成するＳ　ＲＡＭ　１において、前記転送用
ＭＩＳＦＥＴＱｔのゲート電極１３及びそれに接続され
るワード４１７Ａ１３を、前記駆動用ＭＩＳＦＥＴＱｄ
のゲート電極７に比べて比抵抗値が小さい材料で構成し
、前記周辺回路のＭＩＳＦＥＴ（Ｑｎ、Ｑｐ）のゲート
電極１３を前記転送用ＭＩＳＦＥＴＱｔのゲート電極１
３と同一導電層で構成する。この構成により、前記メモ
リセルＭＣの転送用ＭＩＳＦＥＴＱｔのゲート電極１３
及びワード線１３の抵抗値を低減し、メモリセルＭＣの
情報書込み動作及び情報読出し動作を速めることができ
るので、ＳＲＡＭ１の動作速度の高速化が図れると共に
、前記周辺回路のＭＩ　Ｓ　ＦＥＴ（Ｑｎ、Ｑｐ）のゲ
ート電極１３の抵抗値を低減し、このＭＩＳＦＥＴの動
作速度を速めることができるので、ＳＲＡＭ１の動作速
度のより高速化を図れる。 前記第８図に示す、前記周辺回路の入力段回路■と外部
端子ＢＰとの間に配置された静電気破壊防止回路Ｉのク
ランプ用ＭＩＳＦＥＴＱｎｌは。 具体的な断面構造を図示しないが、前記メモリセルＭＣ
の駆動用ＭＩＳＦＥＴＱｄと同一構造で構成される。つ
まり、クランプ用ＭＩＳＦＥＴＱｎ１は、ｐ−型ウェル
領域２、ゲート絶縁膜６．ゲート電極７、ソース領域及
びドレイン領域で構成される。ソース領域、ドレイン領
域の夫々は低い不純物濃度のｎ型半導体領域１０及び高
い不純物濃度のｎ°型半導体領域１１で構成される。す
なわち、クランプ用ＭＩＳＦＥＴＱｎｌは２重ドレイン
構造で構成される。 前述のように、ＳＲＡＭＩは、メモリセルＭＣにおいて
、転送用ＭＩＳＦＥＴＱｔにＬＤＤ構造、駆動用ＭＩＳ
ＦＥＴＱｄに２重ドレイン構造の２種類の構造のｎチャ
ネルＭＩＳＦＥＴを採用する。 この２種類の構造のｎチャネルＭＩＳＦＥＴのうち、周
辺回路のｎチャネルＭＩＳＦＥＴＱｎは動作速度の高速
化及びしきい値電圧の変動の防止を図る目的でＬＤＤ構
造を採用する。また、静電気破壊防止回路■のクランプ
用ＭＩＳＦＥＴＱｎｌは、静電気破壊耐圧を向上する目
的で、前記２種類の構造のれチャネルＭＩＳＦＥＴのう
ち、２重ドレイン構造を採用する。本実施例の場合、Ｌ
ＤＤ構造を採用する例えば周辺回路のｎチャネルＭＩＳ
ＦＥＴＱｎ（７）静電気破壊耐圧は約３０［Ｖ］ｔ’構
成される。これに対して、静電気破壊防止回路Ｉの２重
ドレイン構造を採用するクランプ用ＭＩＳＦＥＴＱｎｌ
の静電気破壊耐圧は約１５０［Ｖ］で構成される。 前記静電気破壊防止回路■の保護抵抗素子Ｒは、図示し
ないが、第２層目のゲート材形成工程で形成される導電
層１３で構成される。この導電層１３は前述のように多
結晶珪素膜１３Ａ及び高融点金属珪化膜１３Ｂの積層構
造で構成され、他のゲート材に比べて膜厚を厚く形成で
きるので５保護抵抗素子Ｒの電流容量を増加できる。つ
まり、保護抵抗素子Ｒは過大電流が流れた場合でも切断
されにくくなる。また、保護抵抗素子Ｒは、４層のゲー
ト材（７，１３，２３及び２６）のうち、膜厚が厚い第
３層目の導電層２３でも形成できる。また、保護抵抗素
子Ｒは、前記４層のゲート材のうち、いずれか２層又は
それ以上を積層した積層構造で構成してもよい。 また、保護抵抗素子Ｒは、クランプ用ＭＩＳＦＥＴＱｎ
　１、ｎチャネルＭＩＳＦＥＴＱｎのいずれかのソース
領域或はドレイン領域と同一構造の所謂拡散層抵抗素子
として構成してもよい。 前記第９図に示す、前記周辺回路の出力段回路■と外部
端子ＢＰとの間に配置された静電気破壊防止回路■のク
ランプ用ＭＩＳＦＥＴＱｎ４、Ｑｎ５の夫々は、前記静
電気破壊防止回路Ｉと同様に、２重ドレイン構造で構成
される。この２重ドレイン構造を採用するクランプ用Ｍ
ＩＳＦＥＴＱｎ４、Ｑｎ５の夫々は静電気破壊耐圧を向
上できる。 前記静電気破壊防止回路■のパイポーラトランジスタＢ
ｉＴは前述のようにｎｐｎ型で構成される。このバイポ
ーラトランジスタＢｉＴのｎ型エミッタ領域は、転送用
ＭＩＳＦＥＴＱｔのソース領域、ドレイン領域の夫々で
あるｎ°型半導体領域１８で構成される。また、ｎ型エ
ミッタ領域は駆動用ＭＩＳＦＥＴＱｄのソース領域、ド
レイン領域の夫々であるｎ゛型半導体領域１１で構成さ
れる。Ｐ型ベース領域はＰ−型ウェル領域２で構成され
る。 ｎ型コレクタ領域はｎ−型半導体基板１で構成される。 つまり、バイポーラトランジスタＢｉＴはｎチャネルＭ
ＩＳＦＥＴＱｎと同一製造プロセスで構成できる。 出力段回路■の出力用ｎチャネルＭＩＳＦＥＴＱｎ２、
Ｑｎ３の夫々は、静電気破壊防止回路■、■の夫々と同
様に、２重ドレイン構造で構成される。この２重ドレイ
ン構造を採用する出力用ｎチャネルＭＩＳＦＥＴＱｎ２
、Ｑｎ３の夫々は静電気破壊耐圧を向上できる。同様に
、出力段回路■のｎチャネルＭＩＳＦＥＴＱｎ６は２重
ドレイン構造で構成される。すなわち、前記第８図に示
す入力段側、第９図に示す出力段側の夫々において。 ２重ドレイン構造を採用するＭＩｓＦＥＴＱｎは破線で
囲んで示す。 このように、（Ｄ−１）前記外部端子ＢＰとＭＩＳＦＥ
Ｔ（Ｑｎ、Ｑｐ）で形成される入出力段回路（■又は■
）との間にクランプ用ＭＩＳＦＥＴＱｎ（Ｑｎｌ、又は
Ｑｎ４及びＱｎ５）で形成される静電気破壊防止回路（
■又は■）を配置し、メモリセルＭＣを駆動用ＭＩＳＦ
ＥＴＱｄ及び転送用ＭＩＳＦＥＴＱｔで構成するＳＲＡ
Ｍ１において、前記メモリセルＭＣの転送用ＭＩＳＦＥ
ＴＱｔをＬＤＤ構造で構成すると共に、前記駆動用ＭＩ
ＳＦＥＴＱｄを２重ドレイン構造で構成し、前記静電気
破壊防止回路（Ｉ又は■）のクランプ用ＭＩＳＦＥＴＱ
ｎの前記外部端子ＢＰに直接々続されるドレイン領域（
或はソース領域）、又は出力段回路■の出力用ｎチャネ
ルＭＩＳＦＥＴＱｎ２のドレイン領域（或はＱｎ３のソ
ース領域）を２重ドレイン構造で構成する。この構成に
より、前記構成（Ｂ−５）と同様に、前記メモリセルＭ
Ｃの駆動用ＭＩＳＦＥＴＱｄの相互コンダクタンスを転
送用ＭＩＳＦＥＴＱｔの相互コンダクタンスに比べて大
きくし、実効的なβレシオを大きくできるので。 駆動用ＭＩＳＦＥＴＱｄの占有面積を縮小してメモリセ
ルＭＣの占有面積を縮小でき、ＳＲＡＭＩの集積度を向
上できると共に、前記ＬＤＤ構造に比べて、静電気破壊
防止回路（Ｉ又は■）のクランプ用ＭＩＳＦＥＴＱｎの
ドレイン領域でのｐｎ接合部での破壊耐圧を高くできる
ので、静電気破壊防止回路（■又は■）の静電破壊耐圧
を向上し、又は出力段回路■の出力用ｎチャネルＭＩＳ
ＦＥＴＱｎ２のドレイン領域でのｐｎ接合部での破壊耐
圧を高くできるので、出力段回路■の静電気破壊耐圧を
向上し、ＳＲＡＭ１の静電気破壊を防止できる。また、
前記メモリセルＭＣの実効的なβレシオを大きくし、メ
モリセルＭＣの情報蓄積ノード領域に保持された情報の
安定性を向上できるので、メモリセルＭＣの誤動作を低
減し、Ｓ　ＲＡＭ１の動作上の信頼性を向上できる。 また、（Ｄ−４）前記構成（Ｄ−３）のメモリセルＭＣ
の転送用ＭＩＳＦＥＴＱｔ、周辺回路のＭＩＳＦＥＴ（
Ｑｎ、Ｑｐ）の夫々はＬＤＤ構造で構成し、前記メモリ
セルＭＣの駆動用ＭＩＳＦＥＴＱｄは２重ドレイン構造
で構成される。この構成により、前記構成（Ｄ−１）の
効果の他に、前記周辺回路のＬＤＤ構造のＭＩＳＦＥＴ
（Ｑｎ、Ｑｐ）は２重ドレイン構造の駆動用ＭＩＳＦＥ
ＴＱｄに比べてドレイン領域の近傍の電界強度を弱くで
き、ホットキャリアの発生量を低減できるので、前記周
辺回路のＭＩＳＦＥＴの経時的なしきい値電圧の変動を
低減し、ＳＲＡＭ１の電気的信頼性を向上できる。 前述の第１図、第２図、第１３図及び第１９図に示す電
源電圧１ｉＡ（Ｖ　ｃｃ）２６　Ｐは周辺回路の領域に
おいて図示しない電源電圧配線３３に接続される。 電源電圧線２６Ｐは、メモリセルＭＣ上に配置され、メ
モリセルアレイＭＡＹを列方向に延在するので、前記第
３図に示すＸデコーダ回路ＸＤＥＣの領域において、電
源電圧配線３３に接続される。この接続構造を第２２図
（要部断面＠）に示す。 前記メモリセルアレイＭＡＹを列方向に延在する電源電
圧線２６Ｐの端部、電源電圧配線３３の夫々はＰ゛型半
導体領域２０及び電源用中間配線２９を介して接続され
る。電源電圧線２６Ｐ、ｐ”型半導体領域２０の一端部
との接続は層間絶縁膜２１．２４の夫々に形成された接
続孔２５を通して行われる。電源電圧線２６Ｐが接続さ
れたＰ゛型半導体領域２０の他端部は、層間絶縁膜２７
等に形成された接続孔２８を通して電源用中間配線２９
に接続される。この電源用中間配線２９は、層間絶縁膜
３０に形成された接続孔３１を通してさらに上層の電源
電圧配線３３に接続される。 つまり、電源電圧線２６Ｐは、−旦、下層のＰ゛型半導
体領域２０に接続され、この接続部分と別の領域にＰ°
型半導体領域２０で引き出し、この引き出された領域の
Ｐ゛型半導体領域２０に電源用中間配線２９を接続し、
この電源用中間配線２９を介して電源電圧配線３３に接
続される。前記ｐ°型半導体領域２０は電源電圧線２６
Ｐ（Ｐ型不純物を導入した多結晶珪素膜）との接続でｐ
ｎ接合が構成されない導電型を有する。このｐ°型半導
体領域２０は、周辺回路のＰチャネルＭＩＳＦＥＴＱｐ
のソース領域、ドレイン領域の夫々のｐ゛型半導体領域
２ｏと同一導電層で構成される。前記電源用中間配［２
９は、前記メモリセルＭＣに配置された中間導電層２９
、メインワード線２９、サブワード線２９、周辺回路の
配線２９の夫々と同一導電層で構成される。電源電圧配
線３３は１図示しないが、外部端子ＢＰから周辺回路の
各回路やメモリブロックＬＭＢに電源電圧Ｖｃｃを供給
する主要電源幹線である。この電源電圧配線３３はメモ
リセルアレイＭＡＹを延在する相補性データ線３３、周
辺回路の配線３３の夫々と同一導電層で構成される。 前記電源電圧線２６Ｐは、前述のように、メモリセルＭ
Ｃの負荷用ＭＩＳＦＥＴＱＰのｎ型チャネル形成領域２
６Ｎと同一導電層で構成され、このｎチャネル形成領域
２６Ｎでのリーク電流量を低減するので、薄膜で構成さ
れる。つまり、前記接続構造は、層間絶縁膜２７に形成
される接続孔２８を電源電圧線２６Ｐの領域上に形成し
、この接続孔２８を通して電源用中間導電層２９を電源
電圧線２６Ｐに直接々続する場合において、前記接続孔
２８を形成するエツチング（ドライエツチング）の際、
電源電圧線２６Ｐが抜けることを防止できる。電源電圧
線２６Ｐが抜けた場合、電源電圧線２６Ｐと電源用中間
導電層２９との接続面積が極端に縮小して抵抗値が増大
するか、或は電源電圧線２６Ｐと電源用中間導電層２９
との接続不良が生じる。 次に、前述のＳＲＡＭ１の具体的な製造方法について、
第２３図乃至第３２図（各製造工程毎に示すメモリセル
ＭＣの要部断面図）を用いて簡単に説明する。 （ウェル形成工程） まず、単結晶珪素からなるｎ−型半導体基板１を用意す
る。 次に、前記ｎ−型半導体基板ｌの主面上に酸化珪素膜を
形成する。酸化珪素膜は、例えば熱酸化法で形成し、約
４０〜５０［ｎｍｌの膜厚で形成する。 次に、前記１型半導体基板１のｐ−型ウェル領域の形成
領域の主面上に前記酸化珪素膜を介して窒化珪素膜を形
成する。この窒化珪素膜は不純物導入マスク及び耐酸化
マスクとして使用される。窒化珪素膜は、例えばＣＶＤ
法で堆積し、約４０〜６０［ｎｍｌの膜厚で形成される
。窒化珪素膜はその堆積後にフォトリソグラフィ技術で
パターンニングを施すことにより形成する。 次に、前記窒化珪素膜を不純物導入マスクとして使用し
、π型半導体基板１の１型ウエル領域の形成領域の主面
部に、ｎ型不純物を導入する６ｎ型不純物としては例え
ばＰを使用する。Ｐは、イオン打込み法を使用し、１２
０〜１３０［Ｋｅｖ］程度のエネルギで１０　”　［ａ
ｔｏｍｓ／ａＪ］程度導入される。Ｐは前記酸化珪素膜
を通してｎ−型半導体基板１の主面部に導入される。 次に、前記に型半導体基板１の１型ウエル領域の形成領
域の主面上に形成された酸化珪素膜を成長させる。この
酸化珪素膜の成長は前記窒化珪素膜を耐酸化マスクとし
て使用した熱酸化法で行う。 酸化珪素膜は約１３０〜１４０［ｎｍｌの膜厚に成長さ
せる。 次に、前記窒化珪素膜を除去する。そして、前記成長さ
せた酸化珪素膜を不純物導入マスクとして使用し、ｎ−
型半導体基板１のＰ−型ウェル領域の形成領域の主面部
にＰ型不純物を導入する。ｎ型不純物としては例えばＢ
Ｆ、を使用する。ＢＦ。 は、イオン打込み法を使用し、６０［ＫａＶ］程度のエ
ネルギで１０　”　〜１０　”　［ａｔｏｍｓ／ｃｄ１
程度導入される。ＢＦ２は前記酸化珪素膜を通してｎ−
型半導体基板１の主面部に導入される。 次に、前記１型半導体基板ｌの主面部に導入されたｎ型
不純物、ｎ型不純物の夫々に引き伸し拡散を施し、前記
Ｐ型不純物でＰ−型ウェル領域２、ｎ型不純物でｎ−型
ウェル領域３の夫々を形成する。 不純物の引き伸し拡散は例えば１２００［”ｃ］の高温
度で約１００〜１８０［９３行う。このｐ−型ウェル領
域２、ｎ−型ウェル領域３の夫々を形成することにより
、ツインウェル構造のｎ−型半導体基板１が完成する。
【素子分離領域の形成工程） 次に、前記ｎ−型半導体基板１のｐ−型ウェル領域２の
主面上の酸化珪素膜、ｎ−型ウェル領域３の主面上の酸
化珪素膜の夫々を除去する。 次に、前記ｐ−型ウエル領域２、ｎ−型ウェル領域３の
夫々の主面上に新たに酸化珪素膜を形成する。 酸化珪素膜は、熱酸化法で形成し、例えば約１０〜１５
［ｎｍ］の膜厚で形成する。 次に、前記ｐ−型ウエル領域２、ｎ−型ウェル領域３の
夫々の活性領域の形成領域の主面上に、窒化珪素膜を形
成する。窒化珪素膜は不純物導入マスク及び耐酸化マス
クとして使用される。窒化珪素膜は、例えばＣＶＤ法で
堆積し、約１００〜１５０［ｎｍｌの膜厚で形成する。 窒化珪素膜はその堆積後にフォトリソグラフィ技術でパ
ターンニングを施すことにより形成される。このパター
ンニング、つまり、窒化珪素膜をエツチングで除去する
際、窒化珪素膜が垂直形状にエツチングされ、この窒化
珪素膜から露出する非活性領域において、酸化珪素膜又
はその一部が除去されるので、この非活性領域に新たに
酸化珪素膜を形成する。この新たに形成された酸化珪素
膜は、例えば熱酸化法で形成し、約１２〜１４［ｎｍｌ
の膜厚で形成する。 この新たに形成された酸化珪素膜は、窒化珪素膜をパタ
ーンニングした際のエツチングダメージの除去、不純物
導入の際の汚染防止等の目的で形成される。 メモリセルアレイＭＡＹの形成領域において、前記窒化
珪素膜の平面形状は、前述の第１５図に示す活性領域の
平面形状に相当するリング形状で構成される（塗りつぶ
した領域に相当する）。つまり、窒化珪素膜の平面形状
は、４個のメモリセルＭＣの一方の転送用ＭＩＳＦＥＴ
Ｑｔ及び駆動用ＭＩＳＦＥＴＱｄの合計８個のＭＩＳＦ
ＥＴを直列接続した形状で構成される。また、換言すれ
ば、窒化珪素膜は、パターンの延在する方向に終端が存
在せず、パターンが閉じるリング形状で構成される。こ
のリング形状の窒化珪素膜はメモリセルアレイＭＡＹに
おいて千鳥り配列となる。 また、メモリセルアレイＭＡＹの終端において、前記窒
化珪素膜の平面形状は、同第１５図に示すように、半リ
ング形状で形成されかつ余裕寸法りを有する。また、メ
モリセルアレイＭＡＹの終端であって、メモリセルアレ
イＭＡＹの角部において、前記窒化珪素膜の平面形状は
、リング形状の４分の１の形状、つまりメモリセルＭＣ
の一方の転送用ＭＩＳＦＥＴＱｔ及び駆動用ＭＩＳＦＥ
ＴＱｄの活性領域の平面形状であるＬ字形状で形成され
る。この窒化珪素膜の４分の１のリング形状は、パター
ンの延在する方向にいずれも終端が存在するので、２つ
の余裕寸法りが付加される。 次に、前記窒化珪素膜を不純物導入マスクとして使用し
、Ｐ−型ウェル領域２の非活性領域（素子分離領域）の
形成領域にＰ型不純物を導入する。 ｎ型不純物としては例えばＢＦ、を使用する。ＢＦ２は
、イオン打込み法を使用し、４０［ＫｅＶ］程度のエネ
ルギで１０　”　〜１０　”　［ａｔｏｉ＋ｓ／ａｌｔ
１程度導入される。ＢＦ、は前記酸化珪素膜を通してｐ
−型半導体基板２の主面部に導入される。 次に、前記窒化珪素膜を耐酸化マスクとして使用し、ｐ
−型ウェル領域２，１型ウエル領域３の夫々の非活性領
域の主面上の酸化珪素膜を成長させ、素子分離絶縁膜４
を形成する。素子分離絶縁膜４は、例えば熱酸化法（選
択熱酸化法）で形成された酸化珪素膜で形成され、約４
００〜５００［ｎ　ｍ］の膜厚で形成される。 前述のように、メモリセルアレイＭＡＹにおいて、素子
分離絶縁膜４を形成する際の耐酸化マスクとして使用さ
れる窒化珪素膜の平面形状はリング形状で形成される。 窒化珪素膜のリング形状の内枠側及び外枠側つまり活性
領域と非活性領域との境界領域は窒化珪素膜、ｐ−型ウ
ェル領域２の夫々の間からＰ−型ウェル領域２の活性領
域側の主面に酸素の供給があるので、窒化珪素膜下の酸
化珪素膜が成長し、素子分離絶縁膜４の端部に所謂バー
ズビーク（横方向の酸化）が生じる。これに対して、窒
化珪素膜のリング形状のパターンが延在する方向は、パ
ターンに終端がなく、かつパターンが閉じているので、
酸素の供給がなく、素子分離絶縁膜４が形成されないと
共にバーズビークが発生しない。また、活性領域と非活
性領域との境界領域においても、窒化珪素膜のパターン
がリング形状であるので、パターンが終端をもつ場合に
比べてバーズビークの長さは短くなる。 また、メモリセルアレイＭＡＹの終端において。 素子分離絶縁膜４を形成する際の耐酸化マスクとして使
用される窒化珪素膜の平面形状は半リング形状で形成さ
れかつ余裕寸法りを有する。この窒化珪素膜の半リング
形状の内枠側及び外枠側の境界領域は酸素の供給がある
ので、窒化珪素膜下の酸化珪素膜が成長し、素子分離絶
縁膜４の端部にバーズビークが生じる。同様に、窒化珪
素膜の半リング形状のパターンが延在する方向の終端（
メモリセルアレイＭＡＹの最端部又は点線Ｅ部分）は、
内枠側、外枠側の夫々と同様に、酸素の供給があるので
、素子分離絶縁膜４が形成されると共にバーズビークが
発生する。バーズビークが発生した場合、メモリセルア
レイＭＡＹの終端に位置するメモリセルＭＣの活性領域
の平面形状は、メモリセルアレイＭＡＹの中央部に位置
するメモリセルＭＣの活性領域の平面形状に比べて、バ
ーズビークの発生量に相当する分縮水するが、余裕寸法
りが設けられているので、結果的にほぼ同等になる。つ
まり、前記余裕寸法りは少なくともバーズビークの発生
量と同一又はそれよりも大きい寸法に設定する。また、
メモリセルアレイＭＡＹの終端であって、メモリセルア
レイＭＡＹの角部に位置するメモリセルＭＣの活性領域
の平面形状は、前述のように余裕寸法りが設けられてい
るので、メモリセルアレイＭＡＹの中央部に位置するメ
モリセルＭＣの活性領域の平面形状と同等に形成される
。 前記素子分離絶縁膜４を形成する熱処理工程により、前
記非活性領域に導入されたＰ型不純物に引き伸し拡散が
施され、ｐ型チャネルストッパ領域５が形成される。 このように、（Ｃ−２６）ｐ−型ウェル領域（基板）２
の非活性領域に形成された素子分離絶縁膜４で周囲を規
定される活性領域内の主面に、転送用ＭＩ　５ＦＥＴＱ
ｔ及び駆動用ＭＩＳＦＥＴＱｄでメモリセルＭＣが構成
されるＳＲＡＭ１において、Ｐ−型ウェル領域２の活性
領域の形成領域の主面上に、互いに離隔しかつ規則的に
、平面形状がリング形状で形成された耐酸化マスク（窒
化珪素膜）を複数個配列する工程と、この耐酸化マスク
を使用し、前記ｐ−型ウエル領域２の非活性領域の主面
上に選択酸化法で素子分離絶縁膜４を形成する工程とを
備える。この構成により、前記平面形状がリング形状で
形成された耐酸化マスクは活性領域と非活性領域との境
界領域がリング形状の互いに対向する内枠側及び外枠側
に存在し、この境界領域には選択酸化法で素子分離絶縁
膜４を形成する際にバーズビークが発生するが、このバ
ーズビークの長さは、耐酸化マスクがリング形状で形成
され。 終端をもたないので、耐酸化マスクが終端をもつ場合に
比べて短くなる。また、リング形状の耐酸化マスクのパ
ターンが延在する方向は、パターンが閉じすなわちパタ
ーンに終端がなく、前記境界領域が存在しないので、バ
ーズビークの発生に基く活性領域の占有面積の減少がな
い。このように素子分離絶縁膜４がリング形状であるの
で、ＳＲＡＭＩの製造プロセスにおいて、活性領域のパ
ターンの寸法変換量を低減できる。パターンの寸法変換
量の低減は、微細加工を可能にできるので、ＳＲＡＭ１
の集積度を向上できる。 また、（Ｃ−２７）前記構成（Ｃ−２６）の耐酸化マス
クは、メモリセルアレイＭＡＹにおいて、Ｐ型ウェル領
域２の活性領域の形成領域の主面上に、互いに離隔しか
つ列方向に同一ピッチで複数個列状に配列されると共に
、この配列の前記列方向と交差する行方向の次段の列に
、互いに離隔しかつ列方向に同一ピッチでしかも前記前
段の配列に対して２分の１ピツチずらして、複数個列状
に配列される。この構成により、前記耐酸化マスクの配
列を千鳥り配列とし、列方向、行方向の夫々において隣
接する耐酸化マスク間の離隔寸法を均一化しかつ最小限
にできるので、前記耐酸化マスクの配列密度を高められ
る。つまり、耐酸化マスク間である素子分離絶縁膜４の
占有面積を縮小し、ＳＲＡＭＩの集積度を向上できる。 また、（Ｃ−２８）前記構成（Ｃ，−２７）のメモリセ
ルＭＣは２個の転送用ＭＩＳＦＥＴＱｔ及び２個の駆動
用ＭＩＳＦＥＴＱｄで構成され、前記耐酸化マスク（窒
化珪素膜）のリング形状は、列方向に隣接する２個のメ
モリセルＭＣ及びこの２個のメモリセルＭＣと行方向に
隣接する２個のメモリセルＭＣ１合計４個のメモリセル
ＭＣにおいて、夫々、１個の転送用ＭＩＳＦＥＴＱｔ及
び１個の駆動用ＭＩＳＦＥＴＱｄ、合計４個の転送用Ｍ
ＩＳＦＥＴＱｔ、４個の駆動用ＭＩＳＦＥＴＱｄの夫々
を直列に接続した形状で形成される。この構成により、
前記列方向１行方向の夫々に隣接する合計４個のメモリ
セルＭＣのうち、４個の転送用ＭＩＳＦＥＴＱｔ及び４
個の駆動用ＭＩＳＦＥＴＱｄ、合計８個のＭＩＳＦＥＴ
の夫々の一方の半導体領域を他のＭＩＳＦＥＴの他方の
半導体領域と一体に形成し、かつ兼用できる。この結果
、前記兼用した半導体領域に相当する分、メモリセルＭ
Ｃの占有面積を縮小し、ＳＲＡＭ１の集積度を向上でき
る。 また、（Ｃ−２９）前記構成（Ｃ−２６）乃至（Ｃ−２
８）の前記規則的に配列される耐酸化マスクのうち、メ
モリセルアレイＭＡＹの終端に配列される耐酸化マスク
（窒化珪素膜）はレイアウトルールに基き形成された前
記リング形状の一部分で形成され（前記第１５図に示す
点１１ＡＥの形状で形成さ九）、この終端に配列された
耐酸化マスクはリング形状のパターンの延在する方向の
非活性領域との境界領域を少なくともバーズビークに相
当する寸法よりも大きく形成する（余裕寸法りを設ける
）、この構成により、前記メモリセルアレイＭＡＹの終
端に配列される耐酸化マスクに予じめ余裕寸法りを形成
したので、ＳＲＡＭＩの製造プロセスにおいて、メモリ
セルアレイＭＡＹの中央部分の活性領域とメモリセルア
レイＭＡＹの終端の活性領域との間のパターンの寸法変
換量差を低減できる。つまり、メモリセルアレイＭＡＹ
内において（中央部及び終端部を含む）、メモリセルＭ
Ｃの電気的特性を均一化し、ＳＲＡＭＩの電気的信頼性
を向上できる。 前記素子分離絶縁膜４及びｐ型チャネルストッパ領域５
を形成した後に、耐酸化マスクとして使用した窒化珪素
膜を除去する。 【第１ゲート絶縁膜の形成工程） 次に、前記ｐ−型ウエル領域２、ｎ−型ウェル領域３の
夫々の活性領域の主面上の酸化珪素膜を除去する。この
酸化珪素膜を除去する工程により、Ｐ型ウェル領域２、
イ型ウェル領域３の夫々の活性領域の主面上が露出する
。 次に、前記ｐ−型ウエル領域２．１型ウエル領域３の夫
々の活性領域の主面上に新たに酸化珪素膜を形成する。 酸化珪素膜は主に不純物導入の際の汚染防止、及び前記
窒化珪素膜の除去の際に除去しきれない素子分離絶縁膜
４の端部の窒化珪素膜所謂ホワイトリボンの除去を目的
として形成する。 酸化珪素膜は、例えば熱酸化法で形成され、約１８〜２
０［ｎｍｌの膜厚で形成する。 次に、ｐ−型ウェル領域２、イ型ウェル領域３の夫々の
活性領域の主面部に、しきい値電圧調整用不純物を導入
する。しきい値電圧調整用不純物としてはｐ型不純物例
えばＢＦ、を使用する。このＢＦ、は、イオン打込み法
を使用し、４０〜５０［Ｋ　ｅ　Ｖ］程度のエネルギで
約２ｘｌＯ”　〜３ｘｌＱ　”　［ａｔｏｍｓ／ｄコ程
度導入される。ＢＦ、は前記酸化珪素膜を通してｐ−型
半導体基板２、ｎ−型ウェル領域３の夫々の主面部に導
入される。 次に、前記ｐ−型ウエル領域２、ざ型ウェル領域３の夫
々の活性領域の主面上の酸化珪素膜を除去し、このＰ−
型ウェル領域２、ｎ−型ウェル領域３の夫々の活性領域
の主面を露出する。この後、第２３図に示すように、こ
のｐ−型ウェル領域２、ｎ−型ウェル領域３の夫々の活
性領域の主面上にゲート絶縁膜６を形成する。ゲート絶
縁膜６は、熱酸化法で形成し、約１３〜１．４［ｎｍ］
の膜厚で形成する。ゲート絶縁膜６は、メモリセルＭＣ
の駆動用ＭＩＳＦＥＴＱｄ及び静電気破壊防止回路■、
■、出力段回路■の夫々のＭＩＳＦＥＴＱｎのゲート絶
縁膜として使用される。 （第１層目ゲート材の形成工程１ 次に、前記ゲート絶縁膜６上を含む基板全面に多結晶珪
素膜７を堆積する。この多結晶珪素膜７は第１層目のゲ
ート材形成工程により形成される。 多結晶珪素膜７は、ＣＶＤ法で堆積し、この堆積中に抵
抗値を低減する不純物を導入した所謂ドープドポリシリ
コンで形成される。この多結晶珪素膜７はジシラン（Ｓ
　ｘ　ｚ　ＨＪ及びフォスフイン（ＰＨ３）をソースガ
スとするＣＶＤ法で堆積される。 例えば、本実施例の場合、ＣＶＤ法は、Ｓｉ、ＨＧを約
８０［ｓｃｃ層］、キャリアガスとして約１［％］の窒
素ガスを含むＰＨ，を約９０　Ｅｓｃｅｍ］とし、約５
００〜５２０［℃］の温度及び０　、８　［ｔｏｒｒ］
の圧力の条件下において行う。この条件下において、多
結晶珪素膜（ドープドポリシリコン）７は下記の生成反
応式く１〉乃至〈３〉に基き生成される。 ２ＳｉＨ１＊＋２Ｐ＊→２Ｓｉ（Ｐ）＋２Ｈ，・＝＜３
＞本実施例の場合、前記多結晶珪素膜７はｎ型不純物で
あるＰが導入され、Ｐは約１Ｏ２ｏ〜１０２１［ａｔｏ
ｏ＋ｓ／ａｊ］の濃度に導入される。また、多結晶珪素
膜７はＭＩ　５ＦＥＴのゲート電極、容量素子Ｃの第１
電極の夫々として使用する場合において比較的薄い膜厚
約１００［ｎｍ］の膜厚で形成される。 この多結晶珪素膜７は前述のように容量素子Ｃの第１電
極（７）として使用され、多結晶珪素膜７上には誘電体
膜（２１）が形成されるが、この誘電体膜は多結晶珪素
膜７の形成方法により絶縁耐圧が変化する。第３３図（
生成方法別の絶縁膜の絶縁耐圧を示す図）に、２種類の
異なる形成方法で堆積した多結晶珪素膜の夫々の上部に
形成された絶縁膜の絶縁耐圧の測定結果を示す。第３３
図中、横軸は多結晶珪素膜上に形成される熱酸化珪素膜
の生成温度［”Ｃ］を示す、縦軸は絶縁膜（誘電体膜）
の絶縁耐圧ｒ　Ｍ　Ｖ　／　ａｍ　］を示す。データ（
Ａ）は前述の５ｉ２Ｈ，をソースガスとするＣＶＤ法で
堆積された多結晶珪素膜（ドープドポリシリコン）上に
熱酸化法で形成された酸化珪素膜の絶縁耐圧を示す、デ
ータ（Ｂ）は、ＣＶＤ法で堆積された多結晶珪素膜（ノ
ンドープドポリシリコン）にイオン打込み法でＰを導入
し、この後、多結晶珪素膜上に熱酸化法で形成された酸
化珪素膜の絶縁耐圧を示す。データ（Ｃ）はＳｉ、Ｈ，
をソースガスとするＣＶＤ法で堆積された多結晶珪素膜
（ドープドポリシリコン）上にＣＶＤ法で堆積された酸
化珪素膜の絶縁耐圧を示す、ＣＶＤ法で堆積された酸化
珪素膜の堆積温度は約８００［’Ｃ］である。 前記第３３図の測定結果に示すように、同一生成温度の
熱酸化法で酸化珪素膜を形成する場合。 Ｓｉ、Ｈ，をソースガスとするＣＶＤ法で堆積された多
結晶珪素膜上の酸化珪素膜（Ａ）は堆積後にＰを導入し
た多結晶珪素膜上の酸化珪素膜（Ｂ）に比べて絶縁耐圧
が高い。また、前記Ｓｉ、Ｈ，をソースガスとするＣＶ
Ｄ法で堆積された多結晶珪素膜の場合、熱酸化法で形成
した酸化珪素膜（Ａ）に比べて、ＣＶＤ法で堆積した酸
化珪素膜（Ｃ）の絶縁耐圧は高い。 前述の酸化珪素膜の絶縁耐圧の変化は、第３４図、第３
５図（多結晶珪素膜の表面粗さを示す図）の夫々の測定
結果に示すように、多結晶珪素膜の表面状態に基くと推
定される。第３４図は５ｉ２Ｈ，をソースガスとするＣ
ＶＤ法で堆積された多結晶珪素膜の表面状態を示す、第
３５図は、ＣＶＤ法で堆積後、Ｐを導入した多結晶珪素
膜の表面状態を示す、第３４図、第３５図の夫々におい
て、横軸は多結晶珪素膜の表面上での距離［μｍ］を示
し、縦軸は表面上での起伏（粗さ）［Ｋλ］を示す。 第３４図及び第３５図の測定結果に示すように、Ｓｉ、
Ｈ，をソースガスとするＣＶＤ法で堆積された多結晶珪
素膜の表面は、堆積後にＰを導入する多結晶珪素膜の表
面に比べて平担性が高い。すなわち、Ｓｘ、Ｈ，をソー
スガスとするＣＶＤ法で堆積された多結晶珪素膜は、第
３４図に示すように、表面の起伏が小さく（凹凸が小く
）、電界集中の発生を低減できるので、この多結晶珪素
膜上に形成される熱酸化法で形成される酸化珪素膜の絶
縁耐圧を向上できる。つまり、前述の容量素子Ｃは、５
ｉ２Ｈ，をソースガスとするＣＶＤ法で堆積された多結
晶珪素膜で第１電極（７）を形成することにより、誘電
体膜の絶縁耐圧を向上できる。 また、前記熱酸化法で形成される酸化珪素膜は。 下地の多結晶珪素膜の表面に複数の結晶面が異なる結晶
粒（グレイン）が存在し、各々の結晶面での熱酸化珪素
膜の成長速度が異なるので、膜厚にばらつきが生じる。 この膜厚にばらつきが存在する酸化珪素膜は、容量素子
Ｃの誘電体膜として使用した場合、膜厚の薄い部分にお
いて第１電極（７）と第２電極（２３）との間に電界集
中が発生するので、前記第３３図に示すように、ＣＶＤ
法で堆積した酸化珪素膜に比べて絶縁耐圧は低くなる。 つまり、同第３３図に示すように、前記ＣＶＤ法で堆積
された酸化珪素膜は、多結晶珪素膜上にその下地形状に
沿って均一な膜厚で形成できるので、容量素子Ｃの誘電
体膜として使用した場合、電界集中の発生が低減でき、
絶縁耐圧を向上できる。 また、多結晶珪素膜は、第３６図（多結晶珪素膜の膜厚
とゲート絶縁膜の絶縁耐圧との関係を示す図）に示すよ
うに、形成方法及び堆積された膜厚により、絶縁膜の絶
縁耐圧を変化させる。第３６図中、横軸は多結晶珪素膜
の膜厚［ｎｍｌを示し、縦軸は多結晶珪素膜の下地の絶
縁膜（酸化珪素膜：例えばゲート絶縁膜６に相当する）
の絶縁耐圧［Ｍｖ／１］を示す。デー９　（Ｄ）はＳｉ
、Ｈ，をソースガスとするＣＶＤ法で堆積された多結晶
珪素膜の下地の絶縁膜の絶縁耐圧を示す、データ（Ｅ）
は堆積後にＰを導入した多結晶珪素膜の下地の絶縁膜の
絶縁耐圧を示す。 第３６図のデータ　（Ｅ）に示すように、堆積後にＰを
導入した多結晶珪素膜の下地の絶縁膜は。 多結晶珪素膜が７０［ｎｍｌを越える膜厚の場合には絶
縁耐圧の劣化を生じないが、７０［ｎｍ１以下の膜厚に
なると絶縁耐圧が急激に劣化する。これに対して、デー
タ（Ｄ）に示すように、Ｓｉ、Ｈ。 をソースガスとするＣＶＤ法で堆積された多結晶珪素膜
（ドープドポリシリコン）の下地の絶縁膜は、多結晶珪
素膜が７０［ｎｍ］以下の膜厚になっても絶縁耐圧の劣
化をほとんど生じない。つまり、この多結晶珪素膜は下
地の絶縁膜（例えばゲート絶縁膜６）の絶縁耐圧が劣化
しないので７０　Ｃｎ　ｍｌ以下の薄い膜厚で形成でき
る。また、多結晶珪素膜は、膜厚が結晶粒のサイズに近
くなると、表面の平担性が結晶粒の形状で律則されかつ
損なわれ（膜厚が均一化されない）、断線不良等が生じ
易く、導電層としては使用できないので、約１０［ｎｍ
１以上の膜厚で形成する。 また、多結晶珪素膜への不純物導入方法として、ＣＶＤ
法で堆積された多結晶珪素膜（ノンドープドポリシリコ
ン）の表面上にリンガラス膜を形成し、このリンガラス
膜に含有されるＰを熱拡散法により多結晶珪素膜に導入
する方法がある。この不純物導入法は前記リンガラス膜
の除去に沸酸を使用する。前述のＳｉ、Ｈ，をソースガ
スとするＣＶＤ法で堆積された多結晶珪素膜は、前記リ
ンガラス膜の除去の沸酸の使用を廃止し、しかもこれ以
外の堆積法で堆積された多結晶珪素膜に比べて膜質を緻
密に形成できるので、前記沸酸の膜中のしみ込みに基く
、下地の絶縁膜（例えばゲート絶縁膜６）の絶縁耐圧の
劣化を防止できる。 前記第１層目のゲート材形成工程で形成された多結晶珪
素膜７は、ＭＩＳＦＥＴのゲート電極等として使用する
場合に動作速度を損なわない程度において、以上の理由
に基き、その上層又は下地の絶縁膜の絶縁耐圧を確保で
きるので、膜厚を約１００［ｎｍ］程度に薄くし、上層
の平担化を図れる。 前記第１層目のゲート材形成工程で形成された多結晶珪
素膜７を形成した後に、この多結晶珪素膜７に熱処理を
施す、この熱処理は、例えば窒素（Ｎ２）ガス中、７０
０〜９５０［’Ｃ］の温度で８〜１２０分］程度行い、
多結晶珪素膜７に導入されたＰの活性化及び膜質の安定
化を図る。 次に、前記多結晶珪素膜７上を含む基板全面に絶縁膜８
Ａを形成する。絶縁膜８Ａは主に後述する転送用ＭＩＳ
ＦＥＴＱｔのゲート絶縁膜（１２）を形成する熱酸化工
程での耐酸化マスクとして使用される。この絶縁膜８Ａ
は、ＣＶＤ法で堆積された窒化珪素膜で形成される。こ
の窒化珪素膜は、３［ｎｍｌに満たない膜厚の場合は耐
酸化マスクとして使用できないので、３［ｎｍ１以上の
膜厚で形成される。また、窒化珪素膜は、段差形状の成
長を抑え、上層の平担化を図るために１０［ｎｍ１以下
の薄い膜厚で形成する。つまり、窒化珪素膜は、３〜１
０［ｎｍｌの膜厚で形成され、本実施例では８［ｎｍコ
の膜厚で形成する。 次に、前記絶縁膜８Ａ上を含む基板全面に絶縁膜８を形
成する。絶縁膜８は下層の多結晶珪素膜７、上層の導電
層（１３）の夫々を電気的に分離する。 絶縁膜８は無機シラン（ＳｉＨ，又はＳｉＨ，Ｃ１□）
をソースガス、酸化窒素（ＮＺＯ）ガスをキャリアガス
とするＣＶＤ法で堆積された酸化珪素膜で形成する。酸
化珪素膜は約８００［”Ｃ］の温度で堆積される。絶縁
膜８は約１２０〜１４０［ｎｍｌの膜厚で形成される。 次に、前記絶縁膜８．８Ａ、多結晶珪素膜７の夫々を順
次パターンニングし、第２４図に示すように、多結晶珪
素膜７により、ゲート電極７を形成する。パターンニン
グは、フォトリングラフィ技術を使用し、例えばＲＩＥ
等の異方性エツチングで行う。ゲート電極７は駆動用Ｍ
ＩＳＦＥＴＱｄのゲート電極として構成される。また、
ゲート電極７は静電気破壊防止回路Ｉのクランプ用ＭＩ
ＳＦＥＴＱｎｌ、静電気破壊防止回路■のクランプ用Ｍ
ＩＳＦＥＴＱｎ４．Ｑｎ５、出力段回路■の出力用ｎチ
ャネルＭＩＳＦＥＴＱｎ２、Ｑｎ３、ｎチャネルＭ　Ｉ
　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｎ　６の夫々のゲート電極とし
て使用される。 ［第１ソース領域及びドレイン領域の形成工程１次に、
前記ゲート電極７及び絶縁膜８の側壁にサイドウオール
スペーサ９を形成する。サイドウオールスペーサ９は、
前記絶縁膜８上を含む基板全面に酸化珪素膜を堆積し、
この堆積した膜厚に相当する分、この酸化珪素膜の全面
をエツチングすることにより形成される。酸化珪素膜は
、前述と同様に、無機シランガスをソースガスとするＣ
ＶＤ法で堆積され、例えば１４０〜１６０［ｎｍ］の膜
厚で形成する。エツチングはＲＩＥ等の異方性エツチン
グを使用する。 次に、前記サイドウオールスペーサ９を形成するエツチ
ングの際に、ゲート電極７及びサイドウオールスペーサ
９が形成された以外の領域のＰ−型ウェル領域２、ｎ−
型ウェル領域３の夫々の活性領域の主面が露出するので
、この露出した領域に酸化珪素膜（符号は付けない）を
形成する。この酸化珪素膜は主に不純物導入の際の汚染
防止、不純物導入に基く活性領域の主面のダメージの防
止等の目的で使用される。酸化珪素膜は１例えば熱酸化
法で形成され、約１０［ｎｍ］の膜厚で形成する。 次に、メモリセルアレイＭＡＹの転送用ＭＩＳＦＥＴＱ
ｔ、周辺回路のｎチャネルＭＩＳＦＥＴＱｎ、ｐチャネ
ルＭＩＳＦＥＴＱｐの夫々（２重ドレイン構造の形成領
域は除く）の形成領域において、不純物導入マスク４０
を形成する。メモリセルアレイＭＡＹにおいて、不純物
導入マスク４０は、前記第１０図に符号ＤＤＤを付けて
一点鎖線で囲まれた領域外に形成される。不純物導入マ
スク４０は例えばフォトリソグラフィ技術で形成された
フォトレジスト膜で形成する。 次に、前記不純物導入マスク４０を使用し、メモリセル
アレイＭＡＹの駆動用ＭＩＳＦＥＴＱｄの形成領域にお
いて、ｐ−型ウェル領域２の主面部に２種類のｎ型不純
物を導入する。この２種類のｎ型不純物は、同一製造工
程により静電気破壊防止回路Ｉ、■、出力段回路■の夫
々の２重ドレイン構造を採用するｎチャネルＭＩｓＦＥ
ＴＱｎの形成領域において、Ｐ−型ウェル領域２の主面
部にも導入される。前記ｎ型不純物のうちの一方はＰを
使用し、他方はＰに比べて拡散速度が遅いＡｓを使用す
る。Ｐは、イオン打込み法を使用し、約３０［ＫｅＶ］
程度のエネルギで約１０　”　［ａｔｏｍｓ／　ｄ　］
程度導入される。Ａｓは、イオン打込み法を使用し２約
４０［ＫｅＶコ程度のエネルギで約１０１４［ａｔｏｌ
Ｉｌｓ／ａＪ］程度導入される。このＰ、Ａｓの夫々の
導入に際しては、前記不純物導入マスク４０と共に、ゲ
ート電極７の側壁に形成されたサイドウオールスペーサ
９も不純物導入マスクとして使用される。 前記Ｐ、Ａｓの夫々の導入後、前記不純物導入マスク４
０は除去される。 次に、前記２種類のｎ型不純物、Ｐ、Ａｓの夫々に引き
伸し拡散を施し、第２５図に示すように、Ｐで低い不純
物濃度のｎ型半導体領域１０及びＡｓで高い不純物濃度
のｎ゛型半導体領域１１を形成する。 このｎ型半導体領域１０及びｎ°型半導体領域１１は、
夫々のｎ型不純物の拡散速度が異なるので、２重ドレイ
ン構造を構成する。ｎ型半導体領域１０、ｎ型半導体領
域１１の夫々は、サイドウオールスペーサ９を不純物導
入マスクとして使用するので、駆動用ＭＩＳＦＥＴＱｄ
の形成領域において、チャネル形成領域側への拡散量が
サイドウオールスペーサ９で律則される。つまり、ｎ型
半導体領域１ｏ、ｎ°型半導体領域１１の夫々は、ゲー
ト電極７を不純物導入マスクとして使用した場合に比べ
て、サイドウオールスペーサ９の膜厚に相当する分、チ
ャネル形成領域側への拡散量を低減できる。このチャネ
ル形成領域側への拡散量の低減は、駆動用ＭＩ　５ＦＥ
ＴＱｄの実効的なゲート長寸法（チャネル長寸法）を確
保できるので、駆動用ＭＩＳＦＥＴＱｄの短チヤネル効
果を防止できる。 前記ｎ型半導体領域１０．ゴ型半導体領域１１の夫々を
形成する工程により、メモリセルアレイＭＡＹにおいて
、メモリセルＭＣの２重ドレイン構造を採用する駆動用
ＭＩＳＦＥＴＱｄが完成する。 また、同一製造工程により、静電気破壊防止回路Ｉ、■
、出力段回路■の夫々の２重ドレイン構造を採用するＭ
Ｉ　５ＦＥＴＱｎ　１〜Ｑｎ６が完成する。 このように、（Ｄ−２）外部端子ＢＰとＭＩＳＦＥＴ　
（ＩＮＣ，Ｑｎ２、Ｑｎ３、Ｑｎ６．０ＵＴＣ）で形成
される入出力段回路（■、■）との間にＭＩＳＦＥＴ（
Ｑｎｌ、Ｑｎ４、Ｑｎ５）で形成される＃電気破壊防止
回路（１，ｍ）を配置し、メモリセルＭＣを駆動用ＭＩ
ＳＦＥＴＱｄ及び転送用ＭＩＳＦＥＴＱｔで構成するＳ
ＲＡＭＩにおいて、前記メモリセルＭＣの駆動用ＭＩＳ
ＦＥＴＱｄ、前記静電気破壊防止回路（Ｉ、■）の前記
外部端子ＢＰに直接々続されるドレイン領域（或はソー
ス領域１０及び１１）を持つＭＩ　Ｓ　ＦＥＴ（Ｑｎ　
１、Ｑｎ４、Ｑｎ５）、又は入出力段回路（ＩＶ）の前
記外部端子ＢＰに直接々続されるドレイン領域（或はソ
ース領域１０及びＩｆ）を持つＭＩｓＦＥＴ（Ｑｎ２、
Ｑｎ３、Ｑｎ６）の夫々を形成する工程と、前記メモリ
セルＭＣの転送用ＭＩＳＦＥＴＱｄを形成する工程とを
備える。この構成により、前記メモリセルＭＣの２重ド
レイン構造を採用する駆動用ＭＩ　５ＦＥＴＱｄを形成
する工程と同一製造工程で、前記静電気破壊防止回路（
Ｉ、■）のＭＩＳＦＥＴ（Ｑｎｌ、Ｑｎ４、Ｑｎ５）又
は入出力段回路（Ｒ＋）のＭＩＳＦＥＴ（Ｑｎ２、Ｑｎ
３、Ｑｎ６）を形成できるので、この静電気破壊防止回
路のＭＩＳＦＥＴ又は入出力段回路のＭＩＳＦＥＴを形
成する工程に相当する分、ＳＲＡＭＩの製造プロセスの
製造工程数を低減できる。 【第２ゲート絶縁膜の形成工程】 次に、メモリセルアレイＭＡＹの転送用ＭＩＳＦＥＴＱ
ｔ、周辺回路のｎチャネルＭＩＳＦＥＴＱｎ、ｐチャネ
ルＭＩＳＦＥＴＱＰの夫々の形成領域において、Ｐ−型
ウェル領域２．に型ウェル領域３の夫々の活性領域の主
面部にしきい値電圧調整用不純物を導入する。しきい値
電圧調整用不純物としてはＰ型不純物例えばＢＦ、を使
用する。 ＢＦ２は、イオン打込み法を使用し、約４０［ＫｅＶ］
程度のエネルギで約１０”［ａｔｏｍｓ／ｃｓｌ］程度
導入される。ＢＦ２は活性領域の主面上に形成された符
号を付けない酸化珪素膜を通してｐ”型ウェル領域２、
イ型ウェル領域３の夫々の主面部に導入される。 次に、前記メモリセルアレイＭＡＹの転送用ＭＩＳＦＥ
ＴＱｔ、周辺回路のｎチャネルＭＩＳＦＥＴＱｎ、　ｐ
チャネルＭＩＳＦＥＴＱｐの夫々の形成領域において、
ｐ−型ウェル領域２、π型ウェル領域３の夫々の活性領
域の主面上の酸化珪素膜を除去し、その主面を露出する
。 次に、この露出されたＰ−型ウェル領域２、ｎ−型ウェ
ル領域３の夫々の活性領域の主面上にゲート絶縁膜１２
を形成する。ゲート絶縁膜１２は、熱酸化法で形成し、
約１３〜１４［ｎｍ］の膜厚で形成する。ゲート絶縁膜
１２は、メモリセルＭＣの転送用ＭＩＳＦＥＴＱｔ、周
辺回路のｎチャネルＭＩＳＦＥＴＱｎ、ｐチャネルＭＩ
ＳＦＥＴＱｐのゲート絶縁膜として使用される。 このゲート絶縁膜１２を形成する熱酸化工程においては
、駆動用ＭＩＳＦＥＴＱｄのゲート電極７（他のＭＩＳ
ＦＥＴＱｎｌ〜Ｑｎ６も同様）の上側の表面部分を前記
絶縁膜８Ａで被覆し、この絶縁膜８Ａを耐酸化マスクと
して使用する。ゲート電極７は、絶縁膜（酸化珪素膜）
８及びサイドウオールスペーサ９で周囲を被覆している
が、熱酸化工程で酸素の供給があるので、絶縁膜８Ａを
設けない場合には酸化される。この酸化は、ゲート電極
７の上側の角部８Ｂ（第２６図に示す点線で囲まれた領
域）に比べて、ゲート電極７の上側の表面部分の酸化速
度が速い（急激に酸化される）ので、表面部分の珪素が
角部８Ｂに比べて大きく食われ。 ゲート電極７の角部８Ｂがめくれ」二がる。つまり、ゲ
ート電極７の上側の表面部分上には、角部８Ｂ上に比べ
て厚い膜厚で、しかも不明確な膜厚の酸化珪素膜が成長
する。すなわち、前記ゲート電極７上に形成された絶縁
膜（窒化珪素膜）８Ａはこのゲート電極７のめくれを低
減できる。 ［第２層目ゲート材の形成工程］ 次に、前記ゲート絶縁膜１２上を含む基板全面に多結晶
珪素膜１３Ａを堆積する。この多結晶珪素膜１３Ａは第
２層目のゲート材形成工程により形成される。多結晶珪
素膜１３Ａは、前記多結晶珪素膜７と同様に、Ｓｉ□Ｈ
２及びＰＨ，をソースガスとするＣＶＤ法で堆積される
。本実施例の場合、多結晶珪素膜１３Ａは約１０２ａ〜
１０　”　［ａｔｏｍｓ／ｃｄｌの濃度にＰを導入する
。多結晶珪素膜１３Ａは、前述のように、下地の絶縁膜
つまりゲート絶縁膜１２の絶縁耐圧を向上でき、しかも
第２層目のゲート材としては後述する高融点金属珪化膜
（１３Ｂ）で実質的な比抵抗値を低減できるので、堆積
後にＰを導入する多結晶珪素膜では不可能とされる７０
［ｎｒｎ］以下の薄い膜厚で形成できる。すなわち、多
結晶珪素膜１３Ａは、結晶粒が膜厚の均一性に影響を及
ぼさない１０［ｒｈｍ］以上の膜厚が必要となるので、
１０〜１００［ｎｍ］の薄い膜厚で形成する。 次に、前記多結晶珪素膜１３Ａに熱処理を施す。 この熱処理は、例えば、窒素ガス中、７００〜９５０［
”Ｃ］の温度で１５〜２５［分］程度行い、多結晶珪素
膜１３Ａに導入されたＰの活性化及び膜質の安定化を図
る。 次に、メモリセルアレイＭＡＹのメモリセルＭＣの駆動
用ＭＩＳＦＥＴＱｄのソース領域（１０及び１１）上に
おいて、多結晶珪素膜１３Ａ、その下層のゲート絶縁膜
１２の夫々を順次除去し、接続孔１４を形成する。接続
孔１４は、フォトリングラフィ技術で形成されたフォト
レジスト膜（エツチングマスク）を使用し、例えばＲＩ
Ｅ等の異方性エツチングを施して形成する。この接続孔
１４は駆動用ＭＩＳＦＥＴＱｄのソース領域、基準電圧
線（１３）の夫々を接続する。清浄なゲート絶縁膜１２
を形成した後に、直接、ゲート絶縁膜１２上に多結晶珪
素膜１３Ａを形成し、この後に接続孔１４を形成するの
で、前記接続孔１４を形成するフォトレジスト膜は直接
ゲート絶縁膜１２に接触しない。つまり、この接続孔１
４を形成する工程は、フォトレジスト膜の形成及び剥離
に基く、ゲート絶縁膜１２の汚染を生じないので、ゲー
ト絶縁膜１２の絶縁耐圧が劣化しない。 次に、前記多結晶珪素膜１３上を含む基板全面に高融点
金属珪化膜１３Ｂを形成する。この高融点金属珪化膜１
３Ｂは第２層目のゲート材形成工程で形成される。高融
点金属珪化膜１３Ｂの一部は、前記接続孔１４を通して
駆動用ＭＩＳＦＥＴＱｄのソース領域に接続される。高
融点金属珪化膜１３ＢはＣＶＤ法又はスパッタ法で堆積
したＷＳｉ２で形成する。ＷＳｉ、は量産的には安定性
の高いゲート材である。高融点金属珪化膜１３Ｂは、比
抵抗値が多結晶珪素膜１３Ａに比べて小さいので、又上
層の段差形状の成長を抑えるために、約８０〜１００［
ｎｍ］の比較的薄い膜厚で形成する。 次に、前記高融点金属珪化膜１３Ｂ上を含む基板全面に
絶縁膜１５を形成する。この絶縁膜１５は前記ゲート電
極７上の絶縁膜８に比べて厚い膜厚、例えば２００〜３
００［ｎ　ｍｌの膜厚で形成する。つまり、絶縁膜１５
は、後述する接続孔（２２）を形成する際に、ゲート電
極７上の絶縁膜８がエツチング除去されても、ゲート電
極（１３）上の絶縁膜１５が残存し、このゲート電極（
１３）、上層の導電層（２３）の夫々の絶縁が行われる
膜厚で形成される。絶縁膜１５は、例えば有機シラン（
Ｓ　ｉ　（ＯＣ，Ｈ，）４）をソースガスとする、高温
度（例えば７００〜８５０〔℃コ）、低圧力（例えばｌ
　、　Ｏ［ｔｏｒｒ］）のＣＶＤ法で堆積された酸化珪
素膜で形成する。 次に、前記絶縁膜１５、高融点金属珪化膜１３Ｂ。 多結晶珪素膜１３Ａの夫々に順次パターンニングを施し
、第２６図に示すように、多結晶珪素膜１３Ａ及び高融
点金属珪化膜１３Ｂで構成された積層構造のゲート電極
１３を形成する。ゲート電極１３はメモリセルＭＣの転
送用ＭＩＳＦＥＴＱｔ、周辺回路のｎチャネルＭＩＳＦ
ＥＴＱｎ、ｐチャネルＭＩＳＦＥＴＱｐの夫々のゲート
電極として使用される。また、ゲート電極１３を形成す
る工程と同一製造工程で、ワード線（Ｗ　Ｌ　）１３、
基準電圧線（Ｖｓｓ）１３の夫々が形成される。前記パ
ターンニングは、フォトリソグラフィ技術で形成された
エツチングマスクを使用し、ＲＩＥ等の異方性エツチン
グで行う。
【第２ソース領域及びドレイン領域の形成工程】次に、
メモリセルアレイＭＡＹのメモリセルＭＣの転送用ＭＩ
ＳＦＥＴＱｔ、周辺回路のｎチャネルＭＩＳＦＥＴＱｎ
の夫々の形成領域において、Ｐ−型ウェル領域２の活性
領域の主面部に、ｎ型不純物を導入する。このｎ型不純
物は、ＬＤＤ構造の低い不純物濃度のｎ型半導体領域（
１７）を形成する目的で導入され、ドレイン領域近傍で
の電界強度を弱めるために、不純物濃度勾配がＡｓに比
べて緩いＰを使用する。Ｐは、イオン打込み法を使用し
、約３０［ＫｅＶ］程度のエネルギで約Ｉ×１０　”　
［ａｔｏｍｓ／ａＪコ程度導入される。Ｐは、ゲート電
極１３を不純物導入マスクとして使用し、このゲート電
極１３に対して自己整合で導入される。 この後、熱処理を施し、前記Ｐに引き伸し拡散を施して
ｎ型半導体領域１７を形成する（第２７図参照）、熱処
理は、例えば、アルゴン（Ａｒ）中、９ｏＯ〜１０００
［℃コの高温度で約２０Ｃ分］行う。 この熱処理に基き、前記ｎ型半導体領域１７は、転送用
ＭＩＳＦＥＴＱｔ、ｎチャネルＭＩＳＦＥＴＱｎの夫々
のチャネル形成領域側への拡散量が増加し、製造プロセ
スの完了後に約０．５［μｍ］又はそれ以上の寸法でゲ
ート電極１３に重なり合う。 ｎ型半導体領域１７は、後述する転送用ＭＩＳＦＥＴＱ
ｔ、ｎチャネルＭＩＳＦＥＴＱｎの夫々の高い不純物濃
度のゴ型半導体領域（１８）に比べて熱処理が多く施さ
れるので、このｎ゛型半導体領域（１８）の拡散量に比
べて拡散量の比が大きくなる。 第３７図（ＬＤＤ部の長さとドレイン電流量との関係を
示す＠）の測定結果に示すように、前記ｎ型半導体領域
（ＬＤＤ部）１７とゲート電極１３との重なり合う量が
増加するとドレイン電流量が増加する。第３７図中、横
軸はｎ型半導体領域（ＬＤＤ部）１７のゲート長方向の
長さＬｎ［μｍ］を示す。 縦軸はドレイン電流量［ｍ　Ａ］を示す。第３７図に示
す測定に使用されたＬＤＤ構造を採用するｎチャネルＭ
ＩＳＦＥＴはゲート長Ｌ／ゲートＩＩｆ！Ｗの比が０．
５［μｍｍｌ１０［μｍ］である。また、ゲート絶縁膜
（酸化珪素膜）の膜厚は１０［：ｎｍ］。 ドレイン電圧Ｖｄ及びゲート電圧Ｖｇはともに５［Ｖコ
である。ｎ型半導体領域１７は、Ｉ　Ｘ　１０”［ａｔ
ｏｉｌｓ／ａＪ］の不純物濃度、５　Ｘ　１０　”［ａ
ｔｏｍｓ／ａＪコの不純物濃度の夫々が使用される。ま
た、ドレイン電流量は、ｎ型半導体領域１７とゲート電
極１３とが重なる場合及び重ならない場合について測定
されている。第３７図の測定結果に示すように、いずれ
の不純物濃度の場合においても、ｎ型半導体領域１７の
長さＬｎが長くなると、ｎ型半導体領域１７のゲート長
方向の寄生抵抗が増加し、ドレイン電流量は低減される
。しかしながら、いずれの不純物濃度の場合においても
、ｎ型半導体領域１７は、ゲート電極１３と重なり合う
と、ゲート電極１３からの電界効果により、寄生抵抗が
低減されるので、ドレイン電流量が増加する。特に、ｎ
型半導体領域１７の不純物濃度がＩ　Ｘ　１０”［ａｔ
ｏｏ＋ｓ／ａＪコの場合はドレイン電流量の増加が大き
い。 また、第３８図（ＬＤＤ部の長さと電界強度との関係を
示す図）の測定結果に示すように、ｎ型半導体領域（Ｌ
　Ｄ　Ｄ部）１７とゲート電極１７との重なり合う量が
増加すると電界強度が低減される。第３８図中、横軸は
ｎ型半導体領域１７のゲート長方向の長さＬｎ［μｍ］
を示す。縦軸は電界強度（×１０［Ｖ／ｃｍ］）を示す
。第３８図に示す測定に使用されたＬＤＤ構造を採用す
るｎチャネルＭＩＳＦＥＴは前記第３７図に示す測定に
使用されたものと同様の条件で構成される。第３８図の
測定結果に示すように、ｎ型半導体領域１７の不純物濃
度が５　Ｘ　１０”［ａｔｏｍｓ／ａ＃］の場合、ｎ型
半導体領域１７の長さＬｎが長くなると電界強度が低減
されるが、ｎ型半導体領域１７、ゲート電極１３の夫々
が重なり合うと電界強度が逆に増加する。これに対して
、ｎ型半導体領域１７の不純物濃度がｌＸｌ０”［ａｔ
ｏｍｓ／ｊ］の場合、ｎ型半導体領域１７の長さＬｎが
長くなると電界強度が同様に低減され、しかもｎ型半導
体領域１７、ゲート電極１３の夫々が重なり合うと電界
強度がさらに低減される。この電界強度の低減効果はｎ
型半導体領域１７の長さＬｎが約０．１［μｍ１以上に
なると発生する。本実施例において、ｎ型半導体領域１
７の長さＬｎが若干変化しても電界強度がほぼ一定な安
定した領域約０゜５［μｍ］又はそれ以上の長さＬｎで
ｎ型半導体領域１７を形成する。また、ｎ型半導体領域
１７は短チヤネル効果が顕著に現われない領域までの範
囲で長さＬｎを長くする。 前述の第３７図及び第３８図の測定結果に基き、前述の
ＬＤＤ構造を採用する転送用ＭＩＳＦＥＴＱｔ、ｎチャ
ネルＭＩＳＦＥＴＱｎの夫々は、ゲート電極１３とｎ型
半導体領域１７とを重ね合せ、積極的に相互コンダクタ
ンス（ｇｍ）を向上してドレイン電流量を増加する。ま
た、ＬＤＤ構造を採用する転送用ＭＩＳＦＥＴＱｔ、ｎ
チャネルＭＩＳＦＥＴＱｎの夫々は、ｎ型半導体領域１
７を約Ｉ×１０１３［ａｔｏｍｓ／ａＪ］の不純物濃度
で形成し、ｎ型半導体領域１７の長さＬｎを長くすると
共に、ｎ型半導体領域１７をゲート電極１３と重ね合せ
、電界強度を低減する。この電界強度の低減は、ドレイ
ン領域近傍でのホットキャリアの発生量を低減できるの
で、ＬＤＤ構造を採用する転送用ＭＩＳＦＥＴＱｔ、ｎ
チャネルＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｎの夫々のしき
い値電圧の経時的な変動を低減できる。 次に５周辺回路のｐチャネルＭＩＳＦＥＴＱｐの形成領
域において、に型ウェル領域３の活性領域の主面部に、
ｐ型不純物を導入する。このＰ型不純物はＬＤＤ構造の
低い不純物濃度のｎ型半導体領域（１９）を形成する目
的で導入される。Ｐ型不純物はＢＦ、　を使用する。Ｂ
Ｆ２は、イオン打込み法を使用し、約４０［ＫｅＶ］程
度のエネルギで約１０　”　〜１０　”　［ａｔｏｍｓ
／ａｄ］程度導入される。ＢＦ２は、ゲート電極１３を
不純物導入マスクとして使用し、このゲート電極１３に
対して自己整合で導入される。このＰ型不純物の導入に
より、ｎ型半導体領域１９が形成される（第２１図参照
）。ｐ型不純物はｎ型不純物に比べて拡散速度が速いの
で、Ｐ型半導体領域１９は、熱処理を施さなくても、ゲ
ート電極１３と充分な重なり合いを形成できる。 次に、前述のゲート電極１３、絶縁膜１５の夫々の側壁
にサイドウオールスペーサ１６を形成する。サイドウオ
ールスペーサ１６は、絶縁膜１５上を含む基板全面に酸
化珪素膜を堆積し、この堆積した膜厚に相当する分、こ
の酸化珪素膜の全面をエツチングすることにより形成さ
れる。酸化珪素膜は、前述と同様に、無機シランガスを
ソースガスとするＣＶＤ法で堆積され、例えば２００［
ｎ　ｍｌの膜厚で形成する。エツチングはＲＩＥ等の異
方性エツチングを使用する。 次に、サイドウオールスペーサ１６を形成するエツチン
グの際に、ゲート電極７及びサイドウオールスペーサ１
６が形成された以外の領域のｐ−型つ工ル領域２．ｎ７
型ウェル領域３の夫々の活性領域の主面が露出するので
、この露出した領域に酸化珪素膜（符号は付ない）を形
成する。この酸化珪素膜は、主に不純物導入の際の汚染
防止、不純物導入に基く活性領域の主面のダメージ防止
等の目的で使用される。酸化珪素膜は、例えば熱酸化法
で形成され、約１０［ｎｍ］の膜厚で形成する。 次に、メモリセルアレイＭＡＹのメモリセルＭＣの転送
用ＭＩＳＦＥＴＱｔｌ、周辺回路のｎチャネルＭ　Ｉ　
Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｎの夫々の形成領域において、ρ
−−ウエル領域２の活性領域の主面部にｎ型不純物を導
入する。ｎ型不純物は、ｐｎ接合深さを浅くする目的で
、Ｐに比べて拡散速度が遅いＡＳを使用するａ　Ａ　ｓ
は、イオン打込み法を使用し、約３０〜５０［Ｋ　ｅ　
Ｖコ程度のエネルギで約１０１５−１０　”　［ａｔ、
ｏｍｓ／ａｊコ程度導入されるにのＡｓは。 ゲート電極１３及びサイドウオールスペーサ１６を不純
物導入マスクとして使用し、このゲート電極１３及びサ
イドウオールスペーサ１６に対して自己整合で導入され
る。 次に、周辺回路のｐチャネルＭＩＳＦＥＴＱＰの形成領
域において、π型ウェル領域３の活性領域の主面部にｎ
型不純物を導入する。ｎ型不純物はＢＦ、を使用する。 ＢＦ２は、イオン打込み法を使用し、約３０［ＫｅＶ］
程度のエネルギで約１０　”　〜１０　”　［ａｔｏｍ
ｓ／ａ＃］程度導入される。ＢＦ。 は、ゲート電極１３及びサイドウオールスペーサ１６を
不純物導入マスクとして使用し、このゲート電極１３及
びサイドウオールスペーサ１６に対して自己整合で導入
される。 この後、熱処理を施し、前記ｎ型不純物に引き伸し拡散
を施してゴ型半導体領域１８を形成すると共に、前記Ｐ
型不純物に引き伸し拡散を施してＰ゛型半導体領域２０
を形成する。熱処理は、例えば窒素ガス中、９００〜１
０００［”Ｃ］の高温度で約１〜３［分］行う。前記ｎ
゛型半導体領域１８はソース領域及びドレイン領域とし
て使用される。このゴ型半導体領域１８を形成する工程
により、第２７図に示すように、メモリセルアレイＭＡ
Ｙにおいて、メモリセルＭＣのＬＤＤ構造を採用する転
送用ＭＩＳＦＥＴＱｔが完成すると共に、前記第２１図
に示す周辺回路のＬＤＤ構造を採用するｎチャネルＭＩ
ＳＦＥＴＱｎが完成する。また、前記Ｐ°型半導体領域
２０を形成する工程により、前記第２１図に示すＬＤＤ
構造を採用するｐチャネルＭＩＳＦＥＴＱｐが完成する
。 このように、（Ｃ−１）転送用ＭＩＳＦＥＴＱｔ。 及び駆動用ＭＩ　５ＦＥＴＱｄでメモリセルＭＣが構成
されるＳＲＡＭＩにおいて、ｐ−型ウェル領域（基板）
２の駆動用ＭＩ　５ＦＥＴＱｄの形成領域の主面部に、
ゲート絶縁膜６を介在させてゲート電極７を形成する工
程と、前記ｐ−型タウエル領域の駆動用Ｍ、ｌ５ＦＥＴ
Ｑｄの形成領域の主面部に、前記ｐ−型タウエル領域と
反対導電型の拡散速度が異なる２種類のｎ型不純物（Ｐ
、Ａｓ）を前記ゲート電極７に対して自己整合で導入し
、２重ドレイン構造の駆動用ＭＩＳＦＥＴＱｄを形成す
る工程と、前記Ｐ−−ウエル領域２の転送用Ｍ、　Ｉ　
Ｓ　Ｆ　Ｅ　ＴＱｔの形成領域の主面部に、ゲート絶縁
膜１２を介在させてゲート電極１３を形成する工程と、
前記Ｐ−−ウエル領域２の転送用ＭＩＳＦＥＴＱｔの形
成領域の主面部に、前記Ｐ−−ウエル領域２と反対導電
型の低濃度のｎ型不純物（Ｐ）を前記ゲート電極１３に
対して自己整合で導入する工程と、前記ゲート電極１３
の側壁にそれに対して自己整合でサイドウオールスペー
サエ６を形成する工程と、前記ｐ−型タウエル領域の転
送用ＭＩＳＦＥＴＱｔの形成領域の主面部に、前記Ｐ−
−ウエル領域２と反対導電型の高濃度のｎ型不純物（Ａ
ｓ）を前記サイドウオールスペーサ１６に対して自己整
合で導入し、ＬＤＤ構造の転送用ＭＩＳＦＥＴＱｔを形
成する工程とを備える。この構成により、ホットキャリ
ア対策を目的として転送用ＭＩＳＦＥＴＱｔ及び駆動用
ＭＩＳＦＥＴＱｄをＩ、ＤＤ構造とした場合、不純物導
入マスクが合計４枚使用されるが、本実施例はホットキ
ャリア対策及び相互コンダクタンスの増加を目的として
駆動用ＭＩＳＦＥＴＱｄを２重ドレイン構造とし、１枚
のマスクで２種類のｎ型不純物を導入し、駆動用ＭＩＳ
ＦＥＴＱｃｌで１枚、転送用ＭＩＳＦＥＴＱｔで２枚１
合計３枚のマスクを使用したので、マスク枚数を１枚削
減し、ＳＲＡＭ１の製造プロセスにおいて製造工程数を
低減できる。また、前記駆動用ＭＩＳＦＥＴＱｄのゲー
ト絶縁膜６、転送用ＭＩＳＦＥＴＱｔのゲート絶縁膜１
２の夫々を別々の製造工程で形成するので、夫々のゲー
ト絶縁膜の膜厚を独立に最適化できる。例えば、駆動用
ＭＩＳＦＥＴＱｄのゲート絶縁膜６の膜厚を転送用ＭＩ
ＳＦＥＴＱｔのゲート絶縁膜１２の膜厚に比べて薄く形
成した場合、駆動用ＭＩＳＦＥＴＱｄの相互コンダクタ
ンスを増加して、メモリセルＭＣのβレシオを稼げる。 また、（Ｃ−２）前記構成（Ｃ−１）の駆動用ＭＩＳＦ
ＥＴＱｄの２重ドレイン構造のソース領域には前記転送
用ＭＩＳＦＥＴＱｔのゲート電極１３と同一製造工程で
形成された基準電圧線（Ｖｓｓ）１３が接続される。こ
の構成により、前記効果の他に、前記基準電圧線１３下
のこの基準電圧線１３と駆動用ＭＩＳＦＥＴＱｄのソー
ス領域（１１）とを接続する接続用の半導体領域（基準
電圧Ｖｓｓの取出し用半導体領域）を駆動用ＭＩ　５Ｆ
ＥＴＱｄの２重ドレイン構造の半導体領域（１０及び１
１）を形成する工程で形成できるので、前記接続用の半
導体領域を形成する工程に相当する分、ＳＲＡＭＩの製
造プロセスの製造工程数を低減できる。 また、（Ｃ−３）前記構成（Ｃ−１）の２重ドレイン構
造を採用する駆動用ＭＩ　５ＦＥＴＱｄを形成する工程
は、前記ゲート電極７を形成した後に。 このゲート電極７の側壁にそれに対して自己整合でサイ
ドウオールスペーサ９を形成し、この後、前記拡散速度
が異なる２種類のｎ型不純物（ｐ。 Ａｓ）を前記ゲート電極７に対して自己整合で導入する
工程とする。この構成により、前記サイドウオールスペ
ーサ９の膜厚に相当する分、前記駆動用ＭＩ　５ＦＥＴ
Ｑｄの半導体領域（１０及び１１）のチャネル形成領域
側への回り込み量（拡散量）を低減できる。この結果、
駆動用ＭＩＳＦＥＴＱｄの実質的なゲート長寸法を確保
し、短チヤネル効果を防止して駆動用ＭＩＳＦＥＴＱｄ
の占有面積を縮小できるので、メモリセルＭＣの占有面
積を縮小し、ＳＲＡＭ１の集積度を向上できる。 また、（Ｃ−４）前記ＬＤＤ構造を採用する転送用ＭＩ
ＳＦＥＴＱｔを形成する工程は、前記ゲート電極１３を
形成した後、前記低い不純物濃度のｎ型不純物（Ｐ）を
導入し、この導入されたｎ型不純物に引き伸し拡散を施
す熱処理（アニール）を行った後（ｎ型半導体領域１７
を形成した後）、前記サイドウオールスペーサ１６を形
成し、この後、前記高い不純物濃度のｎ型不純物（Ａｓ
）を導入する工程とする。この構成により、前記転送用
ＭＩＳＦＥＴＱｔのＬＤＤ構造の低い不純物濃度のｎ型
不純物の導入で形成されたｎ型半導体領域１７のチャネ
ル形成領域側への拡散量を前記熱処理の追加で増加でき
る。この結果、転送用ＭＩＳＦＥＴＱｔのゲート電極１
３と前記低い不純物濃度のｎ型不純物の導入で形成され
たｎ型半導体領域１７との重ね合せ量（オーバラップ量
）を増加し、ドレイン領域の近傍に発生する電界強度を
弱められるので、ホットキャリアの発生量を低減して転
送用ＭＩＳＦＥＴＱｔの経時的なしきい値電圧の劣化を
低減し、ＳＲＡＭ１の電気的信頼性を向上できる。 また、（Ｃ−６）ワード線（ＷＬ）１３で制御される転
送用ＭＩＳＦＥＴＱｔ及び基準電圧線（Ｖｓｓ）１３に
接続された駆動用ＭＩＳＦＥＴＱｄでメモリセルＭＣが
構成されたＳＲＡＭＩにおいて、前記メモリセルＭＣの
駆動用ＭＩ　５ＦＥＴＱｃｌのゲート電極７を形成する
工程と、このゲート電極７の上層にメモリセルＭＣの転
送用ＭＩＳＦＥＴＱｔのゲート電極１３を形成すると共
に、このゲート電極１３と同一導電層でワード！１３及
び基準電圧線１３を形成する工程とを備える。この構成
により、前記メモリセルＭＣの転送用ＭＩＳＦＥＴＱｔ
のゲート電極１３を形成する工程でワード線１３及び基
準電圧線１３を形成したので、このワードｓｉａ及び基
準電圧線１３を形成する工程に相当する分、ＳＲＡＭ１
の製造プロセスの製造工程数を低減できる。 また、（Ｃ−１２）メモリセルＭＣの転送用ＭＩＳＦＥ
ＴＱｔのゲート電極１３にワード線（ＷＬ）１３が一体
に構成されたＳＲＡＭＩにおいて、Ｐ−型ウェル領域（
基板）２の前記メモリセルＭＣの転送用ＭＩＳＦＥＴＱ
ｔの形成領域の主面上にゲート絶縁膜１２を形成する工
程と、このゲート絶縁膜１２上を含む基板全面にＣＶＤ
法で堆積されかっこの堆積中に抵抗値を低減する不純物
が導入された多結晶珪素膜（ドープドポリシリコン）１
３Ａを形成する工程と、この多結晶珪素膜１３Ａ上を含
む基板全面に高融点金属珪化膜（ＷＳ　ｉｔ　）１３Ｂ
を堆積する工程と、この高融点金属珪化膜１３Ｂ、前記
多結晶珪素膜１３Ａの夫々にパターンニングを施し、残
存した多結晶珪素膜１３Ａ及び高融点金属珪化膜１３Ｂ
で前記ゲート絶縁膜１２上に前記転送用ＭＩＳＦＥＴＱ
ｔのゲート電極１３及びそれに一体に接続されたワード
線１３を形成する工程とを備える。この構成により、前
記転送用ＭＩＳＦＥＴＱｔのゲート電極１３の下層の多
結晶珪素膜１３Ａは堆積中にｎ型不純物（Ｐ）を導入し
、堆積後のＰの熱拡散処理を廃止してこの熱拡散処理で
多結晶珪素膜の表面に形成されるリンガラス膜の除去に
沸酸が使用されることを廃止したので、又、前記堆積中
にｎ型不純物が導入される多結晶珪素膜（ドープドポリ
シリコン）１３Ａの膜質を堆積中に不純物が導入されな
い多結晶珪素膜（ノンドープドポリシリコン）に比べて
緻密に形成できるので、前記多結晶珪素膜中への沸酸の
しみ込みに基くゲート絶縁膜１２の絶縁耐圧の劣化を低
減できる。この結果、抵抗値を低減してＳＲＡＭ１の動
作速度の高速化を目的とする２層構造のワード線１３の
下層の多結晶珪素膜１３Ａの膜厚を薄膜化し、ワード線
１３の全体の膜厚を薄膜化できるので、このワード線１
３上に配置される導電層（例えば相補性データ線ＤＬ）
の下地表面（層間絶縁膜３０の表面）の平担化を図れる
。 また、（Ｃ−１３）前記構成（Ｃ−１２）の転送用ＭＩ
ＳＦＥＴＱｔのゲート電極１３及びそれに接続されたワ
ード線（Ｗ　Ｌ　）１３の下層の多結晶珪素膜１３Ａは
Ｓｉ、Ｈ，及びＰＨ，をソースガストすルＣｖＤ法で堆
積する。この構成により、前記多結晶珪素膜１３Ａのゲ
ート絶縁膜１２側の表面を平担化し、ｐ−型ウェル領域
２とゲート電極１３との間に電界集中が発生するのを防
止できるので、より転送用ＭＩ　５ＦＥＴＱｔのゲート
絶縁膜１２の絶縁耐圧の劣化を低減できる。 また、（Ｃ−１４）前記構成（Ｃ−１２）又は（Ｃ−１
３）の転送用ＭＩＳＦＥＴＱｔのゲート電極１３及びそ
れに接続されたワード線１３の下層の多結晶珪素膜１３
Ａは３０［ｎｍ３以上７０［ｎｍ１以下の膜厚で形成す
る。この構成により、前記転送用ＭＩＳＦＥＴＱｔのゲ
ート電極１３の膜厚の薄膜化を図れると共に、ゲート絶
縁膜１２の絶縁耐圧の劣化を低減できる。 また、（Ｃ−１５）転送用ＭＩＳＦＥＴＱｔ及びソース
領域（１１）が基準電圧線（Ｖｓｓ）１３に接続された
駆動用ＭＩＳＦＥＴＱｄでメモリセルＭＣが構成された
ＳＲＡＭ１において、前記ｐ−型ウエル領域（基板）２
の駆動用ＭＩ　５ＦＥＴＱｄの形成領域の主面上にゲー
ト電極７を形成すると共に、その主面部にソース領域及
びドレイン領域（１１）を形成し、駆動用ＭＩＳＦＥＴ
Ｑｄを形成する工程と、ｐ−型ウェル領域２の転送用Ｍ
ＩＳＦＥＴＱｔの形成領域の主面上にゲート絶縁膜１２
を形成する工程と、このゲート絶縁膜１２上を含む基板
全面に多結晶珪素膜１３Ａを堆積する工程と、前記駆動
用ＭＩＳＦＥＴＱｄのソース領域（１１）上の前記多結
晶珪素膜１３Ａ、その下層のゲート絶縁膜１２の夫々を
順次除去し、接続孔１４を形成する工程と、前記多結晶
珪素膜１３Ａ上を含む基板全面にしかも前記接続孔１４
を通して駆動用ＭＩＳＦＥＴＱｄのソース領域（１１）
に接続される高融点金属珪化膜１３Ｂを形成する工程と
、この高融点金属珪化膜１３Ｂ、多結晶珪素膜１３Ａの
夫々に順次パターンニングを施し、前記ゲート絶縁膜１
２上に多結晶珪素膜１３Ａ及び高融点金属珪化膜１３Ｂ
で形成されたゲート電極１３を形成すると共に、駆動用
ＭＩＳＦＥＴＱｄのソース領域に接続された基準電圧線
１３を形成する工程とを備える。この構成により、前記
転送用ＭＩＳＦＥＴＱｔのゲート絶縁膜１２を形成した
後に、このゲート絶縁膜１２上に直接多結晶珪素膜１３
Ａを形成し、この後、前記多結晶珪素膜１３Ａとともに
その下層のゲート絶縁膜１２を除去して駆動用ＭＩＳＦ
ＥＴＱｄのソース領域（１１）の表面上に接続孔１４を
形成したので、この接続孔１４を形成するフォトレジス
トマスクが転送用ＭＩＳＦＥＴＱｔのゲート絶縁膜１２
に直接々触せず、汚染等に基く、転送用ＭＩＳＦＥＴＱ
ｔのゲート絶縁膜１２の絶縁耐圧の劣化を低減できる。 また、（Ｂ−６）前記構成（Ｂ−５）のメモリセルＭＣ
のＬＤＤ構造を採用する転送用Ｍ　Ｉ　Ｓ　ＦＥＴＱｔ
は、低い不純物濃度のｎ型半導体領域１７のゲート電極
１３端からチャネル形成領域側への拡散量（ゲート電極
１３とｎ型半導体領域１７との重ね合せ量、又はｎ型半
導体領域１７の長さＬｎ）を　０．５［μｍ１以上で短
チヤネル効果が生じないまでの範囲に設定する。この構
成により、前記転送用ＭＩＳＦＥＴＱｔのゲート電極１
３と前記低い不純物濃度のｎ型半導体領域（Ｌ　Ｄ　Ｄ
部）１７との重ね合せ量（オーバラップ量）を増加し、
ドレイン領域の近傍に発生する電界強度を弱められるの
で、ホットキャリアの発生量を低減して転送用ＭＩＳＦ
ＥＴＱＬの経時的なしきい値電圧の劣化を低減し、ＳＲ
ＡＭＩの電気的信頼性を向上できる。 また、（Ｄ−５）ワード線（ＷＬ）１３で制御される転
送用ＭＩＳＦＥＴＱｔ及び駆動用ＭＩＳＦＥＴＱｄでメ
モリセルＭＣが構成され、このメモリセルＭＣの情報書
込み動作、情報の保持動作、情報読出し動作を制御する
周辺回路をＭＩＳＦＥＴで構成するＳＲＡＭ１において
、前記メモリセルＭＣの駆動用ＭＩＳＦＥＴＱｄを形成
する工程と、前記メモリセルＭＣの転送用ＭＩＳＦＥＴ
Ｑｔを形成すると共に、周辺回路のｎチャネルＭＩＳＦ
ＥＴＱｎ（又はｐチャネルＭＩＳＦＥＴＱｐ）を形成す
る工程とを備える。この構成により、前記メモリセルＭ
Ｃの転送用ＭＩＳＦＥＴＱｔを形成する工程で、周辺回
路のｎチャネルＭＩＳＦＥＴＱｎを形成できるので、こ
の周辺回路のｎチャネルＭＩＳＦＥＴＱｎを形成する工
程に相当する分、ＳＲＡＭ１の製造プロセスの製造工程
数を低減できる。 ［第３層目のゲート材形成工程］ 次に、基板全面にエツチングを施し、主に、メモリセル
アレイＭＡＹのメモリセルＭＣの駆動用ＭＩ　５ＦＥＴ
Ｑｄのゲート電極７上に形成された絶縁膜８及び８Ａの
夫々を除去する。この絶縁膜８及び８Ａの除去は、前記
ゲート電極１３．ワード線１３、基準電圧線１３の夫々
の上部に形成された絶縁膜１５及びサイドウオールスペ
ーサ１６をエツチングマスクとして使用しくそれらマス
クに規定され）で行われる。つまり、ゲート電極１３、
ワード線１３、基準電圧線１３の夫々の下部に存在する
絶縁膜８及び８Ａは残存する。この絶縁膜８及び８Ａの
除去は主にメモリセルＭＣの容量素子Ｃの第１電極７と
なる駆動用ＭＩＳＦＥＴＱｄ１のゲート電極７の表面を
露出する目的で行われる。また、絶縁膜８、絶縁膜１５
の夫々は本実施例においてほぼ同一エツチング速度を有
する酸化珪素膜で形成されるが、エツチングマスクとし
て使用する絶縁膜１５は、絶縁膜８に比べて厚い膜厚で
形成され、絶縁膜８が除去されても残存する。前記絶縁
膜８のエツチングの際、その下層の絶縁膜（窒化珪素膜
）８Ａはエツチング速度が異なるので、エツチングスト
ッパ層として使用される。つまり、絶縁膜８下にエツチ
ングストッパ層として使用される絶縁膜８Ａを形成する
ことにより、絶縁膜８のエツチングの制御性を向上でき
る。 このように、（Ｃ−１’６）転送用ＭＩＳＦＥＴＱｔ及
び駆動用ＭＩＳＦＥＴＱｄでメモリセルＭＣが構成され
るＳＲＡＭ１において、前記メ型ウェル領域（基板）２
の駆動用ＭＩＳＦＥＴＱｄの形成領域の主面上にゲート
絶縁膜６を形成する工程と、このゲート絶縁膜６上を含
む基板全面に多結晶珪素膜７、耐酸化マスクとしての絶
縁膜（窒化珪素膜）８Ａ、絶縁膜（酸化珪素膜）８の夫
々を順次形成する工程と、この絶縁膜８、絶縁膜８Ａ、
多結晶珪素膜７の夫々に実質的に同一パターンで順次パ
ターンニングを施し、前記多結晶珪素膜７で駆動用ＭＩ
ＳＦＥＴＱｄのゲート電極７を形成する工程と、このゲ
ート電極７の側壁にサイドウオールスペーサ（酸化珪素
膜）９を形成する工程と、ｐ型ウェル領域２の転送用Ｍ
ＩＳＦＥＴＱｔの形成領域の主面上に熱酸化法でゲート
絶縁膜１２を形成する工程と、このゲート絶縁膜１２上
に転送用ＭＩＳＦＥＴＱｔのゲート電極１３を形成する
工程と、基板全面にエツチング処理を施し、前記ゲート
電極７上の絶縁膜８、絶縁膜８Ａの夫々を順次除去する
工程とを備える。この構成により、前記駆動用ＭＩＳＦ
ＥＴＱｄのゲート電極７の表面部分に比べて角部８Ｂの
酸化速度が遅い現象に基き、前記ゲート絶縁膜１２を形
成する熱酸化工程で駆動用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ
　ｄのゲート電極７の端部がめくれ上がる現象を前記ゲ
ート電極７上の絶縁膜（窒化珪素膜：耐酸化マスク）８
Ａで低減できるので、前記ゲート電極７上の絶縁膜（酸
化珪素膜）８の膜厚を均一化でき、この絶縁膜８の除去
工程でのエツチング量を低減できる。また、前記絶縁膜
８の除去工程において、前記ゲート電極７上の絶縁膜（
窒化珪素膜）８Ａをエツチングストッパ層として使用し
、エツチング不足や過剰エツチングを低減できるので、
エツチングの制御性を向上できる。 また、前記ゲート絶縁膜１２を形成する熱酸化工程にお
いて、ゲート電極７上の絶縁膜（窒化珪素膜）８Ａを耐
熱酸化マスクとして使用し、ゲート電極７の表面部分の
多結晶珪素膜の結晶粒の成長を低減できるので、ゲート
電極７の表面の平担化を図れる。このゲート電極７の表
面の平担化は容量素子Ｃの第１電極７の表面を平担化で
きることを意味する。 次に、前記ゲート電極７の露出された表面上を含む基板
全面に絶縁膜２１を形成する。この絶縁膜２１は主にメ
モリセルＭｅの容量素子Ｃの誘電体膜２１として使用さ
れる。絶縁膜２１は、前記第３３図の測定結果に示すよ
うに、絶縁耐圧を向上できる、ＣＶＤ法で堆積した酸化
珪素膜で形成する。容量素子Ｃの第１電極７は、５ｉ２
Ｈ，をソースガスとするＣＶＤ法で堆積され、前記第３
４図に示すように、表面を平担化できるので、絶縁膜２
１は、絶縁耐圧を向上でき、その結果、膜厚を薄くでき
る。 また、絶縁膜２１は、単層の酸化珪素膜で形成し。 膜厚を薄くできる。絶縁膜２１は約４０［ｎ　ｍ］の薄
い膜厚で形成される。 次に、メモリセルＭＣの転送用ＭＩＳＦＥＴＱｔの一方
の半導体領域（１８）及び他方の半導体領域（１８）上
において、前記絶縁膜２１及びその下層の絶縁膜を除去
し、接続孔２２を形成する。転送用ＭｌＳＦＥＴＱｔの
一方の半導体領域上に形成された接続孔２２は、この一
方の半導体領域（１８）、駆動用ＭＩＳＦＥＴＱｄのド
レイン領域（１１）、ゲート電極７、容量素子Ｃの第２
電極（２３）の夫々を接続する目的で形成される。転送
用ＭＩＳＦＥＴＱｔの他方の半導体領域上に形成された
接続孔２２は、この他方の半導体領域、中間導電層（２
３）の夫々を接続する目的で形成される。この後者の絶
縁膜２１に形成される接続孔２２は、転送用ＭＩＳＦＥ
ＴＱｔのゲート電極１３の側壁に設けられたサイドウオ
ールスペーサ１６よりもゲート電極１３側に大きい開口
サイズで形成される。つまり、絶縁膜２１に形成された
接続孔２２内にはサイドウオールスペーサ１６が露出し
、他方の半導体領域（１８）上の実質的な接続孔２２の
開口サイズはサイドウオールスペーサ１６で規定される
。したがって、実質的な接続孔２２のゲート電極１３側
の開口位置は、このゲート電極１３に対して自己整合で
規定される。 次に、前記誘電体膜となる絶縁膜２１上を含む基板全面
に多結晶珪素膜２３を堆積する。この多結晶珪素膜２３
は第３層目のゲート材形成工程で形成される。多結晶珪
素膜２３の一部は前記接続孔２２を通して前記転送用Ｍ
ＩＳＦＥｒＱｔの半導体領域、駆動用ＭＩＳＦＥＴＱｄ
のドレイン領域及びゲート電極７に接続される。この多
結晶珪素膜２３は、負荷用ＭＩ　５ＦＥＴＱｐのゲート
電極（２３）、容量素子Ｃの第２電極（２３）、導電層
（２３）、中間導電層（２３）の夫々として使用される
。特に、多結晶珪素膜２３は、前記負荷用ＭＩＳＦＥＴ
ＱＰのゲート電極（２３）及び容量素子Ｃの第２電極（
２３）として使用されるので、前述と同様に、５ｉ２Ｈ
Ｇ及びＰＨ。 をソースガスとするＣＶＤ法で堆積される（ドープドポ
リシリコン）。多結晶珪素膜２３は、上層の段差形状の
成長を抑えるために、例えば６０〜８０［ｎｍ］の薄い
膜厚で形成され、１０”〜１０”［ａｔｏ■ｓ／ａＪ］
程度のＰ濃度で形成される。 この後、熱処理を施し、多結晶珪素膜２３に導入された
Ｐの活性化を行う。この熱処理は、窒素ガス中、７００
〜９００　［”Ｃ］径程度高温度で約２０［分］行う。 次に、前記多結晶珪素膜２３にパターンニングを施し、
第２８図に示すように、負荷用ＭＩＳＦＥＴ　Ｑ　ｐの
ゲート電極２３、容量素子Ｃの第２電極２３、導電層２
３、中間導電層２３の夫々を形成する。多結晶珪素膜２
３のパターンニングは１例えばフォトリソグラフィ技術
で形成されたエツチングマスク及びＲ４Ｅ等の異方性エ
ツチングを使用して行う。 前記第２電極２３を形成する工程により、第１電極７、
誘電体膜２１、第２電極２３の夫々を順次積層した容量
素子Ｃが完成する。 このように、（Ｃ−６）駆動用ＭＩＳＦＥＴＱｄのゲー
ト電極７を第１電極７とし、この第１電極７上に誘電体
膜２１を介在させて情報蓄積ノード領域に接続された第
２電極２３を設けた容量素子ＣがメモリセルＭＣに配置
されるＳＲＡＭ１において、前記第１電極７又は第２電
極２３を、ＣＶＤ法で堆積され、かつこの堆積中に抵抗
値を低減する不純物を導入した多結晶珪素膜（ドープド
ポリシリコン膜）で形成する。この構成により、前記Ｃ
ＶＤ法で堆積した後に不純物を導入して低抵抗化した多
結晶珪素膜に比べて、多結晶珪素膜の誘電体膜２１と接
触する側の表面つまり第１電極７の上側又は第２電極２
３の下側の表面を平担化できる。この結果、前記容量素
子Ｃの第１電極７と第２電極２３との間に発生する電界
集中を防止し、容量素子Ｃの誘電体膜２１の絶縁耐圧を
向上できるので、ＳＲＡＭＩの電気的信頼性を向上でき
る。また、前記容量素子Ｃの誘電体膜２１の絶縁耐圧を
向上できるので、誘電体膜２１を薄膜化し、容量素子Ｃ
に蓄積される電荷量を増加できるので、容量素子Ｃのサ
イズを縮小してメモリセルＭＣの占有面積を縮小し、Ｓ
ＲＡＭ１の集積度を向上できる。また、前記容量素子Ｃ
に蓄積される電荷量を増加できるので、メモリセルＭＣ
の情報保持の安定性を向上し、α線ソフトエラー耐圧を
向上できる。 また、（Ｃ−７）駆動用Ｍ、ｌ５ＦＥＴＱｄのゲート電
極７を第１電極７とし、この第１電極７上に誘電体膜２
１を介在させて情報蓄積ノード領域に接続された第２電
極２３を設けた容量素子ＣがメモリセルＭＣに配置され
るＳＲＡＭＩにおいて、前記第１電極７又は第２電極２
３を５ｉ２Ｈ，及びＰＨ。 をソースガスとするＣＶＤ法で堆積された多結晶珪素膜
２３で形成する。この構成により、ＣＶＤ法で堆積した
多結晶珪素膜（単なるドープドポリシリコン）に比べて
、５ｉ２Ｈ，及びＰＨ３をソースガスとするＣＶＤ法で
堆積された多結晶珪素膜の誘電体膜２１と接触する側の
表面つまり第１電極７の上側又は第２電極２３の上側の
表面をより平担化できる。この結果、前記構成（Ｃ−６
）の効果と同様の効果を奏することができる。 また、（Ｃ−８）駆動用ＭＩＳＦＥＴＱｄのゲート電極
７を第１電極７とし、この第１電極７上に誘電体膜２１
を介在させて情報蓄積ノード領域に接続された第２電極
２３を設けた容量素子ＣがメモリセルＭＣに配置される
ＳＲＡＭ１において、ＣＶＤ法で堆積された多結晶珪素
膜２３で前記第１電極７を形成する工程と、この第１電
極７上にＣＶＤ法で堆積した酸化珪素膜で誘電体膜２１
を形成する工程とを備える。この構成により、前記第１
電極７である多結晶珪素膜の表面に熱酸化法で形成され
た酸化珪素膜で誘電体膜を形成する場合に比べて、下地
の多結晶珪素膜の表面の結晶粒（グレイン）の結晶面（
異なる複数の結晶面が存在し、各結晶面で熱酸化成長速
度が異なる）に無関係に酸化珪素膜を堆積でき、この酸
化珪素膜つまり誘電体膜２１の膜厚を均一化できるので
、第１電極７と第２電極２３との間に発生する電界集中
を防止して誘電体膜２１の絶縁耐圧を向上し、ＳＲＡＭ
１の電気的信頼性を向上できる。また、前記構成（Ｃ−
６）の効果と同様に、容量素子Ｃのサイズを縮小し、メ
モリセルＭＣの占有面積を縮小できるので。 ＳＲＡＭＩの集積度を向上できる。また、メモリセルＭ
Ｃの情報保持の安定性を向上し、α線ソフトエラー耐圧
を向上できる。 また、（Ｃ−９）前記構成（Ｃ−Ｓ）の第１電極７又は
第２電極２３は、ＣＶＤ法で堆積されかつこの堆積中に
抵抗値を低減する不純物を導入した多結晶珪素膜、戒は
５ｉｚＨＧ及びＰＨ，をソースガスとするＣＶＤ法で堆
積された多結晶珪素膜２３で形成される。この構成によ
り、前記構成（Ｃ−８）の効果に加えて、前記構成（Ｃ
−６）或は（Ｃ−７）の効果を奏することができる。 また、（Ｃ−１０）転送用ＭＩＳＦＥＴＱｔの一方の半
導体領域（１８）に第１Ｈ動用ＭＩＳＦＥＴＱｄのドレ
イン領域（１１）及び第２駆動用ＭＩＳＦＥＴＱｄのゲ
ート電極子が接続され、前記第１駆動用ＭＩＳＦＥＴＱ
ｄのゲート電極７に第１電極７、第１駆動用ＭＩＳＦＥ
ＴＱｄのドレイン領域に第２電極２３の夫々を接続した
容量素子ＣがメモリセルＭＣに構成されたＳＲＡＭＩに
おいて、前記第１駆動用ＭＩ　５ＦＥＴＱｄ及び第２駆
動用ＭＩＳＦＥＴＱｄを形成すると共に、前記第１駆動
用ＭＩＳＦＥＴＱｄのゲート電極７で容量素子Ｃの第１
電極フを形成する工程と、前記第１駆動用ＭＩＳＦＥＴ
Ｑｄのドレイン領域に一方の半導体領域が接続された転
送用ＭＩＳＦＥＴＱｔを形成する工程と、前記容量素子
Ｃの第１電極７上に誘電体膜２１を介在させて容量素子
Ｃの第２電極２３を形成すると共に、この第２電極２３
の一部の（引き出された）導電層２３で前記転送用ＭＩ
ＳＦＥＴＱｔの一方の半導体領域と第２駆動用ＭＩＳＦ
ＥＴＱｄのゲート電極７を接続する工程とを備える。こ
の構成により、前記容量素子Ｃの第１電極７を第１駆動
用ＭＩＳＦＥＴＱｄのゲート電極７で形成したので、前
記第１電極７を形成する工程に相当する分、ＳＲＡＭＩ
の製造プロセスの製造工程数を低減できると共に、前記
容量素子Ｃの第２電極２３を形成する工程で（第２電極
２３と同一導電層を使用して）転送用ＭＩＳＦＥＴＱｔ
の一方の半導体領域と第２駆動用ＭＩＳＦＥＴＱｄのゲ
ート電極７とを接続したので、この両者間を接続する工
程に相当する分、ＳＲＡＭ１の製造プロセスの製造工程
数を低減できる。 また、（Ｃ−１１）前記構、成（Ｃ−１０）の容量素子
Ｃの第１電極７又は第２電極２３は＊　Ｓ　ｌ　２　Ｈ
＠及びＰＨ□をソースガスとするＣＶＤ法で堆積された
多結晶珪素膜（ドープドポリシリコン）２３、或はＣＶ
Ｄ法で堆積されかつこの堆積中に抵抗値を低減する不純
物を導入した多結晶珪素膜（ドープドポリシリコン）で
形成される。この構成により、前記構成（Ｃ−１０）の
効果に加えて、構成（Ｃ−６）或は（Ｃ−７）の効果を
奏することができる。 また、（Ｃ−１７）前述の構成（Ｃ−１６）の駆動用Ｍ
ＩＳＦＥＴＱｄのゲート電極７は容量素子Ｃの第１電極
７として使用され、前記絶縁膜（酸化珪素膜）８、絶縁
膜（窒化珪素膜）８Ａの夫々が除去されたゲート電極７
上には誘電体膜２１を介在させて容量素子Ｃの第２電極
２３が形成される。この構成により、前記容量素子Ｃの
第１電極フであるゲート電極７の表面が前記熱酸化工程
の際に絶縁膜（窒化珪素膜）８Ａで被覆され１表面が平
担化されるので、容量素子Ｃの第１電極７と第２電極２
３との間に発生する電界集中を低減し、容量素子Ｃの誘
電体膜２１の絶縁耐圧を向上できる。 また、（Ｃ−１８）前記転送用ＭＩＳＦＥＴＱｔの一方
の半導体領域（１８）に駆動用ＭＩＳＦＥＴＱｄのゲー
ト電極子が接続されたメモリセルＭＣで構成されたＳＲ
ＡＭ１において、ｐ−型ウェル領域（基板）２の前記駆
動用ＭＩ　５ＦＥＴＱｄの形成領域の主面上にゲート電
極７及びその上部に絶縁膜８を形成する工程と、ｐ−型
ウェル領域２の前記転送用ＭＩＳＦＥＴＱｔの形成領域
の主面上にゲート電極１３及びその上部に前記絶縁膜８
に比べて厚い膜厚の絶縁膜１５を形成すると共に、この
転送用ＭＩＳＦＥＴＱｔの形成領域の主面部に前記一方
の半導体領域（１８）を形成する工程と、前記駆動用Ｍ
ＩＳＦＥＴＱｃｌのゲート電極７上の絶縁膜８の一部を
除去すると共に、転送用ＭＩＳＦＥＴＱｔの一方の半導
体領域の少なくとも一部の表面を露出する接続孔２２を
形成する工程と、この接続孔２２を通して、前記転送用
ＭＩＳＦＥＴＱｔの一方の半導体領域（１８）、駆動用
ＭＩＳＦＥＴＱｄのゲート電極７の夫々を前記ゲート電
極７及びゲート電極１３よりも上層に形成された導電層
２３で接続する工程とを備える。この構成により、前記
駆動用ＭＩ　５ＦＥＴＱｄのゲート電極７上の絶縁膜８
の膜厚に比べて、転送用ＭＩＳＦＥＴＱｔのゲート電極
１３上の絶縁膜１５の膜厚を厚く形成し、前記接続孔２
２を形成する際にゲート電極１３上に絶縁膜１５を残存
させたので、前記ゲート電極１３と前記導電層２３との
短絡を防止し、ＳＲＡＭＩの製造プロセス上の歩留りを
向上できる。 また、（Ｃ−１９）転送用ＭＩＳＦＥＴＱｔの一方の半
導体領域（１８）に駆動用ＭＩＳＦＥＴＱｄのゲート電
極７が接続されたメモリセルＭＣを構成し、このメモリ
セルＭＣの転送用ＭＩＳＦＥＴＱｔの他方の半導体領域
（１８）に相補性データ線（ＤＬ：３３）が接続された
ＳＲＡＭＩにおいて、Ｐ−型ウェル領域（基板）２の前
記駆動用ＭＩ　５ＦＥＴＱｄの形成領域の主面上にゲー
ト電極７を形成する工程と、ｐ−型ウェル領域２の前記
転送用ＭｒＳＦＥＴＱｔの形成領域の主面上に前記ゲー
ト電極７よりも上層のゲート電極１３を形成すると共に
、この転送用ＭＩＳＦＥＴＱｔの形成領域の主面部に前
記一方の半導体領域及び他方の半導体領域（１８）を形
成する工程と、前記転送用ＭＩＳＦＥＴＱｔの一方の半
導体領域、駆動用ＭＩＳＦＥＴＱｄのゲート電極７の夫
々を前記ゲート電極７及びゲート電極１３よりも上層に
形成された導電層２３で接続すると共に、この導電層２
３と同一導電層で転送用ＭＩＳＦＥＴＱｔの他方の半導
体領域上に中間導電層２３を形成する工程と、この中間
導電層２３を介在させて、前記転送用ＭＩＳＦＥＴＱｔ
の他方の半導体領域に相補性データ線（ＤＬ：３３）を
接続する工程とを備える。この構成により、前記転送用
ＭＩＳＦＥＴＱｔの一方の半導体領域と駆動用ＭＩＳＦ
ＥＴＱｄのゲート電極７とを接続する導電層２３を形成
する工程で、前記中間導電層２３を形成できるので、こ
の中間導電層２３を形成する工程に相当する分、ＳＲＡ
Ｍ１の製造プロセスの製造工程数を低減できる。また、
前記導電層２３は、容量素子Ｃの第２電極２３及び負荷
用ＭＩ　５ＦＥＴＱｐのゲート電極２３と同一導電層で
形成されるので、前記導電層２３を形成する工程に相当
する分、ＳＲＡＭＩの製造プロセスの製造工程数を低減
できる。 （第３ゲート絶縁膜の形成工程） 次に、前記ゲート電極２３、第２電極２３、導電層２３
、中間導電層２３の夫々の上部を含む基板全面に絶縁膜
２４を形成する。絶縁膜２４は、下層の前記ゲート電極
２３等の導電層、上層の導電層（２６）の夫々を電気的
に分離すると共に、負荷用ＭＩＳＦＥＴＱｐのゲート絶
縁膜２４として使用される。絶縁膜２４は、前述の容量
素子Ｃの誘電体膜２１等と同様に、無機シランガスをソ
ースガスとするＣＶＤ法で堆積した酸化珪素膜で形成す
る。絶縁膜２４は、絶縁耐圧を確保する目的で約２０［
ｎｍ１以上の膜厚で形成し、負荷用ＭＩＳＦＥＴＱｐの
ゲート絶縁膜２４として使用するので、導通特性（ＯＮ
特性）を確保する目的で約５０［ｎｍ１以下の膜厚で形
成する。 本実施例において、絶縁膜２４は例えば３５〜４５［ｎ
　ｍ］の膜厚で形成される。
【第４層目のゲート材形成工程】 次に、メモリセルアレイＭＡＹのメモリセルＭＣの導電
層２３の上部において、前記絶縁膜２４に接続孔２５を
形成する。接続孔２５は下層の導電層２３゜上層の導電
層（２６、実際には負荷用ＭＩＳＦＥＴＱｐのｎ型チャ
ネル形成領域２６Ｎ）の夫々を接続する目的で形成され
る。 次に、前記絶縁膜２４上を含む基板全面に多結晶珪素膜
２６を形成する。この多結晶珪素膜２６は第４層目のゲ
ート材形成工程により形成される。多結晶珪素膜２６は
負荷用ＭＩＳＦＥＴＱｐのｎ型チャネル形成領域（２６
Ｎ）、ソース領域（２６Ｐ）、電源電圧線（Ｖｃｃ　：
　２６Ｐ）の夫々を形成する。多結晶珪素膜２６は、前
述の多結晶珪素膜フ、１３Ａ、２３の夫々と異なり、Ｓ
ｉ、Ｈ，をソースガスとするＣＶＤ法で堆積した所謂ノ
ンドープドポリシリコンで形成する。多結晶珪素膜２６
は例えば４０［ｎｍｌの薄い膜厚で形成する。 前記多結晶珪素膜２６は、前述のように、結晶粒が膜厚
の均一性に影響を及ぼさない３０［ｎｍ１以上の膜厚で
形成する。また、多結晶珪素膜２６は、負荷用ＭＩＳＦ
ＥＴＱｐとしてリーク電流を低減するために、第３９図
（リーク電流の膜厚依存性を示す図）に示すように、５
０［ｎｍｌ以下の膜厚で形成する。第３９図中、横軸は
多結晶珪素膜の膜厚［ｎｍｌを示し、縦軸はリーク電流
量ＣｐＡ］を示す、第３９図に示すように、多結晶珪素
膜は、約５０［ｎ　ｍ］以下の膜厚になると急激にリー
ク電流量を低減できる。
【第３ソース領域及びドレイン領域の形成工程）次に、
図示しないが、前記多結晶珪素膜２６上に絶縁膜を形成
する。この絶縁膜は、不純物導入の際の汚染防止、表面
のダメージの緩和等を目的として形成される。絶縁膜は
、例えば熱酸化法で形成した酸化珪素膜で形成し、約４
〜６［ｎｍ１程度の薄い膜厚で形成する。 次に、前記多結晶珪素膜２６の全面にしきい値電圧調整
用不純物を導入する。このしきい値電圧調整用不純物は
ｎ型不純物例えばＰを使用する。Ｐは負荷用ＭＩＳＦＥ
ＴＱｐのしきい値電圧をエンハンスメント型にする目的
で導入される。エンハンスメント型のしきい値電圧は約
１０１７〜１０”［ａｔｏ■ｓ／ｃｊ］の不純物濃度で
得られる。したがって、Ｐは、イオン打込み法を使用し
、約３０［ＫｅＶ］程度のエネルギで約１０　”−１０
”　［ａｔｏｍｓ／ａＪコ程度導入される。多結晶珪素
膜に導入されるＰの不純物濃度がＩ　Ｏ”　［ａｔｏ＋
ａｓ／ａＪ］を菖えた場合、多結晶珪素膜はしきい値電
圧が上昇する（絶対値で大きくなる）ので高抵抗素子と
して作用する。つまり、負荷用ＭＩＳＦＥＴＱｐは、非
導通時（ＯＦＦ時）において、ｎ型チャネル形成領域（
２６Ｎ　）でのリーク電流分に相当する電流しかメモリ
セルＭＣの情報蓄積ノード領域に電源電圧Ｖｃｃを供給
できないので、情報の保持特性が劣化する。また、多結
晶珪素膜に導入されるＰの不純物濃度をさらに増加し、
しきい値電圧を上昇させると、リーク電流量が増大する
。このリーク電流の増大は消費電力化の妨げになる。前
記しきい値電圧調整用不純物を導入する工程により、ｎ
型チャネル形成領域２６Ｎが形成される。 次に、メモリセルアレイＭＡＹのメモリセルＭＣの負荷
用ＭＩＳＦＥＴＱＰのソース領域（２６Ｐ　）の形成領
域及び電源電圧線（Ｖｃｃ　：　２６Ｐ）の形成領域に
おいて、前記多結晶珪素膜２６にｎ型不純物を導入する
。ｎ型不純物は、例えばＢＦ、を使用し、前記第１３図
に符号２６Ｐを付けて二点鎖線で囲ま九た領域内に導入
される。ＢＦ、は、イオン打込み法を使用し、約３０［
ＫｅＶ］程度のエネルギで約１０”［ａｔｏｍｓ／ｃｄ
コ程度導入される。ｎ型不純物の導入に際してはフォト
リソグラフィ技術で形成されたフォトレジスト膜を不純
物導入マスクとして使用する。 次に、前記多結晶珪素膜２６にパターンニングを施し、
ｎ型チャネル形成領域２６Ｎ、ソース領域２６Ｐ、電源
電圧線２６Ｐの夫々を形成する。多結晶珪素膜２６のパ
ターンニングは、例えばフォトリソグラフィ技術で形成
されたエツチングマスクを使用し、ＲＩＥ等の異方性エ
ツチングで行う。前記ｎ型チャネル形成領域２６Ｎ及び
ソース領域２６Ｐが形成されると、第２９図に示すよう
に、メモリセルＭＣの負荷用ＭＩＳＦＥＴＱＰが完成す
る。また。 この負荷用ＭＩＳＦＥＴＱｐの完成により、メモリセル
ＭＣが完成する。また、前記電源電圧線２６Ｐは、前記
第２２図に示すように、周辺回路の領域（Ｘデコーダ回
路ＸＤＥＣの領域）において、接続孔２５を通してＰ゛
型半導体領域２０に接続される。 このＰ°型半導体領域２０は１周辺回路のＰチャネルＭ
ＩＳＦＥＴＱＰのソース領域、ドレイン領域（２０）の
夫々と同一製造工程で形成される。 このように、（Ｂ−９）ＣＶＤ法で堆積した多結晶珪素
膜２６でｎ型チャネル形成領域２６Ｎ、ソース領域２６
Ｐ（及びドレイン領域）を形成した負荷用ＭＩＳＦＥＴ
ＱｐでメモリセルＭＣを構成するＳＲＡＭＩにおいて、
前記メモリセルＭＣの負荷用ＭＩ　５ＦＥＴＱｐのｎ型
チャネル形成領域（ノンドープドポリシリコン）に、チ
ャネル導電型（ｐ型）と反対導電型のｎ型不純物を導入
する。この構成により、前記メモリセルＭＣの負荷用Ｍ
ＩＳＦＥＴＱｐのしきい値電圧を絶対値で大きくし、し
きい値電圧をエンハンスメント型に設定し、負荷用ＭＩ
ＳＦＥＴＱＰの導通、非導通（ＯＮ、０ＦＦ）の制御を
確実に行えるので、電源電圧線（Ｖ　ｃｃ）　２６Ｐか
らメモリセルＭＣの情報蓄積ノード領域への電源電圧Ｖ
ｃｃの供給が確実に行え、情報を安定に保持できると共
に、無駄な電流の供給（リーク電流）を低減し、バッテ
リイパックアップ方式を採用するＳＲＡＭＩのスタンバ
イ電流量を低減できる。 また、（Ｃ−２０）駆動用ＭＩＳＦＥＴＱｄ及び負荷用
ＭＩＳＦＥＴＱＰでメモリセルＭＣが構成されるＳＲＡ
Ｍ１において、前記Ｐ−型ウエル領域（基板）２の前記
メモリセルＭＣの駆動用ＭＩＳＦＥＴＱｄの形成領域の
主面に、この駆動用ＭＩＳＦＥＴＱｄのゲート電極７．
ソース領域及びドレイン領域（１１）を形成する工程と
、この駆動用Ｍ４５ＦＥＴＱｄのゲート電極７上に誘電
体膜２１を介在させて前記負荷用ＭＩＳＦＥＴＱＰのゲ
ート電極２３を形成すると共に、このゲート電極２３を
前記駆動用ＭＩＳＦＥＴＱｄのドレイン領域（１１）に
接続する工程と、この負荷用ＭＩ　Ｓ　ＦＥＴＱｐのゲ
ート電極２３上にゲート絶縁膜２４を介在させてこの負
荷用ＭＩＳＦＥＴＱＰのｎ型チャネル形成領域２６Ｎ、
ソース領域（及びドレイン領域）２６Ｐを形成する工程
とを備える。この構成により、前記駆動用ＭＩＳＦＥＴ
Ｑｄのゲート電極７を形成する工程で情報蓄積ノード領
域間に挿入される容量素子Ｃの第１電極７、負荷用ＭＩ
ＳＦＥＴＱＰのゲート電極２３を形成する工程で前記容
量素子Ｃの第２電極２３の夫々を形成できるので、前記
容量素子Ｃを形成する工程に相当する分、ＳＲＡＭ１の
製造プロセスの製造工程数を低減できる。また、前記メ
モリセルＭＣの駆動用ＭＩＳＦＥＴＱｄ上に。 前記負荷用ＭＩＳＦＥＴＱＰ、容量素子Ｃの夫々を重ね
合せたので、この重ね合せに相当する分、メモリセルＭ
Ｃの占有面積を縮小し、ＳＲＡＭＩの集積度を向上でき
る。 また、（Ｃ−２１）前記構成（Ｃ−２０）前記負荷用Ｍ
ＩＳＦＥＴＱｐのゲート電極２３は、Ｓｉ、Ｈ。 をソースガスとするＣＶＤ法で堆積された多結晶珪素膜
（ドープドポリシリコン）２３、或はＣ，ＶＤ法で堆積
されかつこの堆積中に抵抗値を低減する不純物を導入し
た多結晶珪素膜（ドープドポリシリコン）で形成する。 この構成により、ＣＶＤ法で堆積した（ノンドープドポ
リシリコン）後に不純物を導入して低抵抗化した多結晶
珪素膜に比べて、多結晶珪素膜２３のゲート絶縁膜２４
と接触する側の表面つまりゲート電極２３の上側の表面
を平担化できる。この結果、前記負荷用ＭＩＳＦＥＴＱ
ｐのゲート電極２３とｎ型チャネル形成領域２６Ｎ（又
はソース領域２６Ｐ）との間に発生する電界集中を防止
し、ゲート絶縁膜２４の絶縁耐圧を向上できるので、負
荷用ＭＩＳＦＥＴＱｐのゲート絶縁膜２４の膜厚を薄膜
化できる。負荷用ＭＩＳＦＥＴＱＰのゲート絶縁膜２４
の薄膜化は、導通特性（ＯＮ特性）の向上等、電気的特
性を向上できる。 また、（Ｃ−２２）前記構成（Ｃ−２１）の負荷用ＭＩ
ＳＦＥＴＱＰのｎ型チャネル形成領域２６Ｎは３０〜５
０［ｎｍ］の膜厚で形成される。この構成により、前記
負荷用ＭＩＳＦＥＴＱｐのｎ型チャネル形成領域２６Ｐ
でのリーク電流が著しく低減でき、電源電圧Ｖｃｃから
メモリセルＭＣの情報蓄積ノード領域に供給される無駄
な電流量を低減できるので、バッテリイバックアップ方
式を採用するＳＲＡＭ１のスタンバイ電流量を低減でき
る。 また、（Ｃ−２３）前記構成（Ｃ−２１）の負荷用ＭＩ
ＳＦＥＴＱｐのゲート絶縁膜２４はＣＶＤ法で堆積され
た酸化珪素膜で形成される。この構成により、前記負荷
用ＭＩＳＦＥＴＱＰのゲート電極２３のゲート絶縁膜２
４の側の表面を平担化でき、ゲート絶縁膜２４の絶縁耐
圧を向上できるので、ゲート絶縁膜２４の膜厚の薄膜化
を図れる。この結果、負荷用ＭＩＳＦＥＴＱＰの電気的
特性を向上できる。 また、（Ｃ−２４）前記構成（Ｃ−２３）の負荷用ＭＩ
ＳＦＥＴＱＰのゲート絶縁膜２４は３０〜５０［ｎｍ］
の膜厚で形成される。この構成により、前記負荷用ＭＩ
ＳＦＥＴＱｐのゲート絶縁膜２４の膜厚を薄膜化したの
で、負荷用ＭＩＳＦＥＴＱＰの電気的特性を向上できる
。 ［第１層目金属配線形成工程］ 次に、前記メモリセルＭＣ上を含む基板全面に眉間絶縁
膜２７を形成する。眉間絶縁膜２７は酸化珪素膜２７Ａ
、ＢＰＳＧ膜２７Ｂの夫々を順次積層した２層の積層構
造で構成される。 下層の酸化珪素膜２７Ａは上層のＢＰＳＧ膜２７Ｂに含
有されるＢ、Ｐの夫々の下層側への漏れを防止する目的
で形成される。酸化珪素膜２７Ａは例えばｓ　１（ｏＣ
，ＨｓＬ　をソースガスとする、高温度（例えば６００
〜８００［”Ｃコ）、低圧力（例えば１゜０　［ｔｏｒ
ｒｌ）のＣＶＤ法で堆積される。酸化珪素膜２７Ａは例
えば１４０〜１６０［ｎｍｌの膜厚で形成される。 上層のＢＰＳＧ膜２７Ｂは表面を平担化して上層の段差
形状の成長を抑える目的で形成される６ＢＰＳＧ膜２７
Ｂは主に無機シラン（例えばＳ　ｘ　Ｈ４）をソースガ
スとするＣＶＤ法で堆積される。このＢＰＳＧ膜２７Ｂ
は、例えば２８０〜３２０［ｎ　ｍｌの膜厚で堆積後、
グラスフローを施し、表面が平担化される。グラスフロ
ーは、例えば窒素ガス中。 ８００〜９００ｒ’Ｃ］の高温度で約１０［分］行う。 次に、前記層間絶縁膜２７に接続孔２８を形成する。 接続孔２８は、メモリセルアレイＭＡＹにおいて、メモ
リセルＭＣの転送用ＭＩＳＦＥＴＱｔの他方の半導体領
域（１８）上に形成された中間導電層２３上に形成され
る。接続孔２８は、フォトリソグラフィ技術で形成され
たエツチングマスクを使用し、ＲＩＥ等の異方性エツチ
ングで形成する。また、接続孔２８は、前記第２１図に
示すように１周辺回路のｎチャネルＭＩＳＦＥＴＱｎの
ｎ゛型半導体領域１８上、ｐチャネルＭＩＳＦＥＴＱＰ
のｐ゛型半導体領域２０上等にも形成される。さらに、
接続孔２８は、前記第２２図に示す周辺回路の電源電圧
線２６Ｐの接続部分において、ｐ°型半導体領域２０上
にも形成される。 次に、前記層間絶縁膜２７上を含む基板全面に高融点金
属膜２９を形成する。高融点金属膜２９は第１層目の金
属配線形成工程で形成される。この高融点金属膜２９は
例えばスパッタ法で堆積したＷ膜で形成する。Ｗ膜は、
ＣＶＤ法で堆積した場合１段差形状部分でのステップカ
バレッジは良好であるが、眉間絶縁膜２７の表面から剥
がれ易い。スパッタ法で堆積されるＷ膜は、眉間絶縁膜
２７の表面での接着性が高い利点があるが、ステップカ
バレッジが悪く、しかも膜厚が厚いと内部応力が増大す
る欠点がある。そこで、本実施例のＳＲＡＭ１は、Ｗ膜
の接着性が高い利点を生かし、Ｗ膜の下地の眉間絶縁膜
２７を平担化しくＢＰＳＧ膜２７Ｂを使用しグラスフロ
ーを施す）でステップカバレッジに対処し、Ｗ膜を薄膜
化して内部応力に対処する。 Ｗ膜は金属配線としては薄い例えば２８０〜３２０［ｎ
ｍｌの膜厚で形成する。 次に、前記高融点金属膜２９にパターンニングを施し、
第３０図に示すように、メモリセルアレイＭＡＹにおい
て、メインワード線（ＭＷＬ）２９、サブワード線（Ｓ
ＷＬ）２９、中間導電層２９の夫々を形成する。前記中
間導電層２９の一部は接続孔２８を通して下層の中間導
電層２３に接続される。この中間導電層２３はメモリセ
ルＭＣの転送用ＭＩＳＦＥＴＱｔの他方の半導体領域（
１８）に接続される。また。 前記第２１図に示すように１周辺回路において、配線２
９が形成される。さらに、前記第２２図に示す周辺回路
において、電源用中間配線（Ｖｃｃ）２９が形成される
。この電源用中間配線２９は、接続孔２８を通してＰ°
型半導体領域２０に一旦接続され、このｐ゛型半導体領
域２０を介してメモリセルアレイＭＡＹ上を延在する電
源電圧線２６Ｐに接続される。前記高融点金属膜２９の
パターンニングは、例えばフォトリソグラフィ技術で形
成されたエツチングマスクを使用し、異方性エツチング
で行う。 このように、（Ａ−１２）前述の構成（Ａ−１１）ツメ
インワードＡｌｌ（ＭＷＬ）２９、サブワード線（ＳＷ
Ｌ）２９の夫々はスパッタ法で堆積した高融点金属膜（
Ｗ膜）で構成し、このメインワード線２９、サブワード
線２９の夫々の下地の層間絶縁膜２７はグラスフローで
平担化処理が施されたＢＰＳＧ膜（酸化珪素膜）２７Ｂ
で構成される。この構成により、前記スパッタ法で堆積
した高融点金属膜２９は下地の層間絶縁膜２７との接着
性がＣＶＤ法で堆積した高融点金属膜に比べて高いので
、メインワード線２９、サブワード線２９の夫々の剥離
を防止できると共に、下地の眉間絶縁膜２７は平担化処
理が施されているので、メインワード線２９．サブワー
ド線２９の夫々のステップカバレッジを向上し、メイン
ワード線２９、サブワード線２９の夫々の断線不良を防
止できる。また、スパッタ法で堆積した高融点金属膜２
９は、薄い膜厚、約２８０〜３２０［ｎｍｌで形成し、
内部応力を低減する６ また、（Ｄ−６）メモリセルＭＣに電源電圧Ｖｃｃを供
給する電源電圧線２６Ｐが、メモリセルアレイＭＡＹの
周辺部分で、電源電圧線２６Ｐの上層に眉間絶縁膜２７
等を介在させて設けられた電源用中間配線２９に接続さ
れるＳＲＡＭ１において、ｎ−型ウェル領域（基板）３
上の前記メモリセルアレイＭＡＹの周辺部分にｐ゛型半
導体領域２０を形成する工程と、このｐ゛型半導体領域
２０上を含む基板全面に層間絶縁膜２１及び２４を形成
する工程と、この層間絶縁膜２１及び２４の前記ｐ°型
半導体領域２０の一部の領域上を除去し、接続孔２５を
形成する工程と、前記層間絶縁膜２４上に前記接続孔２
５を通してｐ゛型半導体領域２０の一部の領域に接続さ
れる電源電圧線２６Ｐを形成する工程と、前記電源電圧
＠２６Ｐ上を含む基板全面に層間絶縁膜２７を形成する
工程と、この眉間絶縁膜２７、前記層間絶縁膜２１及び
２４の前記ｐ°型半導体領域２０の他部の領域上を除去
し、接続孔２８を形成する工程と、前記層間絶縁膜２７
上に前記接続孔２８を通してｐ゛型半導体領域２０の他
部の領域に接続される電源用中間配線２９を形成する工
程とを備える。この構成により、前記接続孔２８は、前
記電源電圧線２６Ｐ上でなく、電源電圧線２６Ｐと異な
る領域のｐ゛型半導体領域２０上に形成しくｐ’型半導
体領域２０を接続孔２８を形成する際のバッファ層とし
て形成し）、接続孔２８の形成に際し、オーバーエツチ
ングによる電源電圧線２６Ｐの突抜は不良を防止できる
ので、ＳＲＡＭＩの製造プロセス上の歩留りを向上でき
る。なお、この接続構造において、電源電圧線２６Ｐ、
電源用中間配線２９の夫々の間には、Ｐ°型半導体領域
２０に限定されず、電源電圧線２６Ｐよりも下層の導電
層（例えば２３．１３．７又はそれらの積層膜）を介在
してもよい、ただし、電源電圧線２６ＰはＰ型で形成さ
れているので、この導電層は、多結晶珪素膜で形成する
場合、ｐｎ接合が生成されないように、Ｐ型で形成する
。 また、前記導電層はｐｎ接合が生成されない高融点金属
膜等で形成してもよい。 また、（Ｄ−７）前記構成（Ｄ−６）のｐ゛型半導体領
域２０を形成する工程は、前記メモリセルアレイＭＡＹ
の周辺領域に配置された周辺回路のｐチャネルＭＩＳＦ
ＥＴＱｐのソース領域、トレイン領域（２０）の夫々を
形成する工程と同一製造工程で形成される。この構成に
より、前記周辺回路のｐチャネルＭＩＳＦＥＴＱＰのソ
ース領域、ドレイン領域の夫々を形成する工程と同一製
造工程で前記ｐ°型半導体領域２０を形成できるので、
このｐ°型半導体領域２０を形成する工程に相当する分
、ＳＲＡＭ１の製造プロセスの製造工程数を低減できる
。 【埋込用電極の形成工程】 次に、前記メインワード線２９、サブワード線２９、中
間導電層２９の夫々の上部を含む基板全面に眉間絶縁膜
３０を形成する。眉間絶縁膜３０は、酸化珪素膜３０Ａ
、酸化珪素膜３０Ｂ、酸化珪素膜３０Ｃの夫々を順次積
層した３層の積層構造で形成される。 下層の酸化珪素膜３０Ａはテトラエソキシシランガス（
ＴＥＯＳ：Ｓｉ（○ＣｚＨｓＬ　）をソースガスとする
プラズマＣＶＤ法で堆積される。酸化珪素膜３０Ａは、
平担部、段差部の夫々での膜厚を均一に形成することが
でき、例えばメインワード線２９、サブワード線２９の
夫々の間の凹部（最小配線間隔に相当する）を埋込みそ
の表面上を平担化する場合に、オーバーハング形状がほ
とんど発生しないので、所謂巣の発生が生じない、この
酸化珪素膜３０Ａは、前記最小配線間隔を埋込みその表
面を平担化する目的で、最小配線間隔の２分の１以上の
膜厚、例えば４００［ｎｍｌの膜厚で形成する。 中間層の酸化珪素膜３０Ｂは、スピンオングラス法で例
えば２００［ｎｍｌの膜厚に塗布され、べ一り処理が施
された後、全面エツチングされる。この酸化珪素膜３０
Ｂは主に眉間絶縁膜３０の表面の平担化を目的として形
成される。前記全面エツチングは、下層の導電層（２９
）、上層の導電層（３３）の夫々の接続部分には残存さ
せず、かつ段差部分に残存させる条件下で行う。 上層の酸化珪素膜３０Ｃは、下層の酸化珪素膜３０Ａと
同様に、テトラエソキシシランガスをソースガスとする
プラズマＣＶＤ法で堆積される。この酸化珪素膜３０Ｃ
は例えば４００［ｎｍｌの膜厚で形成する。酸化珪素膜
３０Ｇは、主に、眉間絶縁膜３０としての膜厚を確保す
ると共に、中間層の酸化珪素膜３０Ｂを被覆し、この中
間層の酸化珪素膜３０Ｂの膜質の劣化を防止する目的で
形成される。 次に、前記層間絶縁膜３０に接続孔３１を形成する。 接続孔３１は、例えばフォトリソグラフィ技術で形成さ
れたエツチングマスクを使用し、ＲＩＥ等の異方性エツ
チングで形成する。 次に、第３１図に示すように、前記接続孔３１内に埋込
用電極３２を形成する。接続孔３１内には中間導電層２
９等の高融点金属膜の表面が露出するので５埋込用電極
３２はこの高融点金属膜の表面上に形成される。埋込用
電極３２は例えば選択ＣＶＤ法で堆積したＷ膜で形成さ
れる。
【第２層目金属配線の形成工程】 次に、第３２図に示すように、メモリセルアレイＭＡＹ
において、前記層間絶縁膜３０上に相補性データ線（Ｄ
Ｌ）３３を形成する。また、前記第２１図に示すように
１周辺回路において、層間絶縁膜３０上に配１ｉＡ３３
を形成する。この相補性データ線３３（及び配線３３）
は第２層目の金属配線形成工程で形成される。相補性デ
ータ線３３は接続孔３１に埋込まれた埋込用電極３２を
介して下層の中間導電層２９に接続される。相補性デー
タ線３３は、バリア性金属膜３３Ａ、アルミニウム合金
膜３３Ｂの夫々を順次積層した２層の積層構造で形成さ
れる。下層のバリア性金属膜３３Ａは、例えばスパッタ
法で堆積されたＴｉＷ膜で形成され、約１８０〜２２０
［ｎ　ｍ］の膜厚で形成される。上層のアルミニウム合
金膜３３Ｂは、スパッタ法で堆積された、Ｃｕ及びＳｉ
が添加されたアルミニウムで形成され、約７００〜９０
０［ｎｍ］の膜厚で形成される。 このように、（Ｃ−２５）下層配線（２９）の上層に層
間絶縁膜３０を介在させて上層配線（３３）を形成する
多層配線構造を有するＳＲＡＭＩにおいて、基板上に下
層配線である第１配線、第２配線（２９）の夫々を所定
間隔離隔させて形成する工程と、この下層配線（２９）
上を含む基板全面に、テトラエソキシシランガスをソー
スガスとするプラズマＣＶＤ法を使用し、この下層配線
（２９）の第１配線と第２配線との離隔寸法の２分の１
以上の膜厚の下層の酸化珪素膜３０Ａを堆積する工程と
、この酸化珪素膜３０Ａ上を含む基板全面に、スピンオ
ングラス法で中間層の酸化珪素膜３０Ｂを塗布し、この
後、酸化珪素膜３０Ｂをベークする工程と、この酸化珪
素膜３０Ｂの全面にエツチングを施し、前記下層配線（
２９）の第１配線上及び第２配線上の酸化珪素膜３０Ｂ
を除去すると共に、それ以外の領域の酸化珪素１１１３
０Ｂを残存させる工程と、この残存させた酸化珪素膜３
０Ｂ上を含む基板全面に、ＣＶＤ法で上層の酸化珪素膜
３０Ｃを堆積する工程と、前記酸化珪素膜３０Ａ、３０
Ｂ、３０Ｃの夫々の第１配線上又は第２配線（２９）上
を除去し、接続孔３１を形成する工程と、前記酸化珪素
膜３０Ｃ上に、前記接続孔３１を通して第１配線又は第
２配線（２９）に接続される上層配、！　（３３）を形
成する工程とを備える。この構成により、前記酸化珪素
膜３０Ａの平担部及び段差部での膜厚を均一化し、下層
配線（２９）の第１配線、第２配線との間の領域におい
て酸化珪素膜３０Ａのオーバーハング形状に基〈巣の発
生を低減できるので、酸化珪素膜３０Ｂの全面エツチン
グの際の巣の突き抜けの防止等、層間絶縁膜３０の絶縁
不良を低減し、ＳＲＡＭＩの製造プロセス上の歩留りを
向上できる。また、前記酸化珪素膜３０Ｂで酸化珪素膜
３０Ａの表面上の急峻な段差形状を緩和し、酸化珪素膜
３０Ｃの表面の平担化を図れるので、上層配置！　（３
０）の断線不良を低減し、ＳＲＡＭ１の製造プロセス上
の歩留りを向上できる。また、前記下層配ＩＩ　（２９
）と上層配ｇＡ（３３）との接続孔３１内には、前記全
面エツチングで酸化珪素膜３０Ｂが残存しないので、こ
の酸化珪素膜３０Ｂの含有する水分に基く、上層配線（
３３）の腐食を防止し、ＳＲＡＭ１の製造プロセス上の
歩留りを向上できる。また、前記酸化珪素膜３０Ｂの下
層を酸化珪素膜３０Ａで上層を酸化珪素膜３０Ｃで被覆
し、酸化珪素膜３０Ｂの水分の吸収を低減し、酸化珪素
膜３０Ｂの膜質を向上できるので、酸化珪素膜３０Ｂの
割れの防止等、ＳＲＡＭ１の製造プロセス上の歩留りを
向上できる。 【ファイナルパッシベーション膜の形成工程１次に、前
記第１図及び第２１図に示すように、前記相補性データ
、ｉ！３３上を含む基板全面にファイナルパッシベーシ
ョン膜３４を形成する。ファイナルパッシベーション膜
３４は、酸化珪素膜、窒化珪素膜、樹脂膜の夫々を順次
積層した３層の積層構造で構成される。 下層の酸化珪素膜は、均一な膜厚を形成できる、テトラ
エソキシシランガスをソースガスとするプラズマＣＶＤ
法で堆積される。また、下層の酸化珪素膜は、相補性デ
ータ線３３のアルミニウム合金膜３３Ｂを形成した後に
形成されるので、低温度例えば約４００　［”Ｃ］以下
で生成できる前述のＣＶＤ法を使用する。この下層の酸
化珪素膜は例えば４００［ｎｍ］の膜厚で形成される。 中間層の窒化珪素膜は主に耐湿性を向上する目的で形成
される。この中間層の窒化珪素膜は、例えばプラズマＣ
ＶＤ法で堆積され、１．０〜１．４［μｍ］の膜厚で形
成される。 上層の樹脂膜は、例えばポリイミド系樹脂膜で形成され
、主にα線を遮蔽する目的で形成される。 この上層の樹脂膜は例えば２．２〜２．４［μｍ］の膜
厚で形成される。 これら一連の製造プロセスを施すことにより、本実施例
のＳＲＡＭＩは完成する。 以上、本発明者によってなされた発明を、前記実施例に
基き具体的に説明したが、本発明は、前記実施例に限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは勿論である。 例えば、本発明は、ＳＲＡＭ以外の半導体記憶装置、Ｄ
　ＲＡ　Ｍ　（Ｄｙｎａｍｉｃ　ＲＡ　Ｍ）、ＲＯＭ（
Ｒｅａｄ　０ｎｌｙ　Ｍａｎ＋ｏｒｙ）等にも適用でき
る。 また、本発明は、ＳＲＡＭが組込まれた１チツプマイコ
ン、ゲートアレイ等、ＳＲＡＭを有する半導体集積回路
装置に適用できる。 〔発明の効果〕 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。 （１）ＳＲＡＭを有する半導体集積回路装置の集積度を
向上できる。 （２）ＳＲＡＭを有する半導体集積回路装置の動作速度
の高速化を図れる。 （３）ＳＲＡＭを有する半導体集積回路装置の動作上の
信頼性を向上できる。 （４）ＳＲＡＭを有する半導体集積回路装置の消費電力
を低減できる。 （５）ＳＲＡＭを有する半導体集積回路装置の耐ソフト
エラー耐圧を向上できる。 （６）ＳＲＡＭを有する半導体集積回路装置の電気的信
頼性を向上できる。 （７）ＳＲＡＭを有する半導体集積回路装置の静電気破
壊耐圧を向上できる。 （８）ＳＲＡＭを有する半導体集積回路装置の製造プロ
セス上の歩留りを向上できる。 （９）ＳＲＡＭを有する半導体集積回路装置の製造プロ
セスの製造工程数を低減できる。 （１０）前記（１）乃至（９）の効果のうち、２つ以上
の効果を同時に奏することができる。
【図面の簡単な説明】
第１図は、本発明の一実施例であるＳＲＡＭのメモリセ
ルの断面図、 第２図は、前記メモリセルの平面図、 第３図は、前記ＳＲＡＭのチップレイアウト図、第４図
乃至第６図は、前記ＳＲＡＭの要部の拡大ブロック図。 第７図は、前記メモリセルの回路図、 第８図及び第９図は、前記ＳＲＡＭの入出力部の等価回
路図、 第１０図乃至第１４図は、前記ＳＲＡＭの製造プロセス
の各製造工程毎に示すメモリセルの平面図、 第１５図乃至第２０図は、前記ＳＲＡＭの製造プロセス
の各製造工程毎に示すメモリセルアレイの平面図、 第２１図及び第２２図は、前記ＳＲＡＭの周辺回路の断
面図。 第２３図乃至第３２図は、前記ＳＲＡＭの製造プロセス
の各製造工程毎に示すメモリセルの断面図、 第３３図乃至第３９図は、本発明の詳細な説明するため
の図である。 図中、１・・・半導体基板、２，３・・・ウェル領域、
４・・・素子分離絶縁膜、６　、１２．２４・・・ゲー
ト絶縁膜、７　、１３．２３．２６・・・ゲート材、１
０．１１．１７．１８．１９゜２０・・・半導体領域、
８　、１５．２１．２４．２７．３０・・・絶縁膜、９
．１６・・・サイドウオールスペーサ、１４．２２゜２
５、２８．３１・・・接続孔、　２９．３３・・・金属
配線、ＭＣ・・・メモリセル、Ｑｔ・・・転送用ＭＩＳ
ＦＥＴ、Ｑｄ・・・駆動用ＭＩＳＦＥＴ、Ｑｐ・・・負
荷用ＭＩＳＦＥＴ、Ｃ・・・容量素子、ＷＬ・・・ワー
ド線、ＤＬ・・・相補性データ線、　Ｖｓｓ・・・基準
電圧、Ｖｃｃ・・・電源電圧である。

Claims (1)

  1. 【特許請求の範囲】 １、ワード線で制御される転送用ＭＩＳＦＥＴ及び駆動
    用ＭＩＳＦＥＴでメモリセルが構成されたＳＲＡＭを有
    する半導体集積回路装置において、前記メモリセルの駆
    動用ＭＩＳＦＥＴのゲート電極、転送用ＭＩＳＦＥＴの
    ゲート電極及び前記ワード線の夫々を異なる導電層で構
    成し、前記駆動用ＭＩＳＦＥＴ、転送用ＭＩＳＦＥＴの
    夫々を互いにゲート長方向を交差させて配置し、前記ワ
    ード線を前記駆動用ＭＩＳＦＥＴのゲート電極のゲート
    長方向に延在させ、かつ前記駆動用ＭＩＳＦＥＴのゲー
    ト電極の一部に交差させたことを特徴とする半導体集積
    回路装置。 ２、前記ワード線は多結晶珪素膜及びその上部に設けら
    れた高融点金属珪化膜で形成された複合膜で構成され、
    前記駆動用ＭＩＳＦＥＴのゲート電極は多結晶珪素膜の
    単層膜で構成されたことを特徴とする請求項１に記載の
    半導体集積回路装置。 ３、ワード線で制御される２個の転送用ＭＩＳＦＥＴで
    メモリセルが構成されたＳＲＡＭを有する半導体集積回
    路装置において、前記メモリセルの２個の転送用ＭＩＳ
    ＦＥＴのゲート電極の夫々に２本のワード線の夫々を接
    続したことを特徴とする半導体集積回路装置。 ４、ワード線で制御される２個の転送用ＭＩＳＦＥＴ及
    びソース線に接続される２個の駆動用ＭＩＳＦＥＴでメ
    モリセルが構成されたＳＲＡＭを有する半導体集積回路
    装置において、前記メモリセルの２個の転送用ＭＩＳＦ
    ＥＴのゲート電極の夫々に、互いに離隔しかつ同一方向
    に延在する２本のワード線の夫々を接続し、この２本の
    ワード線で規定された領域内に前記２個の駆動用ＭＩＳ
    ＦＥＴを配置すると共に前記ソース線を配置したことを
    特徴とする半導体集積回路装置。 ５、前記２本のワード線、ソース線の夫々は同一導電層
    で構成され、かつ同一方向に延在させたことを特徴とす
    る請求項４に記載の半導体集積回路装置。 ６、ワード線で制御される２個の転送用ＭＩＳＦＥＴ及
    び２個の駆動用ＭＩＳＦＥＴでメモリセルが構成された
    ＳＲＡＭを有する半導体集積回路装置において、前記メ
    モリセルの第１転送用ＭＩＳＦＥＴのゲート電極に第１
    ワード線を接続すると共に、第２転送用ＭＩＳＦＥＴの
    ゲート電極に前記第１ワード線と離隔しかつ同一方向に
    延在する第２ワード線を接続し、前記第１ワード線、第
    ２ワード線の夫々の間に、前記第１転送用ＭＩＳＦＥＴ
    の一方の半導体領域にドレイン領域が接続された第１駆
    動用ＭＩＳＦＥＴ及び第２転送用ＭＩＳＦＥＴの一方の
    半導体領域にドレイン領域が接続された第２駆動用ＭＩ
    ＳＦＥＴを配置し、前記メモリセルの中心点に対して、
    第１転送用ＭＩＳＦＥＴ及び第１駆動用ＭＩＳＦＥＴの
    平面形状を、第２転送用ＭＩＳＦＥＴ及び第２駆動用Ｍ
    ＩＳＦＥＴの平面形状の点対称で構成したことを特徴と
    する半導体集積回路装置。 ７、前記第１及び第２転送用ＭＩＳＦＥＴのゲート幅寸
    法は、第１及び第２駆動用ＭＩＳＦＥＴのゲート幅寸法
    に比べて小さく構成されたことを特徴とする請求項６に
    記載の半導体集積回路装置。 ８、転送用ＭＩＳＦＥＴ及びソース線が接続された駆動
    用ＭＩＳＦＥＴでメモリセルが構成されたＳＲＡＭを有
    する半導体集積回路装置において、前記メモリセルの駆
    動用ＭＩＳＦＥＴのゲート電極、前記ソース線の夫々を
    異なる導電層で構成し、前記ソース線を前記駆動用ＭＩ
    ＳＦＥＴのゲート電極のゲート長方向に延在させ、かつ
    この駆動用ＭＩＳＦＥＴのゲート電極の一部に交差させ
    たことを特徴とする半導体集積回路装置。 ９、メモリセルアレイに配列されたメモリセルがワード
    線を介在させてデコーダ回路で選択されるＳＲＡＭを有
    する半導体集積回路装置において、デコーダ回路と、こ
    のデコーダ回路にメインワード線を介在させて接続され
    かつ選択される、前記メインワード線の延在方向に配置
    されたワードデコーダ回路と、このワードデコーダ回路
    に第１ワード線を介在させて、又は第１サブワード線、
    第１ワード線の夫々を順次介在させて接続されかつ選択
    されるメモリセルが配列された第１メモリセルアレイ、
    及び前記ワードデコーダ回路に前記第１メモリセルアレ
    イ上を第１ワード線又は第１サブワード線と同一方向に
    延在する第２サブワード線、第２ワード線の夫々を順次
    介在させて接続されかつ選択されるメモリセルが配列さ
    れた第２メモリセルアレイとを備えたことを特徴とする
    半導体集積回路装置。 １０、前記第１ワード線及び第２ワード線は同一導電層
    で構成され、前記メインワード線、第１サブワード線及
    び第２サブワード線は前記第１ワード線及び第２ワード
    線と別層の同一導電層で構成され、かつ第１ワード線及
    び第２ワード線に比べて比抵抗値が小さい材料で構成さ
    れたことを特徴とする請求項９に記載の半導体集積回路
    装置。 １１、第１方向に延在するワード線及びソース線と前記
    第１方向と交差する第２方向に延在する相補性データ線
    との交差領域にメモリセルが配置されるＳＲＡＭを有す
    る半導体集積回路装置において、前記ソース線を前記ワ
    ード線と同一導電層で構成し、前記相補性データ線の夫
    々のデータ線を前記ワード線及びソース線と別層の同一
    導電層で構成し、前記ワード線及びソース線と前記相補
    性データ線との間の同一導電層に、前記ワード線及びソ
    ース線と同一第１方向に延在する、デバイデッドワード
    ライン方式の採用で使用されるメインワード線及びダブ
    ルワードライン方式の採用で使用されるサブワード線の
    ２本のワード線を構成したことを特徴とする半導体集積
    回路装置。 １２、前記メインワード線、サブワード線の夫々はスパ
    ッタ法で堆積した高融点金属膜で構成し、このメインワ
    ード線、サブワード線の夫々の下地の層間絶縁膜はグラ
    スフローで平担化処理が施された酸化珪素膜で構成され
    ることを特徴とする請求項１１に記載の半導体集積回路
    装置。 １３、前記メモリセルは、前記第１及び第２ワード線の
    延在する方向に配列された隣接する他の第１メモリセル
    との間の前記第１及び第２ワード線と交差する第１軸を
    中心に、前記第１メモリセルの平面形状に線対称の平面
    形状で構成され、前記メモリセルは、前記第１及び第２
    ワード線の延在する方向と交差する方向に配列された隣
    接する他の第２メモリセルとの間の前記第１及び第２ワ
    ード線に平行な第２軸を中心に、前記第２メモリセルの
    平面形状に線対称の平面形状で構成されたことを特徴と
    する請求項６に記載の半導体集積回路装置。 １４、前記メモリセルの第１転送用ＭＩＳＦＥＴの一方
    の半導体領域に相補性データ線の一方が接続され、第２
    転送用ＭＩＳＦＥＴの一方の半導体領域に相補性データ
    線の他方が接続され、前記第１ワード線に沿い、前記第
    １転送用ＭＩＳＦＥＴの一方の半導体領域と相補性デー
    タ線の一方との接続部を迂回し、かつ前記第２転送用Ｍ
    ＩＳＦＥＴの他方の半導体領域に第１負荷用ＭＩＳＦＥ
    Ｔを介して接続する第１電源配線を延在し、前記第２ワ
    ード線に沿い、前記第２転送用ＭＩＳＦＥＴの一方の半
    導体領域と相補性データ線の他方との接続部を前記第１
    電源配線と同一の方向に迂回し、かつ前記第１転送用Ｍ
    ＩＳＦＥＴの他方の半導体領域に第２負荷用ＭＩＳＦＥ
    Ｔを介して接続する第２電源配線を延在したことを特徴
    とする請求項１３に記載の半導体集積回路装置。 １５、前記第１電源配線、第２電源配線の夫々は、前記
    第１軸に対して線対称で構成され、前記第２軸に対して
    非線対称で構成されることを特徴とする請求項１４に記
    載の半導体集積回路装置。 １６、前記メモリセルの第１及び第２負荷用ＭＩＳＦＥ
    Ｔのゲート電極の平面形状は、前記第１軸に対して線対
    称で構成され、前記第２軸に対して非線対称で構成され
    ることを特徴とする請求項１５に記載の半導体集積回路
    装置。
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