JPH02246223A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ ベース・コレクタ間容量を減少したバイポーラ型半導体
装置の製造方法に関し、 ベース領域に付随する容量を更に減少させることのでき
る半導体装置の製造方法を提供することを目的とし、 一導電型半導体基板上のベースとなる領域全面に引き出
し電極層を形成する工程と、前記ベースとなる領域上の
引き出しｔｆ！層の一部に選択的に反対導電型不純物を
導入する工程と、前記引き出し電極層を選択的に除去し
て、前記引き出し電極層を前記反対導電型不純物を含有
する領域と当該不純物を含有しない領域とに分離する内
部ベース窓を形成する工程と、前記内部ベース窓より反
対導電型不純物を導入して内部ベース領域を形成する工
程と、前記内部ベース領域中に一導電型不純物を導入し
てエミッタ領域を形成する工程とを含み、前記分離され
た反対導電型不純物を含有する引き出し電極層から前記
半導体基板に反対導電型不純物を拡散し、前記反対導電
型不純物を含有する引き出し電極層と前記内部ベース領
域を接続する外部ベース領域を形成するように構成する
。

［産業上の利用分野］ 本発明は半導体装置に関し、特にベース・コレクタ間容
量を減少したバイポーラ型半導体装置の製造方法に関す
る。

近年、高速データ処理の要求等に伴い、高速に演算処理
するコンピュータ等の開発が望まれている。高速コンピ
ュータ用等に高速バイポーラトランジスタの開発が要求
されている。

［従来の技術］ 第２図（Ａ）、（Ｂ）に従来技術によるＥＳＰＥＲ（Ｅ
ｍｉｔｔｅｒ−ｂａｓｅ　　Ｓｅｌｆａｌｉｇｎｅｄ　
　　ｗｉｔｈ　　　Ｐｏ１ｙｓｉｌｉｃｏｎＥｌｅｃｔ
ｒｏｄｅｓ　　　ａｎｄ　　　Ｒｅ５１ｓｔ。

ｒｓ）構造による半導体装置要部を示す。

第２図（Ａ）は断面構造を示し、第２図（Ｂ）は回路的
模式図を示す第２図（Ａ）に於いて、ｐ型のシリコン基
板１１５の表面にｎ型不純物を拡散してｎ＋型埋め込み
領域を形成し、その上にｎ−型エピタキシャル層１１３
を成長する。ｎ−型エピタキシャル層１１３の表面にフ
ィールド酸化膜１１１を形成し素子領域を画定する。

基板表面上に外部ベースの拡散源となる多結晶シリコン
（ポリＳｔ）のベース引き出し領域１２５が形成され、
その中に内部ベース領域１１７を画定する開口が設けら
れる。この開口の中にＰ型不純物をイオン注入し、内部
ベース領域１１７を画定する。その後、開口部側壁状に
絶縁物領域１２１ａ、１２１ｂを形成して、開口面積を
狭め、エミッタ領域１１９を形成すべき領域を画定する
。

この上にエミッタ領域拡散源となる多結晶シリコンのエ
ミッタ引き出し領域１２３を堆積する。エミッタ引き出
し領域１２３にはｎ型不純物、ベース引き出し領域１２
５にはｐ型不純物を添加しておく。

その後、熱処理を行い、不純物の活性化と拡散とを行う
、これにより、エミッタ領域１１９、それを囲む内部ベ
ース領域１１７、内部ベース領域１１７の外側に連続す
る外部ベース領域１２７が形成される。多結晶シリコン
のエミッタ引き出し領域１２３がエミッタ領域１１９に
接続され、多結晶シリコンのベース引き出し領域１２５
が外部ベース領域１２７の上面に接続される。多結晶シ
リコンのエミッタ引き出し領域１２３と多結晶シリコン
のベース引き出し領域１２５の間には、絶縁物領域１２
１　ａ、　１２　ｌ　ｂが介在して、画電極の短絡を防
いでいる。

第２図（Ｂ）に示すように、この様な構造の等価回路を
、ベース領域に関して考える。

抵抗について考えると、エミッタの両側で多結晶シリコ
ンのベース引き出し領域１２５の有する抵抗Ｒ３が外部
ベース領域１２７の抵抗Ｒ２に接続し、さらに外部ベー
ス領域１２７の抵抗Ｒ２が内部ベース領域１１７の抵抗
Ｒ１に接続している。

ベース電極が図の右側に形成される場合、左側のベース
引き出し領域１２５の抵抗Ｒ３はさらに抵抗Ｒ４を介し
てベース電極に接続されることになる。ベース領域に付
随する抵抗は、自己整合構造の採用などにより十分低く
なってきており、現在はベース領域に付随する容量の方
が問題になってきている。

ｐ型の内部ベース領域１１７と外部ベース領域１２７は
ｎ−″型エピタキシャル層（コレクタ領域）とｐｎ接合
を形成し、それに伴って接合容量を有する。内部ベース
領域と外部ベース領域とを有するバイポーラ型半導体装
置において、ベース領域に付随する容量は内部ベース領
域に付随する容量と外部ベース領域に付随する容量の和
である。内部ベース領域１１７とコレクタ領域の間の接
合容量をＣ６ＢＩＮとし外部ベース領域１２７とコレク
タ領域との間の接合容量をＣ６ＢＥＸと表す、内部ベー
ス領域１１７は面積が小さく、かつ不純物濃度も低い、
外部ベース領域１２７は面積が広く、かつ不純物濃度も
高い、従って外部ベース領域１２７に付随する容量Ｃ６
ＢＥＸは、内部ベース領域１１７に付随する容量Ｃ６Ｂ
ＩＮよりも格段に大きい、従って、ベース領域に付随す
る容量は主として外部ベース領域に付随する容量ＣＣＢ
ＥＸによって定まる。

ベース領域に付随する容量が大きいことは、負荷を介し
て充電する時間が長く、動作速度が遅くなることを意味
する。

従って、バイポーラ型半導体装置のベース領域に付随す
る容量は小さいほど好ましい。

［発明が解決しようする課！Ｉ！］ 以上説明したように従来技術によれば、内部ベース領域
形成のために多結晶シリコン膜がバターニングされ、不
純物拡散源として使用されて、その下に外部ベース領域
を形成し、この外部ベース領域に付随する容量がベース
領域に付随する容量の主要部分を占める。

このベース領域に付随する全容量を更に減少することが
望まれている。

本発明の目的は、ベース領域に付随する容量をさらに減
少させることのできる半導体装置の製造方法を提供する
ことである。

［課題を解決するための手Ｆｉ］ 本発明によれば、半導体基板表面上に一対の層領域を対
向して形成し、その間に自己整合させて内部ベース領域
を形成し、層領域の一方のみを不純物拡散源としてその
下に外部ベース領域を拡散によって形成するが、他方の
層領域には不純物を添加しない、すなわち、外部ベース
領域を内部ベース領域の一方の側のみに設ける。

第１図（Ａ）、（Ｂ）は本発明の原理説明図である。第
１図（Ａ）が断面構造を示し、第１図（Ｂ）が製造工程
中の一つの状態の概略斜視図を示す、第１図（Ａ）にお
いて、半導体基板１５の表面にフィールド酸化領域１１
が形成され、フィールド酸化領域１１によって１導電型
の表面領域１３が画定されている。

表面領域１３上に一対の層領域２５．２９が対向して配
置され、その間に内部ベース領域１７を形成する領域を
画定する。この一対の層領域２５．２９に自己整合して
、逆導電型の内部ベース領域１７が表面領域１３中にイ
オン注入等により形成される。

一対の層領域２５．２９の一方２５は不純物を含み拡散
源となることができるが、他方２９は不純物を含まず拡
散源とはならない。

一対の層領域２５．２９の対向する側壁上に一対の絶縁
物領域２１ａ、２１ｂを形成した後、その上に不純物を
含むエミッタ引き出し領域２３を形成する。熱処理によ
って、イオン注入した不純物を活性化すると共に、一方
の層領域２５およびエミッタ引き出し領域２３から不純
物を下の半導体表面領域に拡散させ、外部ベース領域２
７、エミッタ領域１９を形成する。

一対の絶縁物領域２１ａ、２１ｂによって整合されて、
１導電型のエミッタ領域１９が内部ベース領域１７の中
に形成される。外部ベース領域２７は、内部ベース領域
１７の右側にのみ形成され、内部ベース領域１７の左側
には形成されない、当然ながら、外部ベース領域２７は
、不純物を含むベース引き出し領域２５に接続されてお
り、エミッタ領域１９は不純物を含むエミッタ引き出し
領域２３に接続されている。

なお、内部ベース領域１７左側の表面領域１３上方には
、ベース引き出し領域２５と同じ主成分で構成されるが
、不純物が添加されていない高抵抗率の物質の層領域２
９が残存されている。

第１図（Ａ）の構造において外部ベース領域２７が片側
にのみ形成されているので両側に形成しである場合と比
べ外部ベース領域に付随する容量がほぼ半減する。従っ
てベース領域に付随する容量が約１／２近くに減少する
。

この様な構造を実現するための製造工程の途中において
は、第１図（Ｂ）のような構成となる。

第１図（Ｂ）において半導体基板１５の表面にフィール
ド酸化領域１１が形成され、表面領域１３を画定してい
る。この上に、同じ主成分から構成された高抵抗率物質
の層領域２９と不純物を添加されたベース引き出し領域
２５とが、互いに分離して形成されている。この様な構
成を利用することにより、両膜領域の間に従来技術同様
に内部ベース領域、エミッタ領域を自己整合的に形成で
き、一方この様なベース引き出し領域２５から半導体基
板に不純物を拡散することにより、内部ベース領域１７
の片側にのみ外部ベース領域２７が形成される。

［作用］ 以上述べたような構造にすると、内部ベース領域とエミ
ッタ領域とを自己整合的に作製する一方、外部ベース領
域が内部ベース領域の片側にしか存在しないので従来構
造の両側に外部ベース領域がある場合と比べ、コレクタ
・ベース間容量Ｃ６８の内大きな比率をしめていた外部
ベース領域とコレクタ間の容量Ｃ３ＢＥＸを約１／２に
できるのでベース領域に付随する全容量Ｃ８，も、はぼ
１／２にできる。

その為ベース領域を充電する電荷値が小さくてすむ。

また、ベース充電電荷の減少により高速化が容易になる
。

［実施例１ 第３図（Ａ）〜（Ｆ）に本発明の実施例を示す。

第３図（Ａ）において、Ｐ型シリコン基板３１の表面に
Ａｓ又はｓｂ等のｎ型不純物を拡散させｎ“型埋め込み
領域３２を形成し、続いてｎ−型層のエピタキシャル成
長を行ってｎ−型層３３を形成する０次にＣＶＤにより
約１０００人の３１３Ｎ４膜３４を成長し所望パターン
にエツチングする。残った５１３Ｎ４膜３４をマスクと
してフィールド酸化を行って、厚い酸化膜３５を形成す
る。

フィールド酸化膜の厚さは例えば約６０００人である。

次に、表面にレジスト層を形成しパターニングを行って
所望領域のみを露出しｎ型不純物をイオン注入し、コレ
クタ引き出し領域４０を形成すべき領域にｎ＋型拡散領
域を形成する。なお、図示していないが素子領域の周り
にはアイソレーション領域が形成されている０次にＳｉ
３Ｎ４膜３４を熱燐酸により除去する。

第３図（Ｂ）において、基板表面に厚さ約３０００人の
多結晶シリコン膜３６を形成する。多結晶シリコンの代
りとして、多結晶ＳｉＣ等を使用してもよい、フォトレ
ジストマスクを用いて、この多結晶シリコン膜３６の不
要部分をエツチングにより除去する。残った多結晶シリ
コン膜３６の上に７オトレジスト層３７を形成し、パタ
ーニングを行って多結晶シリコン膜３６の１部のみを露
出する。このレジスト層３７をマスクとして、半導体基
板の表面に不純物イオン３８、例えばボロンイオンＢ＋
、を約３０ＫｅＶの加速エネルギでドース量的５．０Ｘ
ＩＯ１５３−２、イオン注入し、部分的に不純物を多量
に添加した多結晶シリコン膜３６を形成する。その後レ
ジストマスク３７は除去する。

なお、多結晶シリコン膜３６を分離した状態で、一方の
層領域には不純物が添加されていないようにすることが
必要である。また、多結晶シリコンの単一層の代りに、
拡散源となることのできる多結晶シリコン層と低抵抗導
電層であるシリサイド層等の複合層を用いてもよい。

第３図（Ｃ）において、基板表面の全面にＣＶＤにより
約３０００人の８１０２膜３９を形成する。この８１０
２膜３９は、多結晶シリコン膜３６に添加された不純物
が他へ拡散しないように低温で行うことが望ましい。

次に第３図（Ｄ）に示すように、半導体基板全面にフォ
トレジスト層４１を形成する。フォトレジスト層４１を
露光しパターニングして開口４２を形成する。この開口
４２を有するフォトレジスト層４１をマスクとして開口
４２の下のＣＶＤ　５１０２膜３９と多結晶シリコン膜
３６をそれぞれ異方性エツチングでパターニングする。

このエツチングによって表面領域１３の一部が露出する
。

その後レジストマスク層４１は除去する。

第３図（Ｅ）において、露出した表面領域１３の表面に
熱酸化膜４４を約５００人形成し、不純物イオン、例え
ばボロンイオン、をイオン注入して内部ベース領域を形
成する。

次に、ＣＶＤ５ｉＯ□膜４５及び多結晶シリコン膜４６
を連続的に堆積する。ＣＶＤ５１０２膜４５は例えば１
５００人の厚さ、多結晶シリコン膜４６は例えば２００
０人の厚さにする。その後全面に異方性エツチングを行
う、水平面上の多結晶シリコン膜、ＣｖＤＳＩＯ２膜お
よび酸化膜４４をエツチング除去し、開口部４２の側壁
部分にのみＣＶ　Ｄ　Ｓ　ｉ　Ｏ２膜４５及び多結晶シ
リコン膜４６を残す、この状態を第３図（Ｅ）に示す。

側壁上にＣｖＤＳＩＯ２膜４５、多結晶シリコン膜４６
を形成して狭くなった開口４２がエミッタ領域を画定す
る。

第３図（Ｆ）において、多結晶シリコン膜４７を約２０
００人の厚さまでＣＶＤにより堆積し、堆積後多結晶シ
リコン膜４７に砒素Ａｓを多量にイオン注入する。イオ
ン注入の条件は例えば加速エネルギ６０ＫｅＶで１　、
　ＯＸ　１０　”＞−２ｆ）ドースとする。

次に、たとえば９００℃で３０分程度の熱処理を行う、
この熱処理によってイオン注入された不純物は活性化す
る。すなわち内部ベース領域形成用に注入したボロンが
活性化されてｐ型領域を作る。

さらに、多結晶シリコン膜３６及び４７中に添加した不
純物が活性化すると共に多結晶シリコン膜中を拡散し、
さらに半導体表面領域１３に拡散する。これによって、
外部ベース領域２７及びエミッタ領域１９が形成される
。不純物濃度の差により外部ベース領域２７は内部ベー
ス領域１７よりも深く形成される。なお、エミッタ領域
１９の左側の多結晶シリコン領域には不純物が添加され
ていないのでその下には外部ベース領域は形成されない
。

次に、エミッタ引き出し領域として用いる以外の多結晶
シリコン膜４７をエツチングで除去する。

ベース引き出し領域とコレクタ引き出し領域との上のＣ
Ｖ　Ｄ　Ｓ　ｉ　Ｏ２膜３９にコンタクト用開口部を形
成し、下の多結晶シリコン膜３６およびｎ“型領域４０
を露出する。全面にアルミ膜を堆積しパターニングして
各アルミ電極４９を形成する。

このようにして、エミッタ、ベースが自己整合し、かつ
内部ベース領域の片側にのみ外部ベース領域を備えたバ
イポーラ型半導体装置が形成される。

なお、上述の説明では多結晶シリコン膜３６の一部にの
み不純物イオンをイオン注入し、その後２つの部分に分
けたが、多結晶シリコン膜を２つの部分に分離した後一
方にのみ不純物を添加してもよい、全ての導電型を反転
してもよいことは当然であろう。

第４図（Ａ）〜（りに本発明の他の実施例を示す、第４
図（Ａ）において、半導体基板３３の表面にフィールド
酸化ＪＩ３５を厚さ約６０００人形成する。

第４図（Ｂ）において、半導体基板３３の表面上に熱酸
化膜５２を約５００人、ＣＶ　Ｄ　Ｓ　ｉ３　Ｎ４膜５
４を約１５００人の厚さ続けて堆積する。

この上に多結晶シリコン膜３６を約３０００人堆積し、
不要部分をパターニングして除去する。第３図（Ｂ）と
同様の工程により多結晶シリコン膜３６の一部にのみ不
純物を添加する。さらにその上にＣｖＤＳ１０２膜３９
を約３０００人の厚さ堆積する。

第４図（Ｃ）において、フォトレジストを表面に形成し
、パターンを露光してその下のＣＶＤ５１０２膜３９、
多結晶シリコンＭ３６をパターニングし、開口４２を形
成する。開口部の底にはＣＶＤＳｉ３Ｎ４膜５４及び熱
酸化膜５２が露出する。フォトレジストマスクは除去す
る。

次に、第４図（Ｄ）に示すように、側壁が露出した多結
晶シリコン膜３６の露出部を、熱酸化によって酸化し、
約１０００人〜４０００人の熱酸化膜５６を形成する。

次に、第４図（Ｅ）に示すように、熱燐酸によつて開口
部の表面に露出する５１３Ｎ４膜５４をエツチング除去
し、さらにオーバエツチングして多結晶シリコン膜３６
の下方に約０．３〜１．０μｍ入り込む横穴を形成する
。続いて、露出した酸化膜５２も酸化膜用エッチャント
を用いて除去する。この横穴の深さが、後に形成する外
部ベース領域の横方向寸法を画定することになる。

次に、第４図（Ｆ）に示すように、多結晶シリコン膜５
８を低圧ＣＶＤで堆積し第４図（Ｅ）で形成した横穴を
埋める。横穴を埋める多結晶シリコンは上面で先に形成
した多結晶シリコン膜３６と連続する。

次に、第４図（Ｇ）に示すように、ウェットエツチング
で多結晶シリコン膜５８をエツチングし横穴の中を埋め
る部分５８のみを残して他を除去する。すなわち、開口
４２の右側では、不純物を含む多結晶シリコン膜３６と
半導体基板の表面との間に横穴内に残った多結晶シリコ
ン５６が入り込んで、不純物の通路を形成する。

次いで、開口４２より不純物を導入して内部ベース領域
１７を形成する。

次に、第４図（Ｈ）に示すように、ｅＶＤｓｉ０２膜４
５を約１５００人、多結晶シリコン膜４６を約２０００
人続けて堆積し、それぞれに異方性エツチングを行って
開口部４２の側壁上の部分のみに残し他を除去する。狭
くなった開口部４２内に露出された半導体基板部分がエ
ミッタ領域を画定する。

さらに、第４図（Ｉ）に示すように多結晶シリコン膜４
７を約２０００又堆積し、不純物をイオン注入する。

その後、第３図（Ａ）〜（Ｆ）の実施例と同様に、たと
えば約９００℃で３０分程度の熱処理を行って不純物の
活性化及び多結晶シリコン膜がら半導体中への不純物拡
散をおこなう、この熱処理により、エミッタ領域１９、
外部ベース領域２７が形成される。その後、多結晶シリ
コン膜４７の不要な部分をエツチングで除去する。

本実施例においては、内部ベース領域を画定する開口部
４２の形成の際にフォトリソグラフィを用いるが、その
後はエツチング工程め制御によって外部ベース領域を画
定しておりマスク数を減らし、より微細な構造を実現で
きる。

なお、実施例に沿って説明したが、本発明はこれらに制
限されるものではない、たとえば各種の変形、変更、組
合わせ等が可能なことは当業者に自明であろう。

［発明の効果］ 多結晶シリコン膜等の不純物拡散源となることのできる
膜に開口部を設け、その開口部を利用して内部ベース領
域、エミッタ領域を自己整合的に形成する半導体装置に
おいて、多結晶シリコン膜等の膜を２つの分離した対向
層領域に分け、その間に内部ベース領域を画定する一方
、片Ｓにのみ不純物を添加し、内部ベース領域の片側に
のみ外部ベース領域を形成することにより、微細なバイ
ポーラ型半導体装置のべ＝ス領、域に付随する容量を減
少することができる。

ベース領域に付随する容量の減少にともない高速化およ
び省電力化を可能にする半導体装置が得られる。

【図面の簡単な説明】

第１図（Ａ）、（Ｂ）は本発明の原理説明図であり、第
１図（Ａ）は断面図、第１図（Ｂ）は概略斜視図、 第２図（Ａ）、（Ｂ）は従来技術を示し、第２図（Ａ）
は断面図、第２図（Ｂ）は模式図、第３図（Ａ）〜（Ｆ
）は本発明の実施例による半導体装置の製造工程を示し
、それぞれが半導体基板の断面図、 第４図（Ａ）〜（Ｉ）は本発明の他の実施例を示し、そ
れぞれが半導体基板の断面図である。 フィールド酸化領域 表面領域 半導体基板 内部ベース領域 エミッタ領域 絶縁物領域 エミッタ引き出し領域 ベース引き出し領域（層領域） 外部ベース領域 高抵抗率物質の層領域 ｐ型Ｓ１基板 ｎ＋型埋め込み領域 ｎ　型エビ層 Ｓｉ３Ｎ４膜 フィールド酸化膜 多結晶Ｓｉ膜 レジスト層 イオン ｃ　ｖ　Ｄｓ＋ｏ　２　Ｊｌ ｎ＋型コレクタ引き出し領域 レジスト層 開口 熱酸化膜 ＣＶＤ５ｉ０２膜 多結晶Ｓｉ膜 １２１ａ、１２ｔｂ アルミ電極 ａ酸化膜 ＣＶＤＳｉ３Ｎ４膜 熱酸化膜 多結晶５ｉｌｌｌ フィールド酸化膜 ｎ−型エビ層 シリコン基板 内部ベース領域 エミッタ領域 絶縁物領域 ポリＳ１エミツタ ポリ８１ベース 外部ベース領域 抵抗 容量 （Ａ）断面構造 Ｒ＆ （Ａ）断面構造 ＣＢ）模式図 （Ｂ）製造工程中の概略斜視図 本発明の原理説明図 第１図 第２図 （Ｂ）１部不純物添加多結晶シリコン膜形成（Ｃ）ＣＶ
Ｄ Ｓ１α１形成 第３図（その１） （Ｃ）Ｗ４０部形成 ｊ （Ｄ）多結晶Ｓｉ層分離 （Ｅ）内部ベース領域イオン注入、エミッタ用窓Ｂ成（
Ｆ）エミッタ領域、外部ベース領域拡散第３図（その２
） （Ｆ）減圧ＣＶＤ ＣＧ）エツチング （Ｉ）ＣＶＤ、エツチング 本発明の他の実施例 第４図（その２）

Claims (1)

【特許請求の範囲】
1. （１）、一導電型半導体基板上のベースとなる領域全面
   に引き出し電極層を形成する工程と、 前記ベースとなる領域上の引き出し電極層の一部に選択
   的に反対導電型不純物を導入する工程と、 前記引き出し電極層を選択的に除去して、前記引き出し
   電極層を前記反対導電型不純物を含有する領域と当該不
   純物を含有しない領域とに分離する内部ベース窓を形成
   する工程と、 前記内部ベース窓より反対導電型不純物を導入して内部
   ベース領域を形成する工程と、 前記内部ベース領域中に一導電型不純物を導入してエミ
   ッタ領域を形成する工程とを含み、前記分離された反対
   導電型不純物を含有する引き出し電極層から前記半導体
   基板に反対導電型不純物を拡散し、前記反対導電型不純
   物を含有する引き出し電極層と前記内部ベース領域を接
   続する外部ベース領域を形成することを特徴とする半導
   体装置の製造方法。