JPH0380544A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0380544A JPH0380544A JP1216301A JP21630189A JPH0380544A JP H0380544 A JPH0380544 A JP H0380544A JP 1216301 A JP1216301 A JP 1216301A JP 21630189 A JP21630189 A JP 21630189A JP H0380544 A JPH0380544 A JP H0380544A
- Authority
- JP
- Japan
- Prior art keywords
- collector
- region
- insulating film
- substrate
- isolation insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
バイポーラトランジスタを有する半導体装置に関し。
埋込領域を有しない新規の構造を提案して、バイポーラ
トランジスタの動作速度を向上させることを目的とし。
トランジスタの動作速度を向上させることを目的とし。
表面に段差を持つ基板上に、コレクタ領域と素子分離絶
縁膜とコレクタ引出領域とを有し、コレクタ領域は段差
下の基板表面に接続する一導電型半導体層からなり、内
部にその表面より順次一導電型エミッタ領域、・反対導
電型ベース領域が形成されており、素子分離絶縁膜はコ
レクタ領域の周縁に接して段差に沿って基板表面に形成
されており、コレクタ引出領域はコレクタ領域の側面に
接して段差下の素子分離絶縁膜上に形成された一導電型
半導体層からなるように構成する。
縁膜とコレクタ引出領域とを有し、コレクタ領域は段差
下の基板表面に接続する一導電型半導体層からなり、内
部にその表面より順次一導電型エミッタ領域、・反対導
電型ベース領域が形成されており、素子分離絶縁膜はコ
レクタ領域の周縁に接して段差に沿って基板表面に形成
されており、コレクタ引出領域はコレクタ領域の側面に
接して段差下の素子分離絶縁膜上に形成された一導電型
半導体層からなるように構成する。
本発明はバイポーラトランジスタを有する半導体装置に
関する。
関する。
バイポーラトランジスタは高速集積回路の構成素子とし
て広く用いられている。
て広く用いられている。
バイポーラトランジスタの基本構造は周知のように基板
上に高濃度埋込領域を形成し、その上にコレクタ領域と
なるエビ層を基板上全面に形成し。
上に高濃度埋込領域を形成し、その上にコレクタ領域と
なるエビ層を基板上全面に形成し。
埋込領域上のエビ層内に順次ベース領域、エミッタ領域
を形成した構造である。
を形成した構造である。
第３図は従来例によるバイポーラトランジスタの断面図
である。
である。
図において、２１はｐ型の半導体基板、２２はｎ１型の
高不純物濃度埋込領域、２３はｎ型エピタキシャル戒長
層でコレクタを構成し、２４はｐ型の素子分離領域、２
５はｐ型の不純物導入層でベースを構威し、２６はｎ０
型の不純物導入層でエミッタを構威し、２７はｎ３型の
コレクタ電極引出し領域、２８゜２９、３０は導電層よ
りなり、それぞれコレクタ、ベース、工ξツタ電極を構
威し、３１はフィールド絶縁層である。
高不純物濃度埋込領域、２３はｎ型エピタキシャル戒長
層でコレクタを構成し、２４はｐ型の素子分離領域、２
５はｐ型の不純物導入層でベースを構威し、２６はｎ０
型の不純物導入層でエミッタを構威し、２７はｎ３型の
コレクタ電極引出し領域、２８゜２９、３０は導電層よ
りなり、それぞれコレクタ、ベース、工ξツタ電極を構
威し、３１はフィールド絶縁層である。
このような構造のトランジスタにおいては、ベース電極
２９と工ξツタ電極３０間の絶縁距離を確保するため、
ベース領域２５はエミッタ領域２６よりかなり大きくし
なければならない。しかしトランジスタ作用にあずかる
動作領域はエミッタ領域２６の直下の領域のみで、それ
以外の領域はベース電極引出し用のものであり、その大
きさはできるだけ小さいことが望ましい。
２９と工ξツタ電極３０間の絶縁距離を確保するため、
ベース領域２５はエミッタ領域２６よりかなり大きくし
なければならない。しかしトランジスタ作用にあずかる
動作領域はエミッタ領域２６の直下の領域のみで、それ
以外の領域はベース電極引出し用のものであり、その大
きさはできるだけ小さいことが望ましい。
従来例によるバイポーラトランジスタにおいては、動作
領域を機能的に必要とする大きさより大きくしなければ
ならず、集積度を向上する制約となり、さらに動作速度
を制限するという欠点があった。
領域を機能的に必要とする大きさより大きくしなければ
ならず、集積度を向上する制約となり、さらに動作速度
を制限するという欠点があった。
近年、デバイスの高速化、高集積化の要請によりベース
の引き出し方法については種々な工夫がなされ、多くの
提案がなされている。
の引き出し方法については種々な工夫がなされ、多くの
提案がなされている。
コレクタの引き出しについては、埋込領域から基板表面
に引き出しているのが一般的である。
に引き出しているのが一般的である。
コレクタの引き出しに埋込領域を用いた場合はコレクタ
の寄生容量が大きく、コレクタ抵抗は埋込領域を経由す
る分だけ大きくなるため、素子特性を阻害していた。
の寄生容量が大きく、コレクタ抵抗は埋込領域を経由す
る分だけ大きくなるため、素子特性を阻害していた。
本発明は埋込領域を有しない新規の構造を提案して、バ
イポーラトランジスタの動作速度を向上させることを目
的とする。
イポーラトランジスタの動作速度を向上させることを目
的とする。
上記課題の解決は９表面に段差を持つ基板上に。
コレクタ領域と素子分離絶縁膜とコレクタ引出領域とを
有し、コレクタ領域は段差下の基板表面に接続する一導
電型半導体層からなり、内部にその表面より順次一導電
型エミッタ領域２戻対導電型ベース領域が形成されてお
り、素子分離絶縁膜はコレクタ領域の周縁に接して段差
に沿って基板表面に形成されており、コレ−フタ引出領
域はコレクタ領域の側面に接して段差下の素子分離絶縁
膜上に形成された一導電型半導体層からなる半導体装置
にまり達成される。
有し、コレクタ領域は段差下の基板表面に接続する一導
電型半導体層からなり、内部にその表面より順次一導電
型エミッタ領域２戻対導電型ベース領域が形成されてお
り、素子分離絶縁膜はコレクタ領域の周縁に接して段差
に沿って基板表面に形成されており、コレ−フタ引出領
域はコレクタ領域の側面に接して段差下の素子分離絶縁
膜上に形成された一導電型半導体層からなる半導体装置
にまり達成される。
本発明は、埋込領域がなくコレクタ領域の側面から直接
コレクタを引き出しているためコレクタ抵抗を低減し、
更にコレクタ引き出し領域が厚い分離絶縁膜上にあるた
めコレクタの寄生容量を低減して、素子の高速化をはか
ったものである。
コレクタを引き出しているためコレクタ抵抗を低減し、
更にコレクタ引き出し領域が厚い分離絶縁膜上にあるた
めコレクタの寄生容量を低減して、素子の高速化をはか
ったものである。
第１図は本発明の一実施例を説明する一部断面を示す斜
視図である。
視図である。
図において、ｌはｐ−Ｓｔ基板、 ＩＣはチャネルカッ
ト領域、２はコレクタ領域でｎ−３ｉ工ビ層、３は素子
分離絶縁膜でＳｉ０ｇ膜、４はコレクタ引出領域、５は
眉間絶縁膜、６はｐ型ベース領域、７は眉間絶縁膜、８
はｎ・型工ａツタ領域、Ｅは工電ツタ電極、Ｂはベース
電極、Ｃはコレクタ電極である。
ト領域、２はコレクタ領域でｎ−３ｉ工ビ層、３は素子
分離絶縁膜でＳｉ０ｇ膜、４はコレクタ引出領域、５は
眉間絶縁膜、６はｐ型ベース領域、７は眉間絶縁膜、８
はｎ・型工ａツタ領域、Ｅは工電ツタ電極、Ｂはベース
電極、Ｃはコレクタ電極である。
この実施例の構造は次のようである。
表面に段差を持つｐ−５ｉ基板ｌに、コレクタ領域２と
素子分離絶縁膜３とコレクタ引出領域４とを有し。
素子分離絶縁膜３とコレクタ引出領域４とを有し。
コレクタ領域２は段差下の基板表面に接続するｎ−５ｔ
工ビ層からなり、内部にその表面より順次一導電型王政
ツタ領域８９反対導電型ベース領域６が形威されており
。
工ビ層からなり、内部にその表面より順次一導電型王政
ツタ領域８９反対導電型ベース領域６が形威されており
。
素子分離絶縁膜３はコレクタ領域２の周縁に接して段差
に沿って基板表面に形威されており。
に沿って基板表面に形威されており。
コレクタ引出領域４はコレクタ領域２の側面に接して段
差下の素子分離絶縁膜３上に形威された高濃度のｎ型ポ
リＳｉ層からなっている。
差下の素子分離絶縁膜３上に形威された高濃度のｎ型ポ
リＳｉ層からなっている。
次に実施例の半導体装置の製造工程の概略を説明する。
第２図（１）〜（６）は実施例の製造工程を説明する断
面図である。
面図である。
第２図（１）において、 ｐ−Ｓｉ基板１上全面に厚さ
０．５〜１．０ ａｍのｎ−３ｉ エビ層２と厚さ５０
００人の気相成長（ＣＶＤ）−ＳｉＯｚ膜２１を成長す
る。
０．５〜１．０ ａｍのｎ−３ｉ エビ層２と厚さ５０
００人の気相成長（ＣＶＤ）−ＳｉＯｚ膜２１を成長す
る。
次にエビ層２を積んだ基板の表面に段差（溝）を形成す
る。
る。
エビ層２のコレクタ領域の周囲に幅１〜２μｍの溝２２
を形成する。溝２２の深さはｐ−３ｉ基板が７０００〜
１２０００人くぼむように形成する。
を形成する。溝２２の深さはｐ−３ｉ基板が７０００〜
１２０００人くぼむように形成する。
溝の形成は、まずＳｉｎｇ膜２１をバターニングして溝
の形成部を開口し、開口されたＳｉＯ□膜２１をマスク
にした反応性イオンエツチング（ＲＩＥ）により行う。
の形成部を開口し、開口されたＳｉＯ□膜２１をマスク
にした反応性イオンエツチング（ＲＩＥ）により行う。
ＲＩＢは１例えば、平行平板型装置でＣＩＺガスを用い
、これを０．１ Ｔｏｒｒに減圧して１３．５６ ＭＨ
ｚの電力を基板当たり２００ ＩＩ印加して行う。
、これを０．１ Ｔｏｒｒに減圧して１３．５６ ＭＨ
ｚの電力を基板当たり２００ ＩＩ印加して行う。
溝の内側のエビ層２がコレクタ領域となる。
第２図（２）において、熱酸化により、溝内面に厚さ５
００ ＡのパッドＳｉＯ！膜２３を形成し、この層を通
して硼素イオン（Ｂ＋）を注入して 、 ＋型のチャネ
ルカッ） ６Ｎ域ＩＣを形成する。
００ ＡのパッドＳｉＯ！膜２３を形成し、この層を通
して硼素イオン（Ｂ＋）を注入して 、 ＋型のチャネ
ルカッ） ６Ｎ域ＩＣを形成する。
Ｂ１の注入条件は エネルギー８０ ＫｅＶ、 ドー
ズ量５Ｘ１０′３〜２Ｘ１０”ｃｍ−”である。
ズ量５Ｘ１０′３〜２Ｘ１０”ｃｍ−”である。
第２図（３）において９通常のりソゲラフイエ程を用い
て溝２２の内側側面に厚さ１０００人の５ｉｚＮ４膜２
４を形威する。
て溝２２の内側側面に厚さ１０００人の５ｉｚＮ４膜２
４を形威する。
溝２２の内側側面のみに５Ｌ３Ｎ、膜２４を形成するに
は例えば次のようにする。
は例えば次のようにする。
まず、溝内部（側面、底面）を覆って基板全面にＳｉ３
Ｎ４膜を気相成長し、 ＲＩＥによる異方性エツチング
により基板表面及び溝底面の５ｉＪａ膜を除去して、溝
の内側側面と外側側面のＳｉ、Ｎ、膜を残す。次に、溝
内部を覆って基板全面にレジストを塗布し９通常のりソ
ゲラフイエ程を用いて溝２２の内側側面のみに５ｔ３Ｎ
ａ膜２４を残すようにバターニングする。
Ｎ４膜を気相成長し、 ＲＩＥによる異方性エツチング
により基板表面及び溝底面の５ｉＪａ膜を除去して、溝
の内側側面と外側側面のＳｉ、Ｎ、膜を残す。次に、溝
内部を覆って基板全面にレジストを塗布し９通常のりソ
ゲラフイエ程を用いて溝２２の内側側面のみに５ｔ３Ｎ
ａ膜２４を残すようにバターニングする。
第２図（４）において、 Ｓｌ、Ｎａ膜膜種４耐酸化マ
スクにして１分離絶縁膜としてウェット酸化による厚さ
４０００〜５０００人のＳｉｎｇ膜３を形成する。この
際。
スクにして１分離絶縁膜としてウェット酸化による厚さ
４０００〜５０００人のＳｉｎｇ膜３を形成する。この
際。
５ｉＯ１膜３はコレクタ領域上にも戒長される。
次いで、 Ｓｉ３Ｎ、膜２４及びパッドＳｉ０ｇ膜２３
を除去する。
を除去する。
第２図（５）において、厚さ７０００〜１２０００人の
ｎ゛型ポリＳｔ層を基板全面に戒長し、エッチバックし
て溝内にｎ＋型のポリＳｔからなるコレクタ引出領域４
を形成する。ここで、ポリＳｔのドープは成長後に行っ
てもよい。
ｎ゛型ポリＳｔ層を基板全面に戒長し、エッチバックし
て溝内にｎ＋型のポリＳｔからなるコレクタ引出領域４
を形成する。ここで、ポリＳｔのドープは成長後に行っ
てもよい。
次に、コレクタ引出領域４の表面に熱酸化５ｉＯｚ膜２
５を形威し、その後熱処理により、コレクタ引出領域４
からコレクタ領域２に不純物を拡散させる。その結果、
コレクタ領域２の界面より内側はｎ゛型になりコンタク
ト抵抗を下げる役目をすることになる。
５を形威し、その後熱処理により、コレクタ引出領域４
からコレクタ領域２に不純物を拡散させる。その結果、
コレクタ領域２の界面より内側はｎ゛型になりコンタク
ト抵抗を下げる役目をすることになる。
次に、厚さ４０００〜５０００人（７） ＣＶ Ｄ −
Ｓ ｉ Ｏｚ膜２６を基板全面に成長する。
Ｓ ｉ Ｏｚ膜２６を基板全面に成長する。
第２図（６）において、コレクタ領域２上のＳｉｎ、膜
２６及び３を開口してｐ型の不純物を導入してベース領
域６を形成する。
２６及び３を開口してｐ型の不純物を導入してベース領
域６を形成する。
次に、開口内に順次ｐ゛型のポリＳｉからなるベース電
極Ｂ、被覆絶縁膜２６１層間絶縁膜としてのＳｉＯ□膜
７を形成する。
極Ｂ、被覆絶縁膜２６１層間絶縁膜としてのＳｉＯ□膜
７を形成する。
この工程の詳細は９例えば、 ＳｉＯ□膜２６及び３の
開口を覆って基板全面にベース電極Ｂ形成用のｐ゛型の
ポリＳｔ層を戒長し、これをバターニングしてベース電
極Ｂを形威し、被覆絶縁膜２６を基板全面に成長する。
開口を覆って基板全面にベース電極Ｂ形成用のｐ゛型の
ポリＳｔ層を戒長し、これをバターニングしてベース電
極Ｂを形威し、被覆絶縁膜２６を基板全面に成長する。
エミッタ領域形成部の被覆絶縁膜２６とベース電極Ｂを
開口する。眉間絶縁膜として、開口内のベース電極Ｂの
表面に熱酸化ＳｉＯ２膜７を形成する。開口内にＳｉＯ
□膜７を介してｎ゛型のポリＳｉからなるエミッタ電極
を形成する。
開口する。眉間絶縁膜として、開口内のベース電極Ｂの
表面に熱酸化ＳｉＯ２膜７を形成する。開口内にＳｉＯ
□膜７を介してｎ゛型のポリＳｉからなるエミッタ電極
を形成する。
次に、工ごツタ電極Ｅから不純物を拡散させてｎ＋型の
工逅ツタ領域８を形成する。又、エミッタ領域８は電極
形成前にイオン注入により形成してもよい。
工逅ツタ領域８を形成する。又、エミッタ領域８は電極
形成前にイオン注入により形成してもよい。
以上で、バイポーラトランジスタの要部が形成される。
実施例は集積回路のその他の素子形成工程と組み合わせ
て適用することができる。
て適用することができる。
以上説明したように本発明によれば、埋込領域を有しな
い新規の構造により、バイポーラトランジスタの動作速
度を向上させることができた。
い新規の構造により、バイポーラトランジスタの動作速
度を向上させることができた。
例えば、動作領域が同一寸法の場合について。
埋込領域を持つ構造の従来例と埋込領域を持たない実施
例を比較すると次のようになる。
例を比較すると次のようになる。
従来例 実施例
コレクタ抵抗（Ω）８４
コレクタ容量（ｐＦ／２００ ｕ ｍ ”） ０．１
５ ０．０５−スピード （ｐＳ）
１．２ ０．２
５ ０．０５−スピード （ｐＳ）
１．２ ０．２
第１図は本発明の一実施例を説明する一部断面を示す斜
視図。 第２図（１）〜（６）は実施例の製造工程を説明する断
面図。 第３図は従来例によるバイポーラトランジスタの断面図
である。 図において。 １はｐ−３ｔ基板。 ＩＣはチャネルカット領域。 ２はコレクタ領域でｎ−Ｓｉ エビ層。 ３は素子分離絶縁膜でＳｉ０ｇ膜。 ４はコレクタ引出領域。 釧２ρｂ膜。 ６はｐ型ベース領域。 ７は眉間絶縁膜。 ８はｎ型工逅ツタ領域。 Ｅはエミッタ電極、Ｂはベース電極。 Ｃはコレクタ電極 実拒４Ｐ１の一舟Ｆ＃面乏示す♀斗４足図第 １ 目 実羽１イクリのａＦｏｌ○色］ 第２０（イの１） 実施例の断面積 冨２配偕／）２）
視図。 第２図（１）〜（６）は実施例の製造工程を説明する断
面図。 第３図は従来例によるバイポーラトランジスタの断面図
である。 図において。 １はｐ−３ｔ基板。 ＩＣはチャネルカット領域。 ２はコレクタ領域でｎ−Ｓｉ エビ層。 ３は素子分離絶縁膜でＳｉ０ｇ膜。 ４はコレクタ引出領域。 釧２ρｂ膜。 ６はｐ型ベース領域。 ７は眉間絶縁膜。 ８はｎ型工逅ツタ領域。 Ｅはエミッタ電極、Ｂはベース電極。 Ｃはコレクタ電極 実拒４Ｐ１の一舟Ｆ＃面乏示す♀斗４足図第 １ 目 実羽１イクリのａＦｏｌ○色］ 第２０（イの１） 実施例の断面積 冨２配偕／）２）
Claims (1)
- 【特許請求の範囲】 表面に段差を持つ基板（１）上に、コレクタ領域（２）
と素子分離絶縁膜（３）とコレクタ引出領域（４）とを
有し、 コレクタ領域は段差下の基板表面に接続する一導電型半
導体層からなり、内部にその表面より順次一導電型エミ
ッタ領域（８）、反対導電型ベース領域（６）が形成さ
れており、 素子分離絶縁膜はコレクタ領域の周縁に接して段差に沿
って基板表面に形成されており、 コレクタ引出領域はコレクタ領域の側面に接して段差下
の素子分離絶縁膜上に形成された一導電型半導体層から
なることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1216301A JPH0380544A (ja) | 1989-08-23 | 1989-08-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1216301A JPH0380544A (ja) | 1989-08-23 | 1989-08-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0380544A true JPH0380544A (ja) | 1991-04-05 |
Family
ID=16686383
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1216301A Pending JPH0380544A (ja) | 1989-08-23 | 1989-08-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0380544A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100809909B1 (ko) * | 2007-03-07 | 2008-03-06 | 주식회사 케이디파워 | 도어장치 |
-
1989
- 1989-08-23 JP JP1216301A patent/JPH0380544A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100809909B1 (ko) * | 2007-03-07 | 2008-03-06 | 주식회사 케이디파워 | 도어장치 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5084402A (en) | Method of fabricating a semiconductor substrate, and semiconductor device, having thick oxide films and groove isolation | |
| US4794445A (en) | Semiconductor device | |
| JPS60117664A (ja) | バイポ−ラ半導体装置 | |
| JPH0252858B2 (ja) | ||
| JPH0380544A (ja) | 半導体装置 | |
| JP2538077B2 (ja) | 半導体装置の製造方法 | |
| JPH11204541A (ja) | 貼り合わせ基板の製造方法及び半導体装置の製造方法 | |
| KR950015012B1 (ko) | 반도체장치 및 그의 제조방법 | |
| JP2633411B2 (ja) | 半導体装置の製造方法 | |
| JPH0128507B2 (ja) | ||
| JPH02133929A (ja) | 半導体装置およびその製造方法 | |
| JPH0812866B2 (ja) | バイポーラ型半導体装置 | |
| JPH0778833A (ja) | バイポーラトランジスタとその製造方法 | |
| JPH0252859B2 (ja) | ||
| JPS62183558A (ja) | バイポ−ラトランジスタの製造方法 | |
| JP2604550B2 (ja) | 半導体装置 | |
| JPS634664A (ja) | 半導体装置の製造方法 | |
| JPH06291077A (ja) | 半導体装置及びその製造方法 | |
| JPH081927B2 (ja) | 半導体装置の基板構造の製造方法 | |
| JPH02246223A (ja) | 半導体装置の製造方法 | |
| JPH04352478A (ja) | 可変容量ダイオード | |
| JPH10150108A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP2003264272A (ja) | 光半導体集積回路装置およびその製造方法 | |
| JPS6158981B2 (ja) | ||
| JPH03109738A (ja) | 半導体装置の製造方法 |