JPH02246265A - Ｃｍｏｓ集積回路用の静電放電気からの保護回路 - Google Patents
Ｃｍｏｓ集積回路用の静電放電気からの保護回路Info
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- JPH02246265A JPH02246265A JP2023622A JP2362290A JPH02246265A JP H02246265 A JPH02246265 A JP H02246265A JP 2023622 A JP2023622 A JP 2023622A JP 2362290 A JP2362290 A JP 2362290A JP H02246265 A JPH02246265 A JP H02246265A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/811—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using FETs as protective elements
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はＣＭＯＳ集積回路に接続するアナログ基準信号
又はバイアス電圧の供給入力端子用のラッチアップ及び
静電放電気からの保護回路に関する。
又はバイアス電圧の供給入力端子用のラッチアップ及び
静電放電気からの保護回路に関する。
（従来の技術）
ＣＭＯＳ集積回路には、出力回路と人力保護回路とを備
えた寄生二極装置を設置することができる。この寄生装
置を連結すると四層装置が形成される。この場合、寄生
四層二極装置は、時には寄生ラッチ装置とも呼ばれ、Ｃ
ＭＯＳ回路と共に使用されるアナログ基準又はバイアス
電圧供給手段の入力端子に接続可能となる。
えた寄生二極装置を設置することができる。この寄生装
置を連結すると四層装置が形成される。この場合、寄生
四層二極装置は、時には寄生ラッチ装置とも呼ばれ、Ｃ
ＭＯＳ回路と共に使用されるアナログ基準又はバイアス
電圧供給手段の入力端子に接続可能となる。
寄生ラッチ装置は通常オフ状態にあり、該装置の絶対最
大定格を超えないかぎりオフ状態は続く。
大定格を超えないかぎりオフ状態は続く。
この状態において、ラッチ装置は電力供給手段の電圧レ
ール間に井常に高いインピーダンスを生じている。又、
寄生ラッチ装置をオンにするには、通常、電流をＣＭＯ
Ｓ回路の入力端子か出力端子に強制的に流し、そうする
ことによって、ＣＭＯＳ回路は静電放電あるいは電力供
給手段の限界を超えるＥＯ８と呼ばれる過渡の正電圧又
は負電圧がその入力端子か出力端子に印加されることに
より、その電流を取りこむ。寄生ラッチ装置内の正フィ
ードバック装置により電流が中断された時でも、該ラッ
チ装置はオン状態を保つように保証されている。
ール間に井常に高いインピーダンスを生じている。又、
寄生ラッチ装置をオンにするには、通常、電流をＣＭＯ
Ｓ回路の入力端子か出力端子に強制的に流し、そうする
ことによって、ＣＭＯＳ回路は静電放電あるいは電力供
給手段の限界を超えるＥＯ８と呼ばれる過渡の正電圧又
は負電圧がその入力端子か出力端子に印加されることに
より、その電流を取りこむ。寄生ラッチ装置内の正フィ
ードバック装置により電流が中断された時でも、該ラッ
チ装置はオン状態を保つように保証されている。
オン状態の寄生ラッチ装置はラッチアップされていると
言われる。このラッチアップとは、２つの電力供給レー
ル間に安定した低インピーダンス通路が形成されること
を意味する。ラッチ装置が低インピーダンス状態に切替
わると、電力供給レール間に接続されたＣＭＯＳ回路に
大電流が流れる。そして、電力抑制機構や、電力供給手
段の入力端子に過渡の正電圧や負電圧が印加されるのを
防ぐ機構がなければ、結果的に高電流が流れ、ＣＭＯＳ
回路の一部として一般に存在する相互導通ラインが蒸発
し、破壊されてしまう。従って、アナログ基準あるいは
バイアス電圧供給手段の入力端子をラッチアップやＥＳ
Ｄから守ることが大きな問題となっていた。
言われる。このラッチアップとは、２つの電力供給レー
ル間に安定した低インピーダンス通路が形成されること
を意味する。ラッチ装置が低インピーダンス状態に切替
わると、電力供給レール間に接続されたＣＭＯＳ回路に
大電流が流れる。そして、電力抑制機構や、電力供給手
段の入力端子に過渡の正電圧や負電圧が印加されるのを
防ぐ機構がなければ、結果的に高電流が流れ、ＣＭＯＳ
回路の一部として一般に存在する相互導通ラインが蒸発
し、破壊されてしまう。従って、アナログ基準あるいは
バイアス電圧供給手段の入力端子をラッチアップやＥＳ
Ｄから守ることが大きな問題となっていた。
（発明が解決しようとする課題）
アナログ基準又はバイアス電圧供給手段は、ＣＭＯ９回
路チップの一部として（チップ上に）設置してもよいし
、ＣＭＯＳ回路チップとは別に（チップから離して）設
置することもできるが、電力供給手段のフィルターに必
要とされるコンデンサは非常に大きく、チップ上に載置
できないのでチップを取除く必要がある。その上、電力
供給手段のフィルターには外部コンデンサを使用するの
で、電力供給手段の入力端子と直列に接続される抵抗は
小さくしなければならない。さもなければ、コンデンサ
のフィルター効果に悪影響があられれる。
路チップの一部として（チップ上に）設置してもよいし
、ＣＭＯＳ回路チップとは別に（チップから離して）設
置することもできるが、電力供給手段のフィルターに必
要とされるコンデンサは非常に大きく、チップ上に載置
できないのでチップを取除く必要がある。その上、電力
供給手段のフィルターには外部コンデンサを使用するの
で、電力供給手段の入力端子と直列に接続される抵抗は
小さくしなければならない。さもなければ、コンデンサ
のフィルター効果に悪影響があられれる。
アナログ基準又はバイアス電圧供給手段の入力端子をラ
ッチアップや高電圧過渡電流（ＥＳＤ）から守るために
使用される従来の回路においては、入力端子とコンデン
サに直列に接続されたレジスタが利用されていた。しか
し、本発明では、このレジスタを削除して、実質上抵抗
を全く備えていない回路を使っている。従って、本発明
によれば、電力供給手段フィルターのコンデンサが原因
となるフィルター効果への悪影響が排除される。
ッチアップや高電圧過渡電流（ＥＳＤ）から守るために
使用される従来の回路においては、入力端子とコンデン
サに直列に接続されたレジスタが利用されていた。しか
し、本発明では、このレジスタを削除して、実質上抵抗
を全く備えていない回路を使っている。従って、本発明
によれば、電力供給手段フィルターのコンデンサが原因
となるフィルター効果への悪影響が排除される。
ＣＭＯＳ集積回路において、ラッチアップやＥＳＤから
の保護用回路に使用されるレジスタは製造が困難であり
、従ってコスト高に結がっていた。
の保護用回路に使用されるレジスタは製造が困難であり
、従ってコスト高に結がっていた。
しかるに、本発明ではこのレジスタの使用を完全に控え
、コストの低下を図るものである。
、コストの低下を図るものである。
更に、従来のラッチアップ及びＥＳＤ保護回路の設計者
は、保護回路が接続されるＣＭＯＳ回路の内部回路ノー
ドについての知識やアレンジが要求されていたが、しか
し、本発明ではそのような知識やアレンジは必要とされ
ず、それにもかかわらず、ＥＳＤやラッチアップから回
路を守ることができる。なぜなら、本発明の回路は、Ｃ
ＭＯＳ回路とは独立したものであり、従って、ＣＭＯＳ
回路は最適・最善に設計可能となり、ラッチアップの影
響の回避を断念する必要もなくなる。というのは、電力
供給手段の入力端子に過渡の正電圧や負電圧が印加され
発生するラッチアップなるものが全くひきおこされない
からである。
は、保護回路が接続されるＣＭＯＳ回路の内部回路ノー
ドについての知識やアレンジが要求されていたが、しか
し、本発明ではそのような知識やアレンジは必要とされ
ず、それにもかかわらず、ＥＳＤやラッチアップから回
路を守ることができる。なぜなら、本発明の回路は、Ｃ
ＭＯＳ回路とは独立したものであり、従って、ＣＭＯＳ
回路は最適・最善に設計可能となり、ラッチアップの影
響の回避を断念する必要もなくなる。というのは、電力
供給手段の入力端子に過渡の正電圧や負電圧が印加され
発生するラッチアップなるものが全くひきおこされない
からである。
（課題を解決するための手段）
本発明の一実施例によれば、電力供給手段の電力供給入
力端子と、寄生ラッチ装置を備えたＣＭＯＳ集積回路の
電力端子との間の接続を守る回路が提供される。この保
護回路は少なくとも１つの電界効果トランジスタから構
成される。トランジスタのソース−ドレイン回路は、電
力供給入力端子とＣＭＯＳ回路の電力端子間に接続され
る。又、該トランジスタのゲートは電圧供給端子に接続
される。この電圧供給端子の極性は、上記電界効果トラ
ンジスタがｎチャンネル型のときは正であり、Ｐチャン
ネル型のときは負になっている。入力端子と電力端子と
の間に通常の電流供給がなされている間は、ソース−ド
レイン回路はバイアス化されている。電圧供給端子と同
一の極性方向にある入力端子に生じる極端に高い過大電
圧にあり、トランジスタはバイアス化され、非導通状態
になり、よって、ＣＭＯＳ集積回路は過電圧による電流
から保護される。
力端子と、寄生ラッチ装置を備えたＣＭＯＳ集積回路の
電力端子との間の接続を守る回路が提供される。この保
護回路は少なくとも１つの電界効果トランジスタから構
成される。トランジスタのソース−ドレイン回路は、電
力供給入力端子とＣＭＯＳ回路の電力端子間に接続され
る。又、該トランジスタのゲートは電圧供給端子に接続
される。この電圧供給端子の極性は、上記電界効果トラ
ンジスタがｎチャンネル型のときは正であり、Ｐチャン
ネル型のときは負になっている。入力端子と電力端子と
の間に通常の電流供給がなされている間は、ソース−ド
レイン回路はバイアス化されている。電圧供給端子と同
一の極性方向にある入力端子に生じる極端に高い過大電
圧にあり、トランジスタはバイアス化され、非導通状態
になり、よって、ＣＭＯＳ集積回路は過電圧による電流
から保護される。
もう一つの実施例において、アナログ基準又はバイアス
電圧供給手段の入力端子のためのラッチアップ並びにＥ
ＳＤ保護回路が提供される。該保護回路は電力供給手段
の入力端子とＣＭＯＳ集積回路の電力端子との間に接続
される。又、該保護回路はｎチャンネル型電界効果第一
トランジスタとＰチャンネル型電界効果第二トランジス
タとで構成される。上記ｎチャンネル型トランジスタの
ソースとドレインはＰチャンネル型トランジスタのソー
スとドレインに直列に接続する。そして、ｎチャンネル
型トランジスタのゲートは正電圧供給手段に接続し、Ｐ
チャンネル型トランジスタのゲートは負電圧供給手段に
接続されている。第二トランジスタと非接続の上記第一
トランジスタのドレインあるいはソースは、電力供給入
力端子に接続され、第一トランジスタに非接続の上記第
二トランジスタのソースあるいはドレインはＣＭＯＳ回
路の電力端子に接続されている。
電圧供給手段の入力端子のためのラッチアップ並びにＥ
ＳＤ保護回路が提供される。該保護回路は電力供給手段
の入力端子とＣＭＯＳ集積回路の電力端子との間に接続
される。又、該保護回路はｎチャンネル型電界効果第一
トランジスタとＰチャンネル型電界効果第二トランジス
タとで構成される。上記ｎチャンネル型トランジスタの
ソースとドレインはＰチャンネル型トランジスタのソー
スとドレインに直列に接続する。そして、ｎチャンネル
型トランジスタのゲートは正電圧供給手段に接続し、Ｐ
チャンネル型トランジスタのゲートは負電圧供給手段に
接続されている。第二トランジスタと非接続の上記第一
トランジスタのドレインあるいはソースは、電力供給入
力端子に接続され、第一トランジスタに非接続の上記第
二トランジスタのソースあるいはドレインはＣＭＯＳ回
路の電力端子に接続されている。
（実施例）
以下、本発明の実施例について、添付図面を参照しなが
ら説明する。
ら説明する。
第１図は、ラッチアップ並びにＥＳＤ保護用の周知回路
の概略図であるが、該回路は基準あるいはバイアス電圧
供給手段の入力端子２と、寄生ラッチ装置を有するＣＭ
ＯＳ回路の電力端子に接続される出力端子３とに直列接
続したレジスタ１を備えている。該回路はラッチアップ
から保護される必要がある。ダイオード４の陽極は上記
入力端子２に接続され、ダイオード４の陰極は正電圧端
子Ｖｄｄ（５ボルトが典型的）に接続されている。又、
ダイオード５の陰極は入力端子２に接続され、その陽極
は接地されている（負電圧Ｖ ａｓ）。
の概略図であるが、該回路は基準あるいはバイアス電圧
供給手段の入力端子２と、寄生ラッチ装置を有するＣＭ
ＯＳ回路の電力端子に接続される出力端子３とに直列接
続したレジスタ１を備えている。該回路はラッチアップ
から保護される必要がある。ダイオード４の陽極は上記
入力端子２に接続され、ダイオード４の陰極は正電圧端
子Ｖｄｄ（５ボルトが典型的）に接続されている。又、
ダイオード５の陰極は入力端子２に接続され、その陽極
は接地されている（負電圧Ｖ ａｓ）。
入力端子２を過渡の正電圧や負電圧（ＥＳＤ）から保護
するために、ダイオード４と５は、それぞれ端子２とＶ
ｄｄ、端子２とＶｓｇに接続されている。
するために、ダイオード４と５は、それぞれ端子２とＶ
ｄｄ、端子２とＶｓｇに接続されている。
このダイオードの目的は、入力端子２に存在する電圧が
供給電圧Ｖｄｄより、１ダイオ一ド電圧降下分以上超過
したり、あるいは接地電圧Ｖｓｓより１ダイオ一ド電圧
降下分以上低下することを防止するためにある。
供給電圧Ｖｄｄより、１ダイオ一ド電圧降下分以上超過
したり、あるいは接地電圧Ｖｓｓより１ダイオ一ド電圧
降下分以上低下することを防止するためにある。
通常の環境下では、ダイオード４と５は逆バイアスされ
ている。しかし、過渡の正電圧が端子２にあられれると
、ダイオード４は順方向バイアスされ、入力電流を供給
電圧Ｖｄｄに迂回させる。反対に、過渡の負電圧が端子
２に加わると、ダイオード５が順方向バイアスされ、供
給端子Ｖｓｓから端子２への導通路を形成する。ダイオ
ード４と５が上記限度以上の入力電圧に対して、電力供
給端子ＶｄｄとＶｓｓとにそれぞれ低抵抗路を与え、よ
って入力端子２を保護している間は、レジスタを流れる
入力電流は実質上Ｏである。入力端子２から引き出せる
最大電流が扱えるダイオードを選ばなければならない。
ている。しかし、過渡の正電圧が端子２にあられれると
、ダイオード４は順方向バイアスされ、入力電流を供給
電圧Ｖｄｄに迂回させる。反対に、過渡の負電圧が端子
２に加わると、ダイオード５が順方向バイアスされ、供
給端子Ｖｓｓから端子２への導通路を形成する。ダイオ
ード４と５が上記限度以上の入力電圧に対して、電力供
給端子ＶｄｄとＶｓｓとにそれぞれ低抵抗路を与え、よ
って入力端子２を保護している間は、レジスタを流れる
入力電流は実質上Ｏである。入力端子２から引き出せる
最大電流が扱えるダイオードを選ばなければならない。
ラッチアップの発生を抑えるために、レジスタｌは電力
供給入力端子２と出力端子３とに直列に接続されている
。該レジスタは電流制御機構として働き、過渡の電流が
端子２・３間に流れるのを転じる。つまり、過渡の電流
は端子２及び３内のより抵抗の少ない通路、言い換えれ
ばＶｄｄあるいはＶｓｓに方向転換される。レジスタ１
には適当な抵抗値を与え、過渡の電流が端子２・３間に
流れないように十分な電流を転換する必要がある。この
ように、ＣＭＯＳ集積回路にレジスタｌを形成すること
は困難でもあり、高価でもあった。
供給入力端子２と出力端子３とに直列に接続されている
。該レジスタは電流制御機構として働き、過渡の電流が
端子２・３間に流れるのを転じる。つまり、過渡の電流
は端子２及び３内のより抵抗の少ない通路、言い換えれ
ばＶｄｄあるいはＶｓｓに方向転換される。レジスタ１
には適当な抵抗値を与え、過渡の電流が端子２・３間に
流れないように十分な電流を転換する必要がある。この
ように、ＣＭＯＳ集積回路にレジスタｌを形成すること
は困難でもあり、高価でもあった。
その上、端子３に接続されている集積回路においては、
ラッチアップに感応する各内部ノードは一条の不純物拡
散片又はガードリングで周囲を保護する必要があった。
ラッチアップに感応する各内部ノードは一条の不純物拡
散片又はガードリングで周囲を保護する必要があった。
これは従来、ガードバンドとして知られている。ｎチャ
ンネル型装置はＰ＋をドープした拡散リングで保護され
、Ｐチャンネル型装置はれ＋をドープした拡散リングで
包囲保護されている。これらの拡散リングは非常に多量
にドープした領域であり、種類の異なる素子間に疑似電
界効果チャンネル型あるいは二極型の漏れ電流が導通す
るのを防止する役目がある。それでなければ、不要な漏
れ電流が生じ、ラッチアップをひきおこしかねない。
ンネル型装置はＰ＋をドープした拡散リングで保護され
、Ｐチャンネル型装置はれ＋をドープした拡散リングで
包囲保護されている。これらの拡散リングは非常に多量
にドープした領域であり、種類の異なる素子間に疑似電
界効果チャンネル型あるいは二極型の漏れ電流が導通す
るのを防止する役目がある。それでなければ、不要な漏
れ電流が生じ、ラッチアップをひきおこしかねない。
本発明の一実施例によれば、第２図に示す如く、３つの
電界効果トランジスタが使用され、ラッチアップ及びＥ
ＳＤを防止している。ｎチャンネル型電界効果トランジ
スタ１１はソースとドレインが、Ｐチャンネル型電界効
果トランジスタ１２のソースとドレインに直列に接続さ
れている。トランジスタ！！のソース側はアナログ基準
又はバイアス電圧供給入力端子２に接続されている。そ
して、トランジスタ１１のドレイン側は、トランジスタ
１２のソース側に接続されている。又、トランジスタ１
２のドレインは出力端子３に接続され、トランジスタ１
１のゲートはＶｄｄに、トランジスタ１２のゲートはＶ
ｓａに各々接続されている。バイパス用のｎチャンネル
型トランジスタ１３のドレインは電力供給入力端子２に
接続され、そのゲートとソースはＶｓｓに接続されてい
る。
電界効果トランジスタが使用され、ラッチアップ及びＥ
ＳＤを防止している。ｎチャンネル型電界効果トランジ
スタ１１はソースとドレインが、Ｐチャンネル型電界効
果トランジスタ１２のソースとドレインに直列に接続さ
れている。トランジスタ！！のソース側はアナログ基準
又はバイアス電圧供給入力端子２に接続されている。そ
して、トランジスタ１１のドレイン側は、トランジスタ
１２のソース側に接続されている。又、トランジスタ１
２のドレインは出力端子３に接続され、トランジスタ１
１のゲートはＶｄｄに、トランジスタ１２のゲートはＶ
ｓａに各々接続されている。バイパス用のｎチャンネル
型トランジスタ１３のドレインは電力供給入力端子２に
接続され、そのゲートとソースはＶｓｓに接続されてい
る。
動作においては、論理的にはトランジスタ１１と１２の
両ゲートはオン状態で、トランジスタ１３のゲートはオ
フとなっている。従って、通常の電力供給状況にあって
は、入力端子２と出力端子３との間に電流が流れる。こ
の結果、トランジスタ１２のソース−ドレイン閾値電圧
と、Ｖｄｄからトランジスタ！ｌのゲート−ソース閾値
電圧を差し引いた範囲内の電圧が出力端子３に存在する
。
両ゲートはオン状態で、トランジスタ１３のゲートはオ
フとなっている。従って、通常の電力供給状況にあって
は、入力端子２と出力端子３との間に電流が流れる。こ
の結果、トランジスタ１２のソース−ドレイン閾値電圧
と、Ｖｄｄからトランジスタ！ｌのゲート−ソース閾値
電圧を差し引いた範囲内の電圧が出力端子３に存在する
。
トランジスタ１１と１２のドレイン−ソースへのチャン
ネル抵抗は適切に選択され、アナログ基準信号はバイア
ス電圧供給のための適切な入力抵抗を与える。
ネル抵抗は適切に選択され、アナログ基準信号はバイア
ス電圧供給のための適切な入力抵抗を与える。
入力端子２に過大な電圧がかかると、端子３に接続する
集積回路に正のラッチアップをひきおこす可能性がある
と共に、トランジスタ１１のソース電圧がゲート電圧を
上回るので、ドレインとソース間の電流の流れは停止し
、トランジスタは効果的に遮断される。一方、入力端子
２に過少な電圧がかかると、端子３に接続する集積回路
に負のラッチアップ状態をもたらすと共に、トランジス
タ１２の動作を停止させ、そのソースとドレイン間の電
流の流れを中断する。これはトランジスタ１２のソース
電圧がゲート電圧に比して負となるからである。この結
果、過大電圧と過少電圧に伴う過渡の電流は、これらト
ランジスタ１１と１２を通過できず、入力端子２に接続
する回路は保護されることになる。
集積回路に正のラッチアップをひきおこす可能性がある
と共に、トランジスタ１１のソース電圧がゲート電圧を
上回るので、ドレインとソース間の電流の流れは停止し
、トランジスタは効果的に遮断される。一方、入力端子
２に過少な電圧がかかると、端子３に接続する集積回路
に負のラッチアップ状態をもたらすと共に、トランジス
タ１２の動作を停止させ、そのソースとドレイン間の電
流の流れを中断する。これはトランジスタ１２のソース
電圧がゲート電圧に比して負となるからである。この結
果、過大電圧と過少電圧に伴う過渡の電流は、これらト
ランジスタ１１と１２を通過できず、入力端子２に接続
する回路は保護されることになる。
端子２と３との間に接続される保護回路に耐ラツチアツ
プ性を付与するために、トランジスタｉｔと１２はガー
ドバンドで包囲保護する必要がある。
プ性を付与するために、トランジスタｉｔと１２はガー
ドバンドで包囲保護する必要がある。
しかし、前述した通り、この場合ＣＭＯＳ集積回路の内
部ノードにアレンジを加える必要はない。
部ノードにアレンジを加える必要はない。
ＥＳＤからの保護はトランジスタ２と１３によって実現
される。トランジスタＩ３の破壊電圧はｌＯボルトを超
えないのが典型であるので、過渡電圧に併う電流に対し
て低抵抗電流導通路が形成されることとなる。トランジ
スタ１３はＶｄｄに直接に接続されているので、生成エ
ネルギーの大部分を通す。トランジスタ１１あるいは１
２は非導通であるので、ＥＳＤ過渡現象に起因する残存
エネルギーはすべて、該トランジスタ１１又は１２に固
有の二極装置を通過する。そして、該トランジスタ１１
又は１２は、バイパストランジスタ１３からの電流に対
しては非常に高い抵抗を示す。この種の構成はＥＳＤの
保護に非常に有効である。
される。トランジスタＩ３の破壊電圧はｌＯボルトを超
えないのが典型であるので、過渡電圧に併う電流に対し
て低抵抗電流導通路が形成されることとなる。トランジ
スタ１３はＶｄｄに直接に接続されているので、生成エ
ネルギーの大部分を通す。トランジスタ１１あるいは１
２は非導通であるので、ＥＳＤ過渡現象に起因する残存
エネルギーはすべて、該トランジスタ１１又は１２に固
有の二極装置を通過する。そして、該トランジスタ１１
又は１２は、バイパストランジスタ１３からの電流に対
しては非常に高い抵抗を示す。この種の構成はＥＳＤの
保護に非常に有効である。
第３図に本発明の今一つの実施例を示す。第３図の回路
は第２図と同様であるが、トランジスタ１３が省略され
でいる。トランジスタ１１と１２は、既述の通り、ＥＳ
Ｄの過渡電流が人力すると開路するので、トランジスタ
１３が省略されてもＥＳＤ保護に必要なレベルは得られ
る。この場合、トランジスタ１１と１２の基板が、この
とき発生する電流を吸収する。
は第２図と同様であるが、トランジスタ１３が省略され
でいる。トランジスタ１１と１２は、既述の通り、ＥＳ
Ｄの過渡電流が人力すると開路するので、トランジスタ
１３が省略されてもＥＳＤ保護に必要なレベルは得られ
る。この場合、トランジスタ１１と１２の基板が、この
とき発生する電流を吸収する。
更に、もう一つの実施例によれば、第４図に示すごとく
、トランジスタ１２が第２図の構成から省かれている。
、トランジスタ１２が第２図の構成から省かれている。
この実施例において、正の過大電圧によって遮断される
時、正方向でのラッチアップは、高インピーダンスを示
すトランジスタ１１によって回避される。負方向でのラ
ッチアップの可能性は残るが、正方向でのラッチアップ
の可能性は失くなる。又、トランジスタ１２の削除によ
り、トランジスタ１２のソース−ゲート閾値電圧からＶ
ｓｓへの装置の低電圧域が増大する。
時、正方向でのラッチアップは、高インピーダンスを示
すトランジスタ１１によって回避される。負方向でのラ
ッチアップの可能性は残るが、正方向でのラッチアップ
の可能性は失くなる。又、トランジスタ１２の削除によ
り、トランジスタ１２のソース−ゲート閾値電圧からＶ
ｓｓへの装置の低電圧域が増大する。
あるいは、第５図に図示される通り、第２図の実施例か
らトランジスタ１１を削除することもできる。この場合
、負の過大電圧方向でのラッチアップは、負の過大電圧
により遮断された時、開回路を提供するトランジスタ１
２により回避できる。
らトランジスタ１１を削除することもできる。この場合
、負の過大電圧方向でのラッチアップは、負の過大電圧
により遮断された時、開回路を提供するトランジスタ１
２により回避できる。
正の過大電圧方向でのラッチアップの可能性は残るが、
負の過大電圧方向でのラッチアップの可能性は除かれる
。トランジスタｉｔの省略により、Ｖｄｄがトランジス
タ１１のゲート−ソース閾値電圧をひいた値から、Ｖｄ
ｄへの装置の高電圧域が増大する。
負の過大電圧方向でのラッチアップの可能性は除かれる
。トランジスタｉｔの省略により、Ｖｄｄがトランジス
タ１１のゲート−ソース閾値電圧をひいた値から、Ｖｄ
ｄへの装置の高電圧域が増大する。
（発明の効果）
以上の通り、本発明実施例によれば、電圧供給入力端子
２と出力端子３との間の直列抵抗は極めて小さく（実質
的には削除）できる利点がある。なぜなら、この抵抗は
、電界効果トランジスタ１１゜１２の片方あるいは両方
のソース−ドレインチャンネル型抵抗のみで成り立って
いるからであり、端子２に接続される電力供給手段は端
子２か３に並列に接続するコンデンサによってフィルタ
ーする必要があるので、上記のような小さい抵抗は、こ
のコンデンサが原因のフィルター効果の減少を最小限に
抑える効果がある。
２と出力端子３との間の直列抵抗は極めて小さく（実質
的には削除）できる利点がある。なぜなら、この抵抗は
、電界効果トランジスタ１１゜１２の片方あるいは両方
のソース−ドレインチャンネル型抵抗のみで成り立って
いるからであり、端子２に接続される電力供給手段は端
子２か３に並列に接続するコンデンサによってフィルタ
ーする必要があるので、上記のような小さい抵抗は、こ
のコンデンサが原因のフィルター効果の減少を最小限に
抑える効果がある。
又、本発明の実施例によれば、ラッチアップ保護回路素
子をすべて保護回路内に納めることができ、従って、端
子３に接続するＣＭＯＳ集積回路において、ラッチアッ
プ保護のために内部感応ノードに接続されるトランジス
タをガードバンドで保護する必要のあった従来例の欠点
を解決できる。
子をすべて保護回路内に納めることができ、従って、端
子３に接続するＣＭＯＳ集積回路において、ラッチアッ
プ保護のために内部感応ノードに接続されるトランジス
タをガードバンドで保護する必要のあった従来例の欠点
を解決できる。
第１図はアナログ基準又はバイアス電圧供給手段の入力
端子のラッチアップ及びＥＳＤからの保護に用いられる
従来回路の回路図、 第２図はアナログ基準又はバイアス電圧供給手段の入力
端子のラッチアップ及びＥＳＤからの保護に用いられる
本発明の一実施例による回路の回路図１ ．５、第３図は本発明のラッチアップ及び減少ＥＳＤ保
護用回路の回路図、 第４図は本発明の過大電圧保護用回路の回路図、第５図
は本発明の過少電圧保護用回路の回路図である。 ２ ・・・電力供給入力端子 ３ ・・・出力端子 １１．１２ ・・・電界効果トランジスタ１３ ・・・
バイパス電界効果トランジスタＶｄｄ・・・正の電圧供
給端子 Ｖｓｓ・・・負の電圧供給端子 特許出願人 マイチル・コーポレーション代 理 人弁
理士 青 山 葆 ほか１名第１図 第４図 第２図 第５図 第３図
端子のラッチアップ及びＥＳＤからの保護に用いられる
従来回路の回路図、 第２図はアナログ基準又はバイアス電圧供給手段の入力
端子のラッチアップ及びＥＳＤからの保護に用いられる
本発明の一実施例による回路の回路図１ ．５、第３図は本発明のラッチアップ及び減少ＥＳＤ保
護用回路の回路図、 第４図は本発明の過大電圧保護用回路の回路図、第５図
は本発明の過少電圧保護用回路の回路図である。 ２ ・・・電力供給入力端子 ３ ・・・出力端子 １１．１２ ・・・電界効果トランジスタ１３ ・・・
バイパス電界効果トランジスタＶｄｄ・・・正の電圧供
給端子 Ｖｓｓ・・・負の電圧供給端子 特許出願人 マイチル・コーポレーション代 理 人弁
理士 青 山 葆 ほか１名第１図 第４図 第２図 第５図 第３図
Claims (7)
- （１）電力供給手段の入力端子と、寄生ラッチ装置を有
するＣＭＯＳ集積回路の電力端子間の接続を保護するた
めの回路であって、少なくとも１つの第一の電界効果ト
ランジスタから成り、該第一のトランジスタのソース−
ドレイン回路は上記入力端子と電力端子間に接続される
と共に、そのゲートは電圧供給端子に接続され、該電圧
供給端子の極性は上記第一の電界効果トランジスタがｎ
チャンネル型のとき正である一方、Ｐチャンネル型のと
きは負であるように構成し、前記入力端子から電力端子
へ電流が通常に供給されている時は該第一の電界効果ト
ランジスタのソース−ドレイン回路が導通状態となる一
方、電圧供給端子と同極性にある上記入力端子に極端に
高い過渡の電圧極性があられれると、上記該第一の電界
効果トランジスタは非導通状態になり、過大電圧を起因
とする電流からＣＭＯＳ回路を保護することを特徴とす
るＣＭＯＳ集積回路用の静電放電気からの保護回路。 - （２）請求項第（１）項に記載の保護回路であって、更
に前記電界効果トランジスタと反対のチャンネル型の第
二の電界効果トランジスタを設け、そのソース−ドレイ
ン回路を前記第一の電界効果トランジスタのソース−ド
レイン回路と直列に接続すると共に、そのゲートを上記
第一電界効果トランジスタの電圧供給端子と反対の極性
をもつ電圧供給端子に接続することを特徴とするＣＭＯ
Ｓ集積回路用の静電放電気からの保護回路。 - （３）請求項第（１）項あるいは第（２）項記載の保護
回路であって、更にバイパス電界効果トランジスタを設
け、そのソースとドレインは前記入力端子と電圧供給端
子間に接続すると共に、そのゲートはソースに接続し、
該バイパス電界効果トランジスタと接続する電力供給端
子の極性は、該バイパス電界効果トランジスタがｎチャ
ンネル型の場合は負である一方、Ｐチャンネル型の場合
は正であるように構成したことを特徴とするＣＭＯＳ集
積回路用の静電放電気からの保護回路。 - （４）請求項第（２）項に記載の保護回路であって、更
にバイパス電界効果トランジスタとガードバンドを設け
、該バイパス電界効果トランジスタのソースとドレイン
は前記入力端子と電圧供給端子間に接続すると共に、そ
のゲートはソースに接続し、該バイパス電界効果トラン
ジスタと接続する電力供給端子の極性は該バイパス電界
効果トランジスタがｎチャンネル型の場合は負である一
方、Ｐチャンネル型の場合は正であるように構成し、更
に該ガードバンドは上記第一及び第二電界効果トランジ
スタのそれぞれを保護して、第一及び第二電界効果トラ
ンジスタを流れ得る漏れ電流を防止するよう構成したこ
とを特徴とするＣＭＯＳ集積回路用の静電放電気からの
保護回路。 - （５）ＣＭＯＳ集積回路と電圧供給入力間に接続するア
ナログ基準信号又はバイアス電圧供給手段のためのラッ
チアップ及び静電放電気からの保護手段であって、ｎチ
ャンネル型の第一の電界効果トランジスタとＰチャンネ
ル型の第二の電界効果トランジスタとから構成され、上
記ｎチャンネル型の第一の電界効果トランジスタのソー
スとドレインは上記Ｐチャンネル型の第二の電界効果ト
ランジスタのソースとドレインに直列に接続されると共
に、上記ｎチャンネル型の第一の電界効果トランジスタ
のゲートは正の電圧供給端子に接続する一方、上記Ｐチ
ャンネル型の第二の電界効果トランジスタのゲートは負
の電圧供給端子に接続し、更には一方の電界効果トラン
ジスタのドレインもしくはソースであって他方の電界効
果トランジスタに接続していない方は上記電圧入力端子
に接続すると共に、上記他方の電界効果トランジスタの
ドレインもしくはソースであって該一方の電界効果トラ
ンジスタに接続していない方を上記ＣＭＯＳ回路に接続
して構成したことを特徴とするＣＭＯＳ集積回路用の静
電放電気からの保護回路。 - （６）請求項第（５）項に記載の保護回路であって更に
ｎチャンネル型の第三の電界効果トランジスタを設け、
該第三の電界効果トランジスタのソースとゲートは共に
負の電圧供給端子に接続する一方、該第三の電界効果ト
ランジスタのドレインは前記電圧入力端子に接続するこ
とを特徴とするＣＭＯＳ集積回路用の静電放電気からの
保護回路。 - （７）請求項第（５）項あるいは第（６）項記載の保護
回路であって、更にガードバンドを設け、前記第一及び
第二の各電界効果トランジスタを包囲保護して、漏れ電
流が第一あるいは第二トランジスタを通過するのを防止
するよう構成したことを特徴とするＣＭＯＳ集積回路用
の静電放電気からの保護回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CA589,834 | 1989-02-01 | ||
| CA000589834A CA1314946C (en) | 1989-02-01 | 1989-02-01 | Protection of analog reference and bias voltage inputs |
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| Publication Number | Publication Date |
|---|---|
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| JP2549741B2 JP2549741B2 (ja) | 1996-10-30 |
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ID=4139555
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|---|---|---|---|
| JP2023622A Expired - Fee Related JP2549741B2 (ja) | 1989-02-01 | 1990-01-31 | Ｃｍｏｓ集積回路用の静電放電気からの保護回路 |
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|---|---|
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| JP (1) | JP2549741B2 (ja) |
| CA (1) | CA1314946C (ja) |
| GB (1) | GB2227898B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6812766B2 (en) | 2001-05-22 | 2004-11-02 | Matsushita Electric Industrial Co., Ltd. | Input/output circuit of semiconductor integrated circuit |
| JP2007139664A (ja) * | 2005-11-21 | 2007-06-07 | Nec Electronics Corp | 電池電圧監視装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2676870B1 (fr) * | 1991-05-24 | 1994-12-23 | Sgs Thomson Microelectronics | Structure de protection dans un circuit cmos contre le verrouillage. |
| US5301084A (en) * | 1991-08-21 | 1994-04-05 | National Semiconductor Corporation | Electrostatic discharge protection for CMOS integrated circuits |
| US5731945A (en) * | 1995-02-22 | 1998-03-24 | International Business Machines Corporation | Multichip semiconductor structures with consolidated circuitry and programmable ESD protection for input/output nodes |
| US5745323A (en) * | 1995-06-30 | 1998-04-28 | Analog Devices, Inc. | Electrostatic discharge protection circuit for protecting CMOS transistors on integrated circuit processes |
| US5751525A (en) * | 1996-01-05 | 1998-05-12 | Analog Devices, Inc. | EOS/ESD Protection circuit for an integrated circuit with operating/test voltages exceeding power supply rail voltages |
| TW307913B (en) * | 1996-04-24 | 1997-06-11 | Winbond Electronics Corp | Protection circuit of CMOS integrated circuit |
| US5917689A (en) * | 1996-09-12 | 1999-06-29 | Analog Devices, Inc. | General purpose EOS/ESD protection circuit for bipolar-CMOS and CMOS integrated circuits |
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-
1989
- 1989-02-01 CA CA000589834A patent/CA1314946C/en not_active Expired - Fee Related
- 1989-12-28 US US07/458,295 patent/US5218506A/en not_active Expired - Lifetime
-
1990
- 1990-01-05 GB GB9000227A patent/GB2227898B/en not_active Expired - Fee Related
- 1990-01-31 JP JP2023622A patent/JP2549741B2/ja not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| CA1314946C (en) | 1993-03-23 |
| GB2227898A (en) | 1990-08-08 |
| US5218506A (en) | 1993-06-08 |
| JP2549741B2 (ja) | 1996-10-30 |
| GB9000227D0 (en) | 1990-03-07 |
| GB2227898B (en) | 1993-02-24 |
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