JPS61263255A - 半導体装置のサ−ジ保護回路 - Google Patents
半導体装置のサ−ジ保護回路Info
- Publication number
- JPS61263255A JPS61263255A JP60105167A JP10516785A JPS61263255A JP S61263255 A JPS61263255 A JP S61263255A JP 60105167 A JP60105167 A JP 60105167A JP 10516785 A JP10516785 A JP 10516785A JP S61263255 A JPS61263255 A JP S61263255A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- surge
- semiconductor device
- field effect
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置に加わるサージより、半導体装置
を保護することを目的とした回路、いわゆる半導体装置
のサージ保護回路に関するものである。
を保護することを目的とした回路、いわゆる半導体装置
のサージ保護回路に関するものである。
従来の技術
従来、この種のサージ保護回路は、第３図に示すような
構成であった。３１はサージ保護用のＮ−ｃｈＭＯ３型
電界効果トランジスタで、３２はサージ保護される部分
である。第３図の従来例では、トランジスタ３１のドレ
イン全保護される部分、たとえば半導体装置の入力端子
に、ソースを低電位電源、たとえば接地点に、また、ゲ
ート１ソースに接続することにより、通常は導通してい
ないが、ドレイン降服電圧を超えるサージが加わった時
に導通する。
構成であった。３１はサージ保護用のＮ−ｃｈＭＯ３型
電界効果トランジスタで、３２はサージ保護される部分
である。第３図の従来例では、トランジスタ３１のドレ
イン全保護される部分、たとえば半導体装置の入力端子
に、ソースを低電位電源、たとえば接地点に、また、ゲ
ート１ソースに接続することにより、通常は導通してい
ないが、ドレイン降服電圧を超えるサージが加わった時
に導通する。
発明が解決しようとする問題点
第３図のような従来の構成では、経路を保護するための
トランジスタ３１のゲートと、ドレインとの電位差が大
きくなるために、同トランジスタ３１のゲートが破壊さ
れることがあった。本発明はこのような問題点を解決す
るもので、トランジスタ３１のゲートとドレインとの間
の電位差を小さくすること全目的とした回路である。
トランジスタ３１のゲートと、ドレインとの電位差が大
きくなるために、同トランジスタ３１のゲートが破壊さ
れることがあった。本発明はこのような問題点を解決す
るもので、トランジスタ３１のゲートとドレインとの間
の電位差を小さくすること全目的とした回路である。
問題点を解決するための手段
この問題点を解決するために、本発明では、す−ジに対
して、保護トランジスタを直列に複数個接続した構成に
したものである。
して、保護トランジスタを直列に複数個接続した構成に
したものである。
作用
この構成によりサージ電圧は、複数個の保護トランジス
タに分割されるため、１個の保護トランジスタに加わる
電圧は低くなり、保護トランジスタの破壊耐圧を高くす
ることが可能である。
タに分割されるため、１個の保護トランジスタに加わる
電圧は低くなり、保護トランジスタの破壊耐圧を高くす
ることが可能である。
実施例
第１図は本発明の一実施例回路図であり、第１図におい
て、１１．１３はそれぞれ、サージ保護用ＭＯＳ型Ｎ−
ａｈ電界効果トランジスタ、１２は保護される部分であ
る。第１図の例では、トランジスタ１１のゲート・ドレ
イン間電圧はトランジスタ１３と分割されるために第３
図のトランジスタ３１に比べて低くなる。第２図には、
本発明の他の一実施例回路図を示す。２１．２３は、サ
ージ保護用ＭＯ３型Ｎ−ｃｈ電界効果トランジスタ、２
２は保護される部分で、２４はトランジスタ２１のゲー
トヲある程度固定するための抵抗である。第２図の例は
第３図のトランジスタ３１のゲート電位が不定となるの
に対して、ゲート電位全固定しようとした場合の例であ
る。第２図のトランジスタ２１は、ゲート電位が抵抗２
４全通して固定されている。しかし、抵抗２４は高抵抗
であるため、保護される部分２２にサージ電圧が加わっ
た場合、寄生容量やリークによりトランジスタ２１のゲ
ート電位も上昇するため、第３図のトランジスタ３１に
比べてトランジスタ２１のゲート・１７４７間電圧は小
さくなる。
て、１１．１３はそれぞれ、サージ保護用ＭＯＳ型Ｎ−
ａｈ電界効果トランジスタ、１２は保護される部分であ
る。第１図の例では、トランジスタ１１のゲート・ドレ
イン間電圧はトランジスタ１３と分割されるために第３
図のトランジスタ３１に比べて低くなる。第２図には、
本発明の他の一実施例回路図を示す。２１．２３は、サ
ージ保護用ＭＯ３型Ｎ−ｃｈ電界効果トランジスタ、２
２は保護される部分で、２４はトランジスタ２１のゲー
トヲある程度固定するための抵抗である。第２図の例は
第３図のトランジスタ３１のゲート電位が不定となるの
に対して、ゲート電位全固定しようとした場合の例であ
る。第２図のトランジスタ２１は、ゲート電位が抵抗２
４全通して固定されている。しかし、抵抗２４は高抵抗
であるため、保護される部分２２にサージ電圧が加わっ
た場合、寄生容量やリークによりトランジスタ２１のゲ
ート電位も上昇するため、第３図のトランジスタ３１に
比べてトランジスタ２１のゲート・１７４７間電圧は小
さくなる。
発明の効果
以上のように本発明によれば、サージ保護トランジスタ
の耐圧が上がるという効果がある。
の耐圧が上がるという効果がある。
第１図は本発明の一実施例によるサージ保護回路図、第
２図は本発明の一実施例によるサージ保護回路図、第３
図は従来の例によるサージ保護回路図である。 １１．１３，２１．２３．３１・・・・・・サージ保護
用ＭＯＳ型Ｎ−ａｈ電界効果トランジスタ、１２゜２２
．３２・・・・・・サージ保護される部分、２４・・・
・・・抵抗。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第
１！Ｉ！Ｊ 第 ２ 図
２図は本発明の一実施例によるサージ保護回路図、第３
図は従来の例によるサージ保護回路図である。 １１．１３，２１．２３．３１・・・・・・サージ保護
用ＭＯＳ型Ｎ−ａｈ電界効果トランジスタ、１２゜２２
．３２・・・・・・サージ保護される部分、２４・・・
・・・抵抗。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第
１！Ｉ！Ｊ 第 ２ 図
Claims (2)
- （１）サージ保護される部分と、所定電源との間にＭＯ
Ｓ型電界効果トランジスタを複数個直列に接続したこと
を特徴とする半導体装置のサージ保護回路。 - （２）複数個直列に接続したＭＯＳ型電界効果トランジ
スタのうち、少なくとも１つが、通常入力時は非導通に
ゲートを接続したことを特徴とする特許請求の範囲第１
項に記載の半導体装置のサージ保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60105167A JPS61263255A (ja) | 1985-05-17 | 1985-05-17 | 半導体装置のサ−ジ保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60105167A JPS61263255A (ja) | 1985-05-17 | 1985-05-17 | 半導体装置のサ−ジ保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61263255A true JPS61263255A (ja) | 1986-11-21 |
Family
ID=14400125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60105167A Pending JPS61263255A (ja) | 1985-05-17 | 1985-05-17 | 半導体装置のサ−ジ保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61263255A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6078083A (en) * | 1994-05-16 | 2000-06-20 | Texas Instruments Incorporated | ESD protection circuit for dual 3V/5V supply devices using single thickness gate oxides |
| JP2002124580A (ja) * | 2000-10-18 | 2002-04-26 | Yamaha Corp | 入力保護回路 |
| JP2010093000A (ja) * | 2008-10-07 | 2010-04-22 | New Japan Radio Co Ltd | 半導体静電保護装置 |
| JP2011103474A (ja) * | 2010-12-20 | 2011-05-26 | Mitsumi Electric Co Ltd | 半導体装置 |
| JP2012524404A (ja) * | 2009-04-15 | 2012-10-11 | インターナショナル・ビジネス・マシーンズ・コーポレーション | トレラント及びフェールセーフ設計のためのロバストなｅｓｄ保護回路、方法及び設計構造体 |
| JP2014045004A (ja) * | 2012-08-24 | 2014-03-13 | Samsung Electro-Mechanics Co Ltd | Ｅｓｄ保護回路及び電子機器 |
-
1985
- 1985-05-17 JP JP60105167A patent/JPS61263255A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6078083A (en) * | 1994-05-16 | 2000-06-20 | Texas Instruments Incorporated | ESD protection circuit for dual 3V/5V supply devices using single thickness gate oxides |
| JP2002124580A (ja) * | 2000-10-18 | 2002-04-26 | Yamaha Corp | 入力保護回路 |
| JP2010093000A (ja) * | 2008-10-07 | 2010-04-22 | New Japan Radio Co Ltd | 半導体静電保護装置 |
| JP2012524404A (ja) * | 2009-04-15 | 2012-10-11 | インターナショナル・ビジネス・マシーンズ・コーポレーション | トレラント及びフェールセーフ設計のためのロバストなｅｓｄ保護回路、方法及び設計構造体 |
| JP2011103474A (ja) * | 2010-12-20 | 2011-05-26 | Mitsumi Electric Co Ltd | 半導体装置 |
| JP2014045004A (ja) * | 2012-08-24 | 2014-03-13 | Samsung Electro-Mechanics Co Ltd | Ｅｓｄ保護回路及び電子機器 |
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