JPH02246330A

JPH02246330A - 半導体装置の製造方法

Info

Publication number: JPH02246330A
Application number: JP6890689A
Authority: JP
Inventors: Toshiaki Takada; 高田　稔秋
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1989-03-20
Filing date: 1989-03-20
Publication date: 1990-10-02
Anticipated expiration: 2013-03-09
Also published as: JP2723598B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は半導体装置の製造方法に関し、特に、異なる深
さの清を形成する製造方法に関する。

［従来の技術］半導体装置の製造工程において、素子分離用のトレンチ
やＤＲＡＭにおけるトレンチキャパシタ等を形成するた
めに溝堀りを行う必要が生じる。

ところで、製品によっては複数種類の深さの溝を形成し
なければならないことがある。そのような例を第３図お
よび第４図を参照して説明する。

第３図は、バイポーラ型集積回路のトランジスタ部分の
断面図であって、同図に示すように、Ｐ型半導体基板１
１上にＮ＋型埋込み層１２およびＮ−型エピタキシャル
層１３が形成されている。

Ｎ−型エピタキシャル［１３には、コレクタ引出し領域
１４．ベース領域１５が形成されており、ベース領域１
５内にはさらにベース引出し領域１６とエミッタ領域１
７が形成されている。半導体基板上には絶縁膜１８が設
けられており、絶縁膜１８上には、この絶縁膜に形成さ
れたコンタクト孔を介して半導体領域と接触するＡＪ電
極が形成されている。この半導体装置においては、トラ
ンジスタを他の領域から分離する深いトレンチ２０と、
ベース領域１５とコレクタ引出し領域との間にあって両
領域の横方向の拡散を防止する浅いトレンチ２１とが形
成されている。

第４図はＭＯ３型集積回路の断面図であって、同図に示
すようにＰ型半導体基板３１上には、Ｎウェル３２およ
びＰウェル３３が形成され、そして、Ｎウェル３２内に
はＰチャネルＭＯ３ＦＥＴ３４が形成されている。この
例においては、Ｎウェル３２とＰウェル３３とは、深い
トレンチ２０によって分離されて両者間でのリーク電流
が減少せしめられており、また、浅いトレンチ２１は、
ＭＯＳＦＥＴ３４どうしを分離しており、その間に寄生
ＰＮＰ）ランジスタが発生するのを抑制している。

従来、このような複数種類の溝を形成する手段としては
第５図、第６図に示すものが知られていた。以下、これ
らの図を参照して従来の製法について説明する。

第１の製法は、第５図に示すように、半導体基板４１上
に基板材料が大きいエツチング選択比を有する材料を用
いてＩｌ！４２を形成し、その上に第１のパターンを有
するホトレジスト４３を形成する［第５図（ａ）］、異
方性のあるエツチング法を用いて第１のパターン形状の
深い満４４を形成し、ホトレジスト４３を除去する［第
５図（ｂ）］、溝４４内を充填材によって充填して深い
トレンチ４５を形成した後、［４２を除去し、新たに同
様の膜４２ａを被着しその上に第２のパターンを有する
ホトレジスト４３ａを形成する［第５図（ｃ）］、第２
のパターン形状の浅い溝４６を形成し、ホトレジスト４
３ａを除去して［第５図〈ｄ）］から、浅い溝４６内を
充填材で充填して第２のパターン形状の浅いトレンチ４
７を形成する［第５図（ｅ）］　。

第２の従来例は、第６図に示すものであって、膜４２上
に第２のパターンのホトレジスト４３ｂを形成し［第６
図＜ａ＞　］　、浅い１４６を形成した後、第１のパタ
ーンを有するホトレジスト４３Ｃを形成する［第６図（
ｂ）］、続いて、深い渭４４を形成しホトレジスト４３
ｃを除去して［第６図（Ｃ）］から、溝４４．４６を充
填材で充填して深いトレンチ４５と浅いトレンチ４７と
を形成する［第６図（ｄ）］　。

［発明が解決しようとする問題点コ上述した従来法のうち、第１の方法は、深いトレンチと
浅いトレンチとを別々の工程により形成するものである
ので、工数が多くかかり製造時間も一種類のトレンチを
製造する場合に比較して約２倍の時間を要する。そのた
めウェハが汚染を受けやすくなり傷を負う機会も増加し
、歩留まりを向上させるのが困難であった。

一方、第２の方法では、ホトレジスト４３ｃを除去した
ときに浅い清４６内に一部がレジスト残り４８として残
留しやすく、これが汚染源となって歩留まり低下をもた
らしていた。また、第６図（ｅ）に示す溝が交差する部
分においては、２回のエツチングが行われるので、第６
図（ｅ　）のＸ−Ｘ′線断面図である第６図（ｆ）に示
すように溝が深くなりすぎてしまう、そのため、清白を
充填する際に十分に充填しきれないことがあり、そこに
配線が通るときには断線事故を発生させる恐れがあった
。

さらに、第１、第２の従来方法はともに、別々のマスク
パターンを用いて２種類の溝を形成するものであるので
、マスク目金わせのマージンが必要となり高密度化への
障害となっていた。

［問題点を解決するための手段］本発明による半導体装置の製造方法は、半導体基板に第
１のパターン形状を有する第１の深さの溝と第２のパタ
ーン形状を有する第２の深さの溝とを形成する半導体装
置の製造方法において、前記半導体基板上に前記半導体
基板材料が大きな工ッチング選択比を有する材料を用い
て膜を形成する工程と、選択的に前記膜をエツチングし
て前記半導体基板表面を露出させた第１のパターンと第
２のパターンを形成する工程と、前記第２のパターンを
ホトレジストで覆う工程と、前記ホトレジストと前記膜
をマスクとしてエツチングを行い前記第１のパターン形
状に前記半導体基板の表面から所望の深さまで清を形成
する工程と、前記ホトレジストを除去し前記膜をマスク
としてエツチングを行い前記半導体基板に前記第１のパ
ターン形状の第１の深さの溝と前記第２のパターン形状
の第２の深さの溝を形成する工程とを具備するものであ
る。

［実施例コ次に、本発明の実施例について、図面を参照して説明す
る。

第１図（ａ）〜（ｃ）は、本発明の一実施例の工程段階
を示す半導体装置の断面図である。

まず、第１図（ａ）に示すように、半導体基板１上に半
導体基板材料（Ｓｌ）が大きなエツチング選択比を有す
る材料を用いて膜２を形成し、次に、ホトレジスト３を
塗布して、ホトリングラフイー技術によりホトレジスト
３および膜２に第１のパターン５と第２のパターン６と
を形成する。

次に、第１図（ｂ）に示すように、ホトレジスト３を除
去してから、再びホトリングラフイー技術により第２の
パターンを覆うようにホトレジスト４を形成する０次い
で、ホトレジスト４と膜２とをマスクとして半導体基板
１に異方性エツチングを施して、第１の溝８ａを形成す
る。

続いて、第１図（ｃ）に示すように、ホトレジスト４を
除去した後、再び膜２をマスクにして、半導体基板１を
異方性エツチングして第１の湧８と第２の溝９とを同時
に形成する。

第１図（ｃ）以降の工程においては、溝の側壁を酸化し
たりｍ壁に窒化膜を形成したりしてから溝８．９内をポ
リシリコン、ＴＥＯＳを用いた酸化物あるいはＢＰＳＧ
を用い、深い方の清が十分充填される条件で上記材料を
堆積し、その後、基板表面が露出するまでエッチバック
を行えば、深いトレンチと浅いトレンチとを同時に形成
することができる。

この製造方法において、シリコンのエツチングガスとし
てＣＣｆ、やＣＢｒＦｌを用いて異方性エツチングを行
うと、シリコンのシリコン酸化膜およびシリコン窒化膜
に対するエツチングの選択比はそれぞれ３０．１０であ
るので、膜２の材料としてシリコン酸化膜またはシリコ
ン窒化膜あるいはそれらの複合膜を用いるのが望ましい
。

上述の実施例において、一種類の溝８のみを形成する場
合と比較して増加する工程は、ホトレジスト４の形成工
程とこれの除去工程のみである。

それに対して、従来の第１の方法では、２つの別個のト
レンチ製造工程を必要とするので、この第１の方法に対
して、実施例の方法は工数および製造時間をほぼ半分と
することができる。工程数および製造時間を半減するこ
とができることは汚染や傷を受ける機会が半減すること
であるので、本発明によれば歩留まりを飛躍的に向上さ
せることができる。

まな、この実施例方法によれば、２種類の異なる深さの
溝を同時に形成することができ、先に形成された方の溝
をホトレジストで保護する必要がなくなるので、第２従
来例のように溝内にホトレジストが残留する事故は発生
しなくなる。ただ、第１図（ｂ）に示す工程において、
ホトレジスト４の形成工程において溝８ａ内にホトレジ
ストが残留する可能性はなくはないが、この部分のホト
レジストは未露光部分であるのでホトレジストの現像工
程においてほぼ完全に除去することができる。また、仮
に一部残留しても続くエツチング工程において除去され
るので、これが汚染源となることはない、そして、溝の
交差部分で第６図（ｆ）のように不必要に深い溝が形成
されることはないので、溝を平坦に埋め込むことができ
その上に形成される配線が断線することがない、さらに
、第１および第２のパターンを同一マスクによって形成
しているので、従来法で必要とした目合わせマージンが
不要となり高密度化が可能となる。

次に、第企図を参照して本発明の他の実施例について説
明する。この実施例では、ホトレジスト３により第１、
第２および第３のパターンを形成［第２図（ａ）］した
後、ホトレジスト４を形成して溝８ａを形成し［第２図
（ｂ）］、次いでホトレジスト４ａをマスクとして７１
１８　ｂ、９ａを形成し［第２図（ｃ）］、その後ホト
レジスト４ａを除去して湧８．９．１０を形成する。こ
の実施例ではホトレジスト４の材料としてはポジタイプ
のものを用い、再度露光して４ａのパターンを形成すれ
ばよい、第１の従来法によればこのように３種類の清を
形成するには１種類の溝を形成する場合の約３倍の工数
および時間を要したのであるが、これに対し、この実施
例では、１種類の溝を作る工程にホトレジスト４．４ａ
の形成、除去工程を付加するのみでよいので、工数縮減
の効果はさらに増大する。

［発明の効果］以上説明したように、本発明は、異なる深さの清を半導
体基板に形成するに際し、基板上にシリコンが大きなエ
ツチング選択比を有する材料を用いて膜を形成し、この
膜に第１、第２のパターンを形成し、まず、第１のパタ
ーン形状に途中まで清を形成し、次いで第１および第２
のパターン形状にエツチングを続けるものであるので、
本発明によれば、二種類の清を同時に形成することがで
き、また溝内部を同時に充填することができるので５半
導体装置を製造する工程数が少なくなり、製造期間を短
縮することができる。そして、製造工程が短縮すること
により塵埃の付着、汚染、傷の発生などの確率も減少し
、歩留まりを向上させることができる。

また、深い溝と浅い講を同時に形成することができるの
で溝内にレジスト等が残ることがなくなり、これによっ
て、汚染されることがなくなる。

さらに、深い溝と浅い溝との交差する部分が不必要に深
くなることもないので、交差部分が充填しきれないとい
うこともなくなる。また、本発明によれば、１度の目合
わせ露光で深い渭と浅い溝とのパターンの位置が決まる
ため、目合わせマージンが不要になり、高密度化した集
積回路を実現することができる。

【図面の簡単な説明】

第１図（ａ）〜（ｃ）、第２図（ａ）〜（ｄ）は、それ
ぞれ、本発明の実施例の工程順を示す半導体装置の断面
図、第３図、第４図は、本発明によって製造されるべき
半導体装置の断面図、第５図（ａ）〜（ｅ）、第６図（
ａ）〜（ｄ）は、それぞれ、従来例の工程順を示す半導
体装置の断面図、第６図（ｅ）は、第６図（ａ）〜（ｄ
）の工程によって製造された半導体装置の平面図、第６
図（ｆ）は、第６図（ｅ）のｘ−ｘ’線断面図である。１．４１・・・半導体基板、　　２．４２・・・膜、３
．４．４ａ、４３．４３　ａ〜４３　ｃ−・・ホトレジ
スト、　　５・・・第１のパターン、　　６・・・第２
のパターン、　　７・・・第３のパターン、　　８．８
ａ、８ｂ・・・第１の溝、　　９．９ａ・・・第２の講
、１０・・・第３の清、　　　１１・・・Ｐ型半導体基
板、１２・・・Ｎ３型埋込み層、　　１３・・・Ｎ−型
エピタキシャル層、　　　１４・・・コレクタ引出し領
域、１５・・・ベース領域、　１６・・・ベース引出し
領域、１７・・・エミッタ領域、　　１８・・・絶縁膜
、１９・・・Ａ１を極、　　２０・・・深いトレンチ、
２１・・・浅いトレンチ、　３１・・・Ｐ型半導体基板
、３２・・・Ｎウェル、　　３３・・・Ｐウェル、３４
・・・ＭＯＳＦＥＴ、　　４４・・・深い溝、４５・・
・深いトレンチ、　　４６・・・浅い溝、４７・・・浅
いトレンチ、　　４８・・・レジスト残り。

Claims

【特許請求の範囲】

　半導体基板に第１のパターン形状を有する第１の深さ
の溝と第２のパターン形状を有する第２の深さの溝とを
形成する半導体装置の製造方法において、前記半導体基
板上に前記半導体基板材料が大きなエッチング選択比を
有する材料を用いて膜を形成する工程と、選択的に前記
膜をエッチングして前記半導体基板表面を露出させた第
１のパターンと第２のパターンを形成する工程と、前記
第２のパターンをホトレジストで覆う工程と、前記ホト
レジストと前記膜をマスクとしてエッチングを行い前記
第１のパターン形状に前記半導体基板の表面から所望の
深さまで溝を形成する工程と、前記ホトレジストを除去
し前記膜をマスクとしてエッチングを行い前記半導体基
板に前記第１のパターン形状の第１の深さの溝と前記第
２のパターン形状の第２の深さの溝を形成する工程とを
具備することを特徴とする半導体装置の製造方法。