JPH0224898A - センス回路 - Google Patents

センス回路

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JPH0224898A
JPH0224898A JP63174419A JP17441988A JPH0224898A JP H0224898 A JPH0224898 A JP H0224898A JP 63174419 A JP63174419 A JP 63174419A JP 17441988 A JP17441988 A JP 17441988A JP H0224898 A JPH0224898 A JP H0224898A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、多ビツト構成の半導体メモリなどに使用され
るセンス回路に係り、特にＭＯＳ（絶縁ゲート型）トラ
ンジスタを用いてなるセンス回路に関するものである。
（従来の技術） 従来の半導体メモリのセンス回路は、第１８図に示すよ
うなラッチ型センス回路か、第１９図および第２０図に
示すようなカレントミラー型センス回路が用いられてい
た。
第１８図に示すラッチ型センス回路は、２個のＣＭＯＳ
インバータ１１、■２がクロスカップル接続されてなり
、この２個のインバータ１１■２の各入力端が一対のビ
ット線ＢＬ、ＢＬに接続されている。そして、センス回
路活性化信号ＳＥが”Ｈ”　（ハイレベル）、その反転
信号ＳＥが“Ｌ”　（ロウレベル）になったときに活性
化され、上記ビット線ＢＬ、ＢＬ対の電位差を増幅して
出力する。
このようなラッチ型センス回路は、−旦ラッチすると読
出しを終了するので、上記ビット線ＢＬ。
ＢＬ対に十分な電位差が現れるのを待ってから活性化さ
せないと、誤読出しをしてしまうおそれがある。従って
、誤読出しを避けるためには、活性化の前に十分な時間
的余裕を取る必要があり、センス速度が遅くなる。
また、通常、上記ラッチ型センス回路がセンスしたとき
には、ビット線ＢＬ、ＢＬがメモリの電源電位か接地電
位かになるので、ビット線電位は電源電圧の全振幅にわ
たって変化する。従って、ビット線の容量が大きい場合
、あるいは、サイクル時間が短い場合には、ビット線Ｂ
ＬＳＢＬの充放電による消費電力が大きくなる。
一方、第１９図に示すカレントミラー型センス回路は、
入力用の一対のＮ型ＭＯＳ）ランジス１９１．１９２と
、電流制限用の１個のＮ型ＭＯＳトランジスタ１９３と
、カレントミラー負荷用の一対のＰ型ＭＯＳトランジス
タ１９４．１９５とからなり、第２０図に示すカレント
ミラー型センス回路は、第１９図に示すようなカレント
ミラー型センス回路の２組が差動的に接続されてなる。
これらのカレントミラー型センス回路は、入力が一対の
ビット線ＢＬ、ＢＬに接続されており、センス回路活性
化信号ＳＥがハイレベルになったときに前記電流制限用
トランジスタ１９３がオンになって活性化され、上記ビ
ットＩＩＢＬ１ＢＬ対の電位差に応じた出力を出力ノー
ドＤＯ１または一対の出力ノードＤｏＳ丁でに出力する
。この場合、人力の増幅は行われない（入力が電源電圧
の全振幅にわたる変化はしな（＼）ので、ビット線ＢＬ
、ＢＬの充放電による消費電力は小さくて済む。
しかし、カレントミラー型センス回路のセンス速度は、
電流制限用トランジスタ１９３に流れる電流によって決
まるので、高速にセンスするためには、１個のセンス回
路当り０．３ｍＡ以上の電流を流さなければならない。
従って、半導体メモリで例えば２００ビット同時読出し
を行わせる場合、電源電位が５Ｖとすると、センス回路
だけで０．３Ｗも消費することになり、消費電力の制約
から読出し可能なビット数が制限される。つまり、非常
に多くのビット（例えば５００ビット以上）を同時に読
出すような半導体メモリでは、上記したようなカレント
ミラー型センス回路を使用することが困難になる。
（発明が解決しようとする課題） 本発明は、上記したように従来のラッチ型センス回路は
、ビット線電位が電源電圧の全振幅にわたって変化する
のでビット線の充放電による消費電力が大きくなるとい
う問題点、および従来のカレントミラー型センス回路は
、センス速度が電流制限用トランジスタに流れる電流に
よって決まるので、高速にセンスするためには１個のセ
ンス回路当り大きな電流を流さなければならず、多くの
ビットの同時読出しを行わせる場合に消費電力の制約か
ら読出し可能なビット数が制限されるという問題点を解
決すべくなされたもので、消費電力が低く、半導体メモ
リに使用して非常に多くのビットの同時読出しが可能と
なるセンス回路を提供することを目的とする。
［発明の構成］ （課題を解決するための手段） 本発明のセンス回路は、直列接続された第１導電型の第
１のＭＯＳトランジスタおよび第２のＭＯＳトランジス
タと、同じく直列接続された第１導電型の第３のＭＯＳ
トランジスタおよび第４のＭＯＳトランジスタと、上記
第２のＭＯＳトランジスタおよび第４のＭＯＳトランジ
スタのソース相互接続点と第１の電源電位ノードとの間
にドレイン・ソース間が接続され、ゲートにセンス回路
活性化信号が印加される第１導電型の第５のＭＯＳトラ
ンジスタとを具備し、前記第１のＭＯＳトランジスタの
ドレインおよび第３のＭＯＳトランジスタのドレインが
対応して前記第３のＭｏ８トランジスタ（または第４の
ＭＯＳトランジスタ）のゲートおよび前記第１のＭＯＳ
トランジスタ（または第２のＭＯＳトランジスタ）のゲ
ートに接続され、上記第２のＭＯＳトランジスタ（また
は第１のＭｏ８トランジスタ）のゲートおよび前記第４
のＭＯＳトランジスタ（または第３のＭＯＳトランジス
タ）のゲートが対応して第１の入力ノードおよび第２の
入力ノードになり、前記第１のＭＯＳトランジスタのド
レインおよび第３のＭＯＳトランジスタのドレインが対
応して第１の出力ノードおよび第２の出力ノードになる
ことを特徴とする。
（作用） プリチャージ時には活性化信号が非活性になって第５の
ＭＯＳトランジスタはオフになり、第１の出力ノードお
よび第２の出力ノードはプリチャージ回路（図示せず）
により所定の電位にそれぞれプリチャージされる。この
ようにプリチャージされた状態で、第１の入力ノードお
よび第２の入力ノードとの間に電位差が生じるものとす
ると、この電位差が十分に現れた時点で前記活性化信号
が活性化されることによってセンス回路が活性化され、
各ＭＯＳトランジスタがオンになり、第１の出力ノード
の電位および第２の出力ノードの電位がそれぞれ変化す
る。
この場合、第１の入力ノードおよび第２の入力ノードの
電位の高低関係に応じて第１の出力ノードおよび第２の
出力ノードの電位に差がつき、これにより、第３のＭＯ
Ｓトランジスタ（または第２のＭＯＳトランジスタ）の
ゲート電位および前記第１のＭＯＳトランジスタ（また
は第２のＭＯＳトランジスタ）のゲート電位に差がつき
、さらに、前記第１の出力ノードの電位と第２の出力ノ
ードの電位との差が拡大する。そして、この第１の出力
ノードの電位または第２の出力ノードの電位が所定値に
なると、この第１の出力ノードの電位または第２の出力
ノードの電位がゲートに与えられているトランジスタが
オフになり、この後ラッチがかかり、センス動作が終了
する。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。
第１図に示すセンス回路において、第１導電型（本例で
はＮチャネル型）の第１のＭＯＳトランジスタＮ１およ
び第２のＭＯＳトランジスタＮ２が直列接続されており
、同じくＮチャネル型の第３のＭＯＳトランジスタＮ３
および第４のＭＯＳトランジスタ、Ｎ　４が直列接続さ
れており、上記第２のＭＯＳトランジスタＮ２および第
４のＭＯＳトランジスタＮ４のソース相互が接続されて
おり、この接続点と第１の電源電位（本例ではＶｓｓ）
ノードとの間にＮチャネル型の第５のＭＯＳ）うンジス
タＮ５のドレイン・ソース間が接続され、このゲートに
センス回路活性化信号ＳＥが印加される。
そして、上記第１のＭＯＳトランジスタＮ１のドレイン
および第３のＭＯＳトランジスタＮ３のドレインが対応
して前記第３のＭＯＳトランジスタＮ３のゲートおよび
前記第１のＭＯＳトランジスタＮ１のゲートに接続され
、前記第２のＭＯＳトランジスタＮ２のゲートおよび前
記第４のＭＯＳトランジスタＮ４のゲートが対応して第
１の入力ノードＡおよび第２の入力ノードＢになり、前
記第１のＭＯＳトランジスタＮ１のドレインおよび第３
のＭＯＳトランジスタＮ３のドレインが対応して第１の
出力ノードＣおよび第２の出力ノードＤになっている。
ここで、上記センス回路の第１の入力ノードＡおよび第
２の入力ノードＢは、例えば多ビツト構成のスタティッ
ク型半導体メモリにおけるメモリセルアレイの各カラム
のビット線対ＢＬ、ＢＬに接続されている。
次に、上記センス回路の動作について第１３図を参照し
て説明する。プリチャージ時には信号ＳＥが“Ｌ”にな
って、第５のＭＯＳトランジスタＮ５はオフになり、第
１の出力ノードＣおよび第２の出力ノードＤはプリチャ
ージ回路（図示せず）により、例えば５Ｖの第２の電源
電位ＶＤｒ）（＞ＶｓＳ　）にそれぞれプリチャージさ
れる。このようにプリチャージされた状態で、メモリセ
ル読出しデータに応じてビット線ＢＬ、ＢＬ対に電位差
が生じる（ここでは、ビット線ＢＬ、ＢＬ対はＶＤＤ電
位の１／２の電位にプリチャージされた状態から“０“
データの読出しによってＢＬが“Ｌ″になる場合を示し
ている）。
この電位差が十分に現れた時点で信号ＳＥが“Ｈｏにな
ってセンス回路が活性化され、各ＭＯＳトランジスタが
オンになり、第１の出力ノードＣの電位ＯＵＴおよび第
２の出力ノードＤの電位ＯＵＴがそれぞれ低下する。こ
の場合、ＢＬの電位＞ＢＬの電位であるので、上記電位
ＯＵＴが電位ＯＵＴよりも速く低下する。これにより、
第３のＭＯＳトランジスタＮ３のゲート電位および前記
第１のＭＯＳトランジスタＮ１のゲート電位に差がつき
、上記電位ＯＵＴと電位ＯＵＴとの差が拡大する。そし
て、電位ＯＵＴがＮチャネルトランジスタの閾値電圧Ｖ
７　Ｎ　　（Ｖ７　Ｎ　＞Ｏｖ）以下になった時点Ｔａ
で、第３のＭＯＳトランジスタＮ３がオフになり、前記
電位ＯＵＴの低下が止まり、その後、前記電位ＯＵＴは
ｖｓｓ電位まで下がり、この状態でラッチがかかり、読
出しが終了する。
上記したセンス回路は、そのラッチ動作がビット線電位
に変化を与えないので、ビット線の電位変動としては上
記センス回路の読出しに必要とするビット線電位差のみ
変動させればよく、ビット線の充放電に要する電流は非
常に小さい。この場合、ＳＲＡＭ　（スタティック型ラ
ンダムアクセスメモリ）やＥＰＲＯＭ　（紫外線消去型
再書込み可能なリードオンリーメモリ）は、非破壊読出
しを行うので、ビット線電位を必ずしもＶＤＤとＶＳＳ
との間の全振幅にわたって変動させる必要はないので、
上記したようなセンス回路を使用して、その読出しに必
要とするビット線電位差のみビット線電位を変動させれ
ばよい。
また、上記したセンス回路は、ラッチにより一対の出力
ノードの振幅は大きく変化する（一方の出力ノードはｖ
ＤＤとＶＳＳとの間の全振幅にわたって変化する）が、
この一対の出力ノードには次段のゲートまでの容量が付
くだけであって、ビット線などが接続される一対の入力
ノードに比べて容量を極めて小さくできるので、その充
放電電流による消費電力が低くて済む。
因みに、ビット線容量が３ｐＦ　（２５６Ｋ、１Ｍビッ
トレベルのＳＲＡＭではこの程度になる）、サイクル時
間が２０ｎＳ、読出しに必要なビット線電位差が２００
ｍＶ、出力ノードの容量が０．５ｐＦ％　Ｖｏｏ電位が
５ｖとすると、ヒツト線の充放電電流は ３ｐＦＸ２００ｍＶ＋２０ｎＳ−３０μＡとなり、出力
ノードの充放電電流は、ＶＤＤとＶＳＳとの間の全振幅
にわたって変化したとじて０、　５ｐＦｘ５Ｖ＋２０ｎ
Ｓ＝１２５　μＡとなり、１個のセンス回路当り（１ビ
ット当り）計１５５μＡで１ビツトの読出しが行われる
。
これに対して、第１８図に示した従来のラッチ型センス
回路を用いた場合には、ビット線の充放電電流が ３ｐＦＸ５Ｖ＋２０ｎＳ−７５０μＡ になり、ビット線の充放電電流のみで前記実施例の場合
に比べて約５倍の電流を消費する。また、第１９図およ
び第２０図に示した従来のカレントミラー型センス回路
を用いた場合には、電流制限用トランジスタに電流を流
す必要があり、サイクル時間２０ｎＳを実現させるため
には、１個のセンス回路当り（１ビット当り）少なくと
も３００μＡの電流を流さなければならないので、前記
実施例の場合に比べて約２倍の電流を消費する。
第２図は第１図のセンス回路の変形例を示しており、第
１図に対して、第１のＭＯ５Ｉ−ランジスタＮ１のドレ
インおよび第３のＭＯＳトランジスタＮ３のドレインが
対応して第４のＭＯＳトランジスタＮ４のゲートおよび
第２のＭＯＳトランジスタＮ２のゲートに接続され、第
１のＭＯＳトランジスタＮ１のゲートおよび第３のＭＯ
ＳトランジスタＮ３のゲートが対応して第１の入力ノー
ドＡおよび第２の入力ノードＢになるように変更されて
おり、その他は同じであるので第１図中と同じ符号を付
している。この場合にも、第１図のセンス回路と同様の
動作が行われて同様の効果が得られる。
第３図は第１図のセンス回路に相補的なセンス回路を示
しており、第１図のセンス回路に対して、ＭＯＳトラン
ジスタ群の導電型をＮチャネル型からＰチャネル型に置
き替え、活性化信号ＳＥをその反転信号ＳＥに置き替え
、電源電位ノードに対する接続関係を入れ替えた相補的
な構成である。
即ち、このセンス回路は、直列接続された第２導電型の
第１のＭＯＳトランジスタＰ１および第２のＭＯＳトラ
ンジスタＰ２と、同じく直列接続された第２導電型の第
３のＭＯＳトランジスタＰ３および第４のＭＯＳトラン
ジスタＰ４と、上記第２のＭＯＳトランジスタＰ２およ
び第４のＭＯ３Ｉ−ランジスタＰ４のソース相互接続点
と第２の電源電位ノードとの間にドレイン・ソース間が
接続され、ゲートにセンス回路活性化信号の反転信号が
印加される第２導電型の第５のＭＯＳトランジスタＰ５
とを具備し、前記第１のＭＯＳトランジスタＰ１のドレ
インおよび第３のＭＯＳトランジスタＰ３のドレインが
対応して前記第３のＭＯ３ｈラントランジスタゲートお
よび前記第１のＭＯＳトランジスタＰ１のゲートに接続
され、上記第２のＭＯＳトランジスタＰ２のゲートおよ
び前記第４のＭＯＳトランジスタＰ４のゲートが対応し
て第１の人力ノードＡおよび第２の入力ノードＢになり
、前記第１のＭＯＳトランジスタＰ１のドレインおよび
第３のＭＯＳトランジスタＰ３のドレインが対応して第
１の出力ノードＣおよび第２の出力ノードＤになってい
る。
この場合にも、第１図のセンス回路の動作に準じて相補
的な動作が第１４図に示すように行われ、第１図のセン
ス回路と同様の効果が得られる。即ち、プリチャージ時
には反転信号ｎが“Ｈ″になって第５のＭＯＳトランジ
スタＰ５はオフになり、第１の出力ノードＣおよび第２
の出力ノードＤはプリチャージ回路（図示せず）により
第１の電源電位ＶＳＳにそれぞれプリチャージされる。
このようにプリチャージされた状態で、メモリセル読出
しデータに応じてビット線ＢＬ、ＢＬ対に電位差が生じ
、この電位差が十分に現れた時点で反転信号ＳＥが“Ｌ
”になってセンス回路が活性化されると、センス回路は
ビット線ＢＬＳＢＬ対の電位差をセンス増幅してラッチ
する。
第４図は第３図のセンス回路の変形例を示しており、第
３図に対して、第１のＭＯＳトランジスタＰ１のドレイ
ンおよび第３のＭＯＳトランジスタＰ３のドレインが対
応して第４のＭＯＳトランジスタＰ４のゲートおよび第
２のＭＯＳトランジスタＰ２のゲートに接続され、第１
のＭＯＳトランジスタＰ１のゲートおよび第３のＭＯＳ
トランジスタＰ３のゲートが対応して第１の入力ノード
Ａおよび第２の人力ノードＢになるように変更されてお
り、その他は同じであるので第３図中と同じ符号を付し
ている。この場合にも、第３図のセンス回路と同様の動
作が行われて同様の効果が得られる。
第５図乃至第８図は、それぞれ本発明の他の実施例のセ
ンス回路を示している。第５図は、第１図のセンス回路
と第３図のセンス回路とを組み合わせたものであり、第
１図のセンス回路と第３図のセンス回路とのそれぞれの
第１の入カノードＡ同士、第２の入カノードＢ同士、第
１の出力ノードＣ同士、第２の出力ノードＤ同士が接続
されてなる。
第６図は、第２図のセンス回路と第４図のセンス回路と
を第５図と同様に組合わせたものである。
′Ｍ７図は、第２図のセンス回路と第３図のセンス回路
とを第５図と同様に組合わせたものである。
第８図は、第１図のセンス回路と第４図のセンス回路と
を第５図と同様に組合わせたものである。
これらのセンス回路では、プリチャージ時に第１の出力
ノードＣおよび第２の出力ノードＤを第２の電源電位ｖ
Ｄひと第１の電源電位ＶＳＳとの間の任意のレベルにプ
リチャージしてもセンス動作が可能になる。
ここで、第１の出力ノードＣおよび第２の出力ノードＤ
を例えばＶＤＤ電位の１／２の電位にプリチャージした
場合のセンス動作について第１５図を参照して説明する
。プリチャージ時には信号ＳＥが“Ｌｏ、反転信号ＳＥ
が“Ｈ″になってＭＯＳトランジスタＮ５とＰ５とはオ
フになり、第１の出力ノードＣおよび第２の出力ノード
Ｄはプリチャージ回路（図示せず）により、ＶＤＤ電位
の１／２の電位にそれぞれプリチャージされる。
このようにプリチャージされた状態で、メモリセル読出
しデータに応じてビット線ＢＬ、、ＢＬ対に電位差が生
じる（ここでは、ビット腺ＢＬＳＢＬ対はＶＯＯ電位の
１／２の電位にプリチャージされた状態から′０°デー
タの読出しによってＢＬが“Ｌ″′になる場合を示して
いる）。
この電位差が十分に現れた時点で信号ＳＥが“Ｈｍ１反
転信号ＳＥが“Ｌｏになってセンス回路が動作を開始し
、第１の出力ノードＣの電位がＶ　ｓＳ　ｓ第２の出力
ノードＤの電位がＶＯＯになってセンスが終了する。な
お、上記信号ＳＥが“Ｈ″、反転信号ＳＥが“Ｌｏにな
るタイミングは、必ずしも同じでなくてもよい。この場
合、第１の出力ノードＣおよび第２の出力ノードＤはＶ
ＤＤとＶＳＳとの間の全振幅にわたって変化するので、
センス終了後に次段のゲートに貫通電流が生じなくなり
、低消費電力化の点でより優れている。
また、上記センス動作に際して、Ｎチャネル型のトラン
ジスタとＰチャネル型のトランジスタとの両方で増幅を
行うので、第１図乃至第４図のセンス回路のようにＮチ
ャネル型のトランジスタあるいはＰチャネル型のトラン
ジスタのみで増幅を行う場合よりもセンス感度が良い。
第９図乃至第１２図は、それぞれ本発明のさらに他の実
施例のセンス回路を示している。第９図および第１０図
は、各対応して第１図のセンス回路および第２図のセン
ス回路に負荷用のＰチャネル型の第６のトランジスタＰ
６および第７のトランジスタＰ７がそれぞれ接続された
ものである。
即ち、第１の出力ノードＣおよび第２の出力ノードＤと
第２の電源電位ｖＤＤノードとの間に負荷用のＰチャネ
ル型の第６のトランジスタＰ６および第７のトランジス
タＰ７がそれぞれ接続され、この第６のトランジスタＰ
６および第７のトランジスタＰ７の各ゲートは対応して
前記第２の出力ノードＤおよび第１の出力ノードＣに接
続されてなる。この場合にも、第１図のセンス回路およ
び第２図のセンス回路とほぼ同様の動作が第１６図に示
すように行われて同様の効果が得られる。この場合、負
荷が接続されていることによって、センス動作に際して
第１の出力ノードＣおよび第２の出力ノードＤはｖＤＤ
とＶＳＳとの間の全振幅にわたって変化するようになり
、センス終了後に次段のゲートに貫通電流が生じなくな
り、低消費電力化の点でより優れている。
また、第１１図および第１２図は、各対応して第３図の
センス回路および第４図のセンス回路に負荷用のＮチャ
ネル型の第６のトランジスタＮ６および第７のトランジ
スタＮ７が第９図および第１０図と同様にそれぞれ接続
されたものである。
この場合にも、第３図のセンス回路および第４図のセン
ス回路とほぼ同様の動作が第１７図に示すように行われ
て同様の効果が得られると共に、センス動作に際して第
１の出力ノードＣおよび第２の出力ノードＤはＶＤＤと
ＶＳＳとの間の全振幅にわたって変化するようになり、
センス終了後に次段のゲートに貫通電流が生じなくなり
、低消費電力化の点でより優れている。
また、第９図乃至第１２図のセンス回路は、センス動作
に際して活性化信号はＳＥあるいはＳＥのみでよく、第
５図乃至第８図のセンス回路では２つの信号ＳＥおよび
ＳＥを必要とするのに比べて信号発生回路の簡略化が可
能になる。
さらに、第９図乃至第１２図のセンス回路は、第５図乃
至第８図のセンス回路に比べてトランジスタの使用数が
少ないので、チップ上の占有面積がより小さくなる。
［発明の効果］ 上述したように本発明のセンス回路によれば、ラッチ動
作が入力ノードの電位に変化を与えないので、この人力
ノードの電位を必ずしもｖＤＤとｖＳｓとの間の全振幅
にわたって変動させる必要はなくなり、この入力ノード
の充放電電流を抑制できるので消費電力が低い。従って
、ＳＲＡＭやＥＦＲＯＭなどの半導体メモリに使用して
非常に多くのビットの同時読出しを行うことができる（
消費電力が制限された場合に、最も多くのビットの同時
読出しを行うことができる）。
【図面の簡単な説明】
第１図は本発明のセンス回路の一実施例を示す回路図、
第２図乃至第４図は第１図のセンス回路の変形例を示す
回路図、第５図は本発明のセンス回路の他の実施例を示
す回路図、第６図乃至第８図は第５図のセンス回路の変
形例を示す回路図、第９図は本発明のセンス回路のさら
に他の実施例を示す回路図、第１０図乃至第１２図は第
９図のセンス回路の変形例を示す回路図、第１３図は第
１図および第２図のセンス回路の動作を示す波形図、第
１４図は第３図および第４図のセンス回路の動作を示す
波形図、第１５図は第５図乃至第８図のセンス回路の動
作を示す波形図、第１６図は第９図および第１０図のセ
ンス回路の動作を示す波形図、第１７図は第１１図およ
び第１２図のセンス回路の動作を示す波形図、第１８図
は従来のラッチ型センス回路を示す回路図、第１９図お
よび第２０図はそれぞれ従来のカレントミラー型センス
回路を示す回路図である。 Ｎ１〜Ｎ７・・・Ｎチャネル型のＭＯＳトランジスタ、
Ｐ１〜Ｐ７・・・Ｐチャネル型のＭＯＳトランジスタ、
Ａ、Ｂ・・・入力ノード、Ｃ，Ｄ・・・出力ノード、Ｓ
Ｅ、ＳＥ・・・センス回路活性化信号。 第１図 出願人代理人　弁理士　鈴江武彦 第３　図 第 図 Ｖｏ。 Ｖｏ。 ｓｓ ｓｓ 第１２ 図 ＳＳ ｓｓ 第 図 第１０図 第 図 第１５ 図 第１６ 図 第 図 Ｅ 第１８図 第 図 第２０図

Claims (3)

    【特許請求の範囲】
  1. （１）直列接続された第１導電型の第１の ＭＯＳトランジスタおよび第２のＭＯＳトランジスタと
    、 同じく直列接続された第１導電型の第３の ＭＯＳトランジスタおよび第４のＭＯＳトランジスタと
    、 上記第２のＭＯＳトランジスタおよび第４のＭＯＳトラ
    ンジスタのソース相互接続点と第１の電源電位ノードと
    の間にドレイン・ソース間が接続され、ゲートにセンス
    回路活性化信号が印加される第１導電型の第５のＭＯＳ
    トランジスタとを具備し、 前記第１のＭＯＳトランジスタのドレインおよび第３の
    ＭＯＳトランジスタのドレインが対応して前記第３のＭ
    ＯＳトランジスタ（または第４のＭＯＳトランジスタ）
    のゲートおよび前記第１のＭＯＳトランジスタ（または
    第２のＭＯＳトランジスタ）のゲートに接続され、上記
    第２のＭＯＳトランジスタ（または第１のＭＯＳトラン
    ジスタ）のゲートおよび前記第４のＭＯＳトランジスタ
    （または第３のＭＯＳトランジスタ）のゲートが対応し
    て第１の入力ノードおよび第２の入力ノードになり、前
    記第１のＭＯＳトランジスタのドレインおよび第３のＭ
    ＯＳトランジスタのドレインが対応して第１の出力ノー
    ドおよび第２の出力ノードになることを特徴とするセン
    ス回路。
  2. （２）前記第１の出力ノードと第２の電源電位ノードと
    の間にドレイン・ソース間が接続され、ゲートが前記第
    ２の出力ノードに接続された第２導電型の第６のＭＯＳ
    トランジスタと、前記第２の出力ノードと上記第２の電
    源電位ノードとの間にドレイン・ソース間が接続され、
    ゲートが前記第１の出力ノードに接続された第２導電型
    の第７のＭＯＳトランジスタとをさらに具備してなるこ
    とを特徴とする請求項１記載のセンス回路。
  3. （３）請求項１記載の第１のセンス回路と、この第１の
    センス回路における第１導電型のＭＯＳトランジスタが
    第２導電型のＭＯＳトランジスタに置き換えられると共
    に第１の電源電位ノードが第２の電源電位ノードに置き
    換えられ、センス回路活性化信号の代わりにその反転信
    号が与えられる第２のセンス回路とを具備し、この第１
    のセンス回路と第２のセンス回路との第１の入力ノード
    同士、第２の入力ノード同士、第１の出力ノード同士、
    第２の出力ノード同士が接続されてなることを特徴とす
    るセンス回路。
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