JPH0253879B2 - - Google Patents

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JPH0253879B2
JPH0253879B2 JP58096113A JP9611383A JPH0253879B2 JP H0253879 B2 JPH0253879 B2 JP H0253879B2 JP 58096113 A JP58096113 A JP 58096113A JP 9611383 A JP9611383 A JP 9611383A JP H0253879 B2 JPH0253879 B2 JP H0253879B2
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static
circuit
pulse signal
data
gate
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JP58096113A
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Takayuki Ootani
Takayasu Sakurai
Tetsuya Iizuka
Mitsuo Isobe
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Toshiba Corp
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Tokyo Shibaura Electric Co Ltd
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Publication date
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Publication of JPH0253879B2 publication Critical patent/JPH0253879B2/ja
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    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/418—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Read Only Memory (AREA)

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は外部非同期型のスタテイツク型半導
体記憶装置に関し、特に長いサイクルタイムで動
作させる場合に動作速度を落とすことなしに低消
費電力化が図れるようにした改良に関する。
〔発明の技術的背景とその問題点〕
スタテイツク型メモリには、外部から同期信号
を入力しこの同期信号に基づいて内部動作が制御
される同期型のものと、同期信号を用いない非同
期型のものと２種類がある。このうちの同期型の
ものは消費電力が少ないという特長を持つ反面、
アドレス変化に同期させた同期信号たとえばチツ
プセレクト信号もしくはチツプイネーブル信号を
入力しなければならず使いにくいという問題があ
る。もう１つの非同期型のものは上記のような同
期信号は不要であり入力信号が単純で使い易い
が、動作状態において１対の電源間に貫通電流が
流れる回路が存在するために消費電力が大きなも
のとなる欠点を持つ。このような非同期型スタテ
イツクメモリとしてはたとえば「DIGEST OF
TECHNICAL PAPERS 1982 IEEE
International Solid−State Circuits
Conference（ISSCC）第256頁および第257頁“Ａ
HI−CMOII 8k×8b static RAM”Osamu
Minato他」等が知られている。このようなメモ
リは消費電力が大きいばかりではなく、１対の電
源間に直流貫通電流が常時生じているので、サイ
クルタイムにほとんど依存しないような大きな電
力を消費する。
ところで、上記のような非同期型スタテイツク
メモリに対し、たとえば「DIGEST OF
TECHNICAL PAPERS 1982 IEEE ISSCC第
258頁および第259頁“Ａ 64kb CMOS RAM”
Satoshi Konishi他」等のように非同期型メモリ
の使い易さと同期型メモリの低消費電力性との両
方の特長を兼ね備えたいわゆる外部非同期内部同
期型のメモリが開発されている。このメモリは、
アドレス入力の変化を検知し、これによつてビツ
ト線をサイクルタイムよりも十分に短かい期間に
プリチヤージし、これと同時に１対のビツト線を
イコライズし、次にワード線を開いてプリチヤー
ジされたビツト線にメモリセルの情報を取り出
し、引き続いてラツチ型のセンスアンプを用いて
ビツト線相互間の電位差を増幅することによつて
データ読出しを行なうようにしている。このラツ
チ型センスアンプはデータを１度ラツチした後は
電力をほとんど消費しないので低消費電力化は達
成される。しかしならが、ビツト線のプリチヤー
ジとラツチ型センスアンプとの組合せはビツト線
における電位振幅を電源電圧いつぱいまで振る必
要が有るため、次のプリチヤージ時にビツト線電
位の回復が遅く高速化には適していない。
〔発明の目的〕
この発明は上記のような事情を考慮してなされ
たものであり、その目的とするところは、高速性
と低消費電力性を兼備したスタテイツク型半導体
記憶装置を提供することにある。
〔発明の概要〕
この発明によるスタテイツク型半導体記憶装置
では、少なくともアドレス入力信号の論理レベル
変化を検知し、これを受けて少なくとも最小サイ
クルタイム以上のパルス幅を持つパルス信号を発
生し、このパルス信号に基づいて１対の電源間で
直流貫通電流が発生する回路を制御するようにし
たものである。
〔発明の実施例〕
以下図面を参照してこの発明の一実施例を説明
する。第１図はこの発明に係るスタテイツク型半
導体記憶装置の原理を説明するためのブロツク構
成図である。図においてAk〜Alはアドレス入力
信号であり、これらの信号は並列的にアドレスト
ランジシヨンデイテクタ１０に供給される。この
アドレストランジシヨンデイテクタ１０は上記ア
ドレス入力信号Ak〜Alの論理レベル変化を検知
してパルス信号φATを発生するものであり、この
パルス信号φATはパルス発生回路１１に供給され
る。パルス発生回路１１は上記パルス信号φATに
同期して少なくともその装置の最小サイクルタイ
ム以上の一定パルス幅を持つパルス信号φAを発
生する。そしてこのパルス信号φAはセンスアン
プ１２、メモリ回路１３等、動作時に１対の電源
間で直流貫通電流が発生する回路にその直流貫通
電流期間を制御する信号として供給される。そし
て上記パルス信号φAのパルス幅は、上記センス
アンプ１２、メモリ回路１３等の回路がそれぞれ
所定の動作を完了するまでの期間よりも長く設定
されている。
このような構成において、センスアンプ１２、
メモリ回路１３等の回路では、パルス信号φAの
一定期間にのみセンスアンプ１２、メモリ回路１
３等のそれぞれの回路における直流貫通電流期間
を制御するようにしているので、従来の完全非同
期型のもののようにサイクルタイムに依存せずに
大きな電力を消費することなしに、サイクルタイ
ムが長くなる程平均の消費電力を少なくすること
ができる。しかも動作期間には十分な直流貫通電
流を流すようにしているので、それぞれの回路に
おける動作速度も十分に速いものとすることがで
きる。
第２図は従来とこの発明のものにおけるサイク
ルタイムTcsと消費電力Ｐ（平均値）との関係を
示す特性図である。図において実線はこの発明の
ものであり、破線は従来のものである。図示する
ように従来ではサイクルタイムにかかわらず一定
の電力を消費するが、この発明のものではサイク
ルタイムに反比例して消費電力は少なくなる。な
お、上記パルス信号φAのパルス幅はセンスアン
プ１２、メモリ回路１３等の回路がそれぞれ所定
の動作を完了するまでの期間よりも長く設定され
ているので、各回路が誤動作を起こす恐れはな
い。
次にこの発明をカラムセンスアンプに実施した
場合を第３図を用いて説明する。第３図において
BL，BLは１対のビツト線であり、両ビツト線
BL，BLと高電位電源電圧VDD印加点との間には
負荷としてＮチヤネルMOSトランジスタ２１，
２２が挿入されている。上記両MOSトランジス
タ２１，２２のゲートはVDD印加点に接続されて
いて、それぞれ常時オンしている。上記１対のビ
ツト線，BL相互間には少なくとも１つのメモ
リセルMCが設けられる。このメモリセルMCは
例示するように、たとえば各ＰチヤネルMOSト
ランジスタ３１，３２および各ＮチヤネルMOS
トランジスタ３３，３４からなるＣ MOSイン
バータ３５，３６逆並列接続してフリツプフロツ
プ３７を構成し、このフリツプフロツプ３７と上
記１対のビツト線，BLとの間にトランスフア
ゲート用のＮチヤネルMOSトランジスタ３８，
３９を挿入するようにしたものであり、この両ト
ランスフアゲート用MOSトランジスタ３８，３
９のゲートはワード線WLに並列接続される。な
お、上記２つのＣ MOSインバータ３５，３６
は上記VDD印加点と低電位電源電圧VSS印加点と
の間に挿入されている。
さらに第３図において破線で囲こんだ部分はカ
ラムセンスアンプCSAである。このカラムセン
スアンプCSAは上記１対のビツト線，BLに生
じる各電位を増幅して１対のデータ線，DLに
出力するものであり、次のように構成されてい
る。上記１対のデータ線，DLとVDD印加点と
の間には負荷としてのＮチヤネルMOSトランジ
スタ４１，４２が挿入されている。そして上記両
MOSトランジスタ４１，４２のゲートはVSS印加
点に接続されていて、それぞれ常時オンしてい
る。上記一方のデータ線DLとVSS印加点との間に
は３個のＮチヤネルMOSトランジスタ４３，４
４，４５が直列挿入されており、このうちの
MOSトランジスタ４３のゲートはセンスアンプ
制御線CCに、MOSトランジスタ４４のゲートは
上記一方のビツト線に、MOSトランジスタ４
５のゲートはVDD印加点にそれぞれ接続されてい
る。したがつて、上記MOSトランジスタ４５は
常時オンしている。さらに上記２つのMOSトラ
ンジスタ４４，４５の直列接続点と他方のデータ
線との間には２つのＮチヤネルMOSトランジ
スタ４６，４７が直列挿入されており、一方の
MOSトランジスタ４６のゲートは上記センスア
ンプ制御線CCに、他方のMOSトランジスタ４７
のゲートは上記他方のビツト線BLにそれぞれ接
続されている。また上記センスアンプ制御線CC
には特定のアドレス入力信号の組合せと前記パル
ス信号φAとが入力されるカラムアドレスデコー
ダとしてのANDゲート４８の出力信号が供給さ
れる。そして１対のデータ線，DLにおけるデ
ータは、前記パルス信号φAに同期して動作する
メインセンスアンプMSAに供給される。
このような構成においてメモリセルMCからデ
ータを読出す場合の動作について説明する。まず
アドレスが変化して読出しが開始されるとこのア
ドレス変化に応答してパルス信号φAがアクテイ
ブにされ、これによつてカラムセンスアンプ
CSA内の１対のMOSトランジスタ４３，４６が
オンする。一方、上記アドレス変化後にワード線
WLが選択的に駆動され、この選択されたワード
線WLに接続されているメモリセルMC内のMOS
トランジスタ３８，３９がオンし、これによつて
フリツプフロツプ３７から１対のビツト線，
BLにデータが読出される。このときの読出しデ
ータに基づいて１対のビツト線，BLのいずれ
か一方がVDDとVSSとの中間電位となり他方はVDD
となる。したがつて、カラムセンスアンプCSA
内のMOSトランジスタ４４，４７はそれぞれの
ゲート電位に応じてオンする。このときMOSト
ランジスタ４３，４６はともにオンしているの
で、VDDとVSSとの間ではMOSトランジスタ４１，
４３，４４，４５からなる経路とMOSトランジ
スタ４２，４６，４７，４５からなる経路でそれ
ぞれ値が異なる直流貫通電流が流れ、これによつ
て１対のデータ線，DLにはビツト線，BL
の電位に応じて反転増幅された電位が出力され
る。また、上記パルス信号φAがアクテイブとな
つている期間にメインセンスアンプMSAも動作
するので、データ線，DLにおける電位はさら
にこのメインセンスアンプMSAで増幅され、こ
こからデータとして出力される。そしてメモリセ
ルMCからデータが十分に読み出されかつカラム
センスアンプCSAで電位が十分に増幅されると、
パルス信号φAが非アクテイブとなり、カラムセ
ンスアンプCSAは動作を停止する。したがつて
この後、カラムセンスアンプCSA内における直
流貫通電流の流れは停止する。
このようにこの実施例では、カラムセンスアン
プCSAの動作期間にのみ直流貫通電流を流して
増幅を行なうようにしたので、φAの期間は一定
であるためサイクルタイムを長くすればする程、
平均の消費電力を少なくすることができる。しか
も動作期間は十分に直流貫通電流を流すようにし
ているので、このカラムセンスアンプCSAにお
ける動作速度も従来の非同期型のものと同様に速
くすることができる。
なお、この実施例回路において、MOSトラン
ジスタ４５を省略し、MOSトランジスタ４４，
４７それぞれの一端をVSS印加点に直接に接続す
るようにしてもよい。また、パルス信号φAを
ANDゲート４８に供給する代りに上記MOSトラ
ンジスタ４５のゲートに供給し、このMOSトラ
ンジスタ４５をφAの期間だけオンさせるように
してもよい。
第４図はこの発明の他の実施例を示す回路図で
ある。この実施例回路は上記第３図のメインセン
スアンプMSAにこの発明を実施したものである。
すなわち、VDD印加点とVSS印加点との間にはＰ
チヤネルMOSトランジスタ５１と３つのＮチヤ
ネルMOSトランジスタ５２，５３，５４が直列
挿入され、さらに上記３つのMOSトランジスタ
５１，５２，５３からなる直列回路に対して直列
接続されたＰチヤネルMOSトランジスタ５５お
よび２つのＮチヤネルMOSトランジスタ５６，
５７からなる直列回路が並列接続されている。上
記２つのＰチヤネルMOSトランジスタ５１，５
５のゲートは互いに接続され、さらにこのゲート
共通接続点はMOSトランジスタ５１，５２の直
列接続点５８に接続されている。上記２つのＮチ
ヤネルMOSトランジスタ５２，５６のゲートは
互いに接続され、このゲート共通接続点には前記
パルス信号φAが供給される。上記Ｎチヤネル
MOSトランジスタ５３のゲートには前記第３図
中の一方のデータ線DLの信号電位が供給され、
ＮチヤネルMOSトランジスタ５７のゲートには
同じく他方のデータ線の信号電位が供給され、
ＮチヤネルMOSトランジスタ５４のゲートはVDD
印加点に接続されている。さらにVDD印加点と
MOSトランジスタ５１，５２の直列接続点５８
との間にはＰチヤネルMOSトランジスタ５９が
挿入され、このMOSトランジスタ５９のゲート
には前記パルス信号φAが供給される。さらに上
記２つのMOSトランジスタ５５，５６の直列接
続点６０には２つのインバータ７１，７２を逆並
接続してなるラツチ回路７０の入力端が接続され
ている。
このメインセンスアンプMSAは、MOSトラン
ジスタ５３，５７を差動入力型の駆動MOSとし
かつMOSトランジスタ５１，５５をカレントミ
ラー型負荷とした差動増幅器６１の出力端にラツ
チ回路７０を設けるようにしたものである。そし
て上記差動増幅器６１の動作を、パルス信号φA
をゲート入力とする２つのMOSトランジスタ５
２，５６によつて制御するようにしたものであ
る。すなわち、パルス信号φAがアクテイブとな
つている期間にMOSトランジスタ５２，５６が
ともにオンし、差動増幅器６１が動作して１対の
データ線，DLにおける電位が増幅される。こ
れにより差動増幅器６１の出力端である直列接続
点６０には上記１対のデータ線，DL相互間の
電位差に応じたデータが出力され、この後このデ
ータはラツチ回路７０でラツチされる。
この実施例回路でも動作期間にのみVDDとVSS
との間に直流貫通電流を流して増幅動作を行なう
ようにしたので、第３図の場合と同様にサイクル
タイムを長くすればする程、平均の消費電力を少
なくすることができる。しかも動作期間は十分な
直流貫通電流を流すようにしているので、このメ
インセンスアンプMSAにおける動作速度を従来
の非同期型のものと同様に速くすることができ
る。
なお、この実施例回路において、VDD印加点と
直列接続点５８との間に挿入されたＰチヤネル
MOSトランジスタ５９は、差動増幅器６１の非
動作期間すなわちパルス信号φAが非アクテイブ
のときにオンして上記直列接続点５８の電位を強
制的にVDDレベルに設定するためのものである。
このとき、差動増幅器６１の出力端に接続されて
いるＰチヤネルMOSトランジスタ５５はオフと
なり、しかもφAが非アクテイブであることによ
り上記出力端に接続されているＮチヤネルMOS
トランジスタ５６もオフとなり、これによつて差
動増幅器６１の出力端は高インピーダンス状態に
保たれる。この結果、ラツチ回路７０の誤動作が
防止される。
またこの実施例回路ではチツプイネールブル状
態のときにのみパルス信号φAが与えられる。こ
のようにしないとチツプイネールブル状態でない
ときにアドレス入力の変化によつてパルス信号
φAを形成する回路が動作し、消費電力が増加し
てしまう。
第５図はこの発明のさらに他の実施例を示す回
路図である。この実施例回路はこの発明をメモリ
回路に実施したものである。すなわち、前記第３
図と同様に構成されたメモリセルMC、１対のビ
ツト線，BL、ビツト線，BLの負荷となる
ＮチヤネルMOSトランジスタ２１，２２、ワー
ド線WLからなる回路において、ワード線WLを
ANDゲート８１の出力で駆動するようにしたも
のである。このANDゲート８１はロウアドレス
デコーダとなるものであり、特定のアドレス信号
の組合せとORゲート８２からの出力信号が並列
的に供給される。さらに上記ORゲート８２には
前記パルス信号φAが直接に、リードライト制御
信号Ｒ／がインバータ８３を介してそれぞれ供
給される。また上記１対のビツト線，BLには
カラムデコーダ８４およびデータ書込み、読出し
回路８５が結合されている。
この回路ではデータの書込み時および読出し時
にロウデコーダとしてのANDゲート８１とカラ
ムデコーダ８４とで１つのメモリMCを選択し、
この選択されたメモリモルMCに対してデータ書
込み、読出し回路８５によつてデータの書込み、
読出しを行なう。そしてデータ読出しの場合、
ANDゲート８１の出力信号はパルス信号φAの期
間だけアクテイブとなり、これによつてワード線
WLが駆動されメモリモルMC内のMOSトランジ
スタ３８，３９が所定期間オンする。このとき、
フリツプフロツプ３７に予め記憶されていたデー
タが１対のビツト線，BLに読出される。この
とき低レベルのデータが読出される一方のビツト
線では、負荷用のMOSトランジスタ２１または
２２、ビツト線またはBL、メモリセルMCと
いう経路で直流貫通電流が発生する。たとえばビ
ツト線BLに低レベルのデータが読出されるとす
れば、VDD〜MOSトランジスタ２２〜ビツト線
BL〜MOSトランジスタ３９〜MOSトランジス
タ３４〜VSSの経路で直流貫通電流が発生する。
ところでデータ読出し時に必要な上記直流貫通
電流の発生期間は常に一定である。したがつて、
サイクルタイムを長くすればする程、平均の消費
電力を少なくすることができる。しかもデータ読
出し期間は十分な直流貫通電流を流すようにして
いるので、１対のビツト線，BLにおける電位
はVSSまで低下せずVDDとVSSと中間電位となる。
このため、ビツト線，BLの電位の回復が速く
なり、高速動作が可能である。
一方、データ書込みの場合、アドレス信号が変
化してから一定期間の後にワード線WLが閉じて
しまうと、その後に書込み用データが変わつても
メモリセルMCにはこのデータが書込まれないと
いう誤動作が起こる。そのため、データ書込み時
には信号Ｒ／によつてORゲート８２の出力信
号をφAとは無関係に高レベルに設定し、書込み
の期間中ワード線WLを駆動するようにしてい
る。
ところで、この実施例回路の場合、データ読出
し時には消費電力を少なくすることができるが、
データ書込み時にはこれができない。
第６図は上記第５図回路の変形例の回路図であ
り、データ書込み時にも消費電力を少なくするよ
うにしたものである。この変形例回路では、アド
レス入力信号Ak〜Alの論理レベル変化を検知し
てパルス信号φATを発生するアドレストランジシ
ヨンデイテクタ１０と入力データIi〜Inの論理レ
ベル変化を検知してパルス信号φDTを発生するデ
ータトランジシヨンデイテクタ１４とを設け、両
出力パルス信号φAT，φDTをORゲート１５を介し
てパルス発生回路１１に供給することによつて、
アドレス入力信号もしくは入力データが変化した
ときにパルス発生回路１１で一定パルス幅のパル
ス信号φAを発生させ、このパルス信号φAを特定
のアドレス入力信号の組合せとともに前記ワード
線WLを駆動するANDゲート８１に供給するよ
うにしたものである。このようにすれば入力デー
タが変化する毎にパルス信号φAがANDゲート８
１に入力するので、データ書込みが完了するのに
十分な期間だけ前記直流貫通電流が発生し、信号
Ｒ／に基づいてデータ書込み期間中ワード線
WLを駆動する場合に比較して大幅な消費電力の
削減が実現できる。
第７図は前記アドレストランジシヨンデイテク
タ１０もしくはデータトランジシヨンデイテクタ
１４の１ビツト分の構成を示す回路図である。こ
の回路は、VDD印加点とインバータ９１の入力端
との間に、ゲートがVSS印加点に接続されて常時
オンしている負荷用のＰチヤネルMOSトランジ
スタ９２を挿入し、また上記インバータ９１の入
力端とVSS印加点との間にそれぞれ２個ずつのＮ
チヤネルMOSトランジスタ９３と９４，９５と
９６を直列接続したものを並列挿入し、一方、ア
ドレス入力信号（もしくは入力データ）を順次反
転するように４個のインバータ９７〜１００を縦
列接続し、上記MOSトランジスタ９３のゲート
にはアドレス入力信号（もしくは入力データ）を
供給し、MOSトランジスタ９４のゲートにはイ
ンバータ９９の出力信号を供給し、MOSトラン
ジスタ９５のゲートにはインバータ９７の出力信
号を供給し、MOSトランジスタ９６のゲートに
はインバータ１００の出出力信号を供給するよう
にしたものである。
この回路において入力が低レベルのときには
MOSトランジスタ９３，９６がオフしているの
でインバータ９１の入力端はMOSトランジスタ
９２によつて高レベルに設定され、これによつて
インバータ９１の出力信号は低レベルに設定され
る。次に入力が高レベルに立上る。このときいま
まで高レベルになつているインバータ９９の出力
信号は所定期間遅れて低レベルに下がるので、こ
の遅れ期間だけMOSトランジスタ９３，９４が
ともにオンし、この期間だけインバータ９１の出
力信号は高レベルに設定される。なお、２つの
MOSトランジスタ９５，９６は入力が高レベル
の状態から低レベルに立下るときを検出してパル
ス信号を発生するためのものである。
第８図ないし第１０図はそれぞれ、前記アドレ
ストランジシヨンデイテクタ１０で発生するパル
ス信号φATもしくはデータトランジシヨンデイテ
クタ１４で発生するパルス信号φDTに同期して一
定パルス幅を持つパルス信号φAを発生するパル
ス発生回路１１の一例を示す回路図である。
第８図のものは、NORゲート１１１とこの出
力信号を反転するインバータ１１２からなる遅延
回路１１０を複数個縦列接続し、初段の遅延回路
１１０内のNORゲート１１１には２個のインバ
ータ１１３，１１４を直列に介してパルス信号
φAT（もしくはφDT）を供給し、各段の遅延回路１
１０内のNORゲート１１１にはパルス信号φAT
（もしくはφDT）を並列的に供給し、さらに終段の
遅延回路１１０の出力信号とパルス信号φAT（もし
くはφDT）をNORゲート１１５に供給し、この
NORゲート１１５の出力信号をインバータ１１
６で反転することによつて前記一定パルス幅のパ
ルス信号φAを得るようにしたものである。
第９図のものは第８図中の遅延回路１１０内の
NORゲート１１１の代りにNANDゲート１１７
を設け、各段の遅延回路１１０内のNANDゲー
ト１１７にはインバータ１１３の出力信号を並列
的に供給し、さらに終段の遅延回路１１０の出力
信号と上記インバータ１１３の出力信号とを
NANDゲート１１８に供給し、このNANDゲー
ト１１８の出力信号としてパルス信号φAを得る
ようにしたものである。
第１０図のものは、NORゲート１２１とこの
出力信号を一方入力とするNANDゲート１２２
からなる遅延回路１２０を複数個縦列接続し、初
段の遅延回路１２０内のNORゲート１２１には
２個のインバータ１２３，１２４を直列に介して
パルス信号φAT（もしくはφDT）を供給し、初段の
遅延回路１２０内のNORゲート１２１にはパル
ス信号φAT（もしくはφDT）を並列的に供給し、各
段の遅延回路１２０内のNANDゲート１２２に
は上記インバータ１２３の出力信号を並列的に供
給し、さらに終段の遅延回路１２０の出力信号と
パルス信号φAT（もしくはφDT）をNORゲート１２
５に供給し、このNORゲート１２５の出力信号
をインバータ１２６で反転することによつてパル
ス信号φAを得るようにしたものである。
これらの回路ではいずれの場合にも、入力パル
ス信号φAT（φDT）の立上りに同期して出力パルス
信号φAを高レベルに立上げ、その後、入力パル
ス信号φAT（φDT）が低レベルに下がつた後に各遅
延回路１１０または１２０の信号遅延時間分だけ
遅れて出力パルス信号φAを低レベルに下げるよ
うにしている。そしてパルス信号φAのパルス幅
は遅延回路１１０または１２０の段数に応じて設
定される。また、これらの回路において、φAが
低レベルに下がらないうちに再び入力が高レベル
になる場合には、この時点から一定期間は高レベ
ルとなるため、第１図中のセンスアンプ１２、メ
モリ回路１３等の回路の正常動作が保証される。
なお、この発明は上記した実施例に限定される
ものではなく種々の変形が可能であることはいう
までもない。たとえば上記実施例ではアドレス入
力信号のみあるいはアドレス入力信号と入力ゲー
タの変化をとらえて、直流貫通電流が発生する回
路のその電流発生期間を一定に制御する場合につ
いて説明したが、さらにアドレス入力信号、入力
データに加えてチツプイネールブル信号やリ
ードライト制御信号Ｒ／等の制御信号を含めた
すべての入力信号のうちの少なくとも１つの入力
信号のレベル変化をとらえて上記電流発生期間を
制御するようにしてもよい。たとえばチツプイネ
ールブル信号を低レベルに設定することによ
つてデータ読出しを開始させるような場合（チツ
プイネールブルアクセスモード）も低消費電力が
可能である。
また所定の動作を行なう際にVDDとVSSとの間
で直流貫通電流が発生する回路はセンスアンプや
メモリ回路である場合について説明したが、これ
はノーマリーオン型の負荷を持つデコーダ（たと
えばANDゲート４８や８１）にもこの発明を実
施することができる。
〔発明の効果〕
以上説明したようにこの発明によれば、高速性
を低消費電力性を兼備したスタテイツク型半導体
記憶装置を提供することができる。
【図面の簡単な説明】
第１図はこの発明の原理を説明するためのブロ
ツク構成図、第２図はこの発明を説明するための
特性図、第３図はこの発明の一実施例の構成を示
す回路図、第４図はこの発明の他の実施例の構成
を示す回路図、第５図はこの発明のさらに他の実
施例を示す回路図、第６図は第５図回路の変形例
の回路図、第７図はアドレストランジシヨンデイ
テクタもしくはデータトランジシヨンデイテクタ
の１ビツト分の構成を示す回路図、第８図ないし
第１０図はそれぞれパルス発生回路の一例を示す
回路図である。 １０……アドレストランジシヨンデイテクタ、
１１……パルス発生回路、１２……センスアン
プ、１３……メモリ回路、１４……データトラン
ジシヨンデイテクタ、MC……メモリセル、，
BL……ビツト線、WL……ワード線、CSA……
カラムセンスアンプ、，DL……データ線、
MCA……メインセンスアンプ、４８，８１……
ANDゲート、６１……差動増幅器、７０……ラ
ツチ回路。

Claims (1)

  1. 【特許請求の範囲】 １ 複数の入力信号の少なくともいずれか１つの
    レベル変化を検知する入力検知手段と、 この手段におけるレベル変化検知時に少なくと
    も最小サイクルタイム以上のパルス幅を持つパル
    ス信号を発生するパルス発生手段と、 所定の動作を行う際に１対の電源間で直流貫通
    電流が発生し、この電流発生期間が上記パルス信
    号で制御されるスタテイツク回路手段とを具備
    し、 上記パルス信号のパルス幅を上記スタテイツク
    回路手段が所定の動作を完了するまでの期間より
    も長く設定するようにしたことを特徴とするスタ
    テイツク型半導体記憶装置。 ２ 前記入力検知手段は複数のアドレス入力信号
    のいずれか１つのレベル変化を検知するようにし
    た特許請求の範囲第１項に記載のスタテイツク型
    半導体記憶装置。 ３ 前記入力検知手段は複数のアドレス入力信号
    および複数の入力データのいずれか１つのレベル
    変化を検知するようにした特許請求の範囲第１項
    に記載のスタテイツク型半導体記憶装置。 ４ 前記入力検知手段は複数のアドレス入力信
    号、複数の入力データおよび各種制御信号のいず
    れか１つのレベル変化を検知するようにした特許
    請求の範囲第１項に記載のスタテイツク型半導体
    記憶装置。 ５ 前記スタテイツク回路手段がセンスアンプで
    ある特許請求の範囲第１項に記載のスタテイツク
    型半導体記憶装置。 ６ 前記スタテイツク回路手段が、ビツト線と、
    このビツト線に接続された負荷手段およびスタテ
    イツク型メモリセルで構成されるメモリ回路であ
    る特許請求の範囲第１項に記載のスタテイツク型
    半導体記憶装置。 ７ 前記スタテイツク型メモリセルはデータの読
    み出しおよび書き込みが可能なものであり、デー
    タ読み出し時にのみ前記スタテイツク回路手段に
    おける直流貫通電流発生を前記パルス信号で制御
    するようにした特許請求の範囲第６項に記載のス
    タテイツク型半導体記憶装置。
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