JPH02249341A - 擬似エラービット積算回路 - Google Patents
擬似エラービット積算回路Info
- Publication number
- JPH02249341A JPH02249341A JP1070081A JP7008189A JPH02249341A JP H02249341 A JPH02249341 A JP H02249341A JP 1070081 A JP1070081 A JP 1070081A JP 7008189 A JP7008189 A JP 7008189A JP H02249341 A JPH02249341 A JP H02249341A
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- JP
- Japan
- Prior art keywords
- channel
- error
- bit
- counter
- selector
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
衛星通信方式でのビット・エラー・レイトの変化の状態
を表示する擬似エラービット積算回路に関し、 回路規模が小さく、且つ正確にビット・エラー・レイト
を表示出来る擬似エラービット積算回路の提供を目的と
し、 直交するｌチャネル（以下１ｃｈと称す）、Ｑチャネル
（以下Ｑｃｈと称す）とで符号化した信号を変調して送
信した信号を、受信側の復調部にて復調した第１のｌチ
ャネル、Ｑチャネルの符号を、復号部にて復号し、謹復
号した信号を再符号化部にて第２のＩｃｈ、Ｑｃｈとで
符号化した信号を発生させ、 該第１のＩｃｈの符号及び該第２のＩｃｈの符号とを第
１組とし、該第１のＱｃｈの符号及び該第２のＱｃｈの
符号とを第２＆Ｉｉとしてセレクタに入力し、 該セレクタでは、エラービットをカウントする１周期の
時間のクロックをカウントするトータルカウンタの低損
よりの信号にて、該第１組と該第２組の信号を交互に選
択出力させて排他的論理和回路（以下ＥＸ−ＯＲと称す
）に入力して比較させ、一致しない場合の出力を、エラ
ービットをカウントするエラーカウンタに入力してカウ
ントさせ、該トータルカウンタがキャリアウトを出力し
た時のエラービットの数をエラー表示部に表示するよう
に構成する。
を表示する擬似エラービット積算回路に関し、 回路規模が小さく、且つ正確にビット・エラー・レイト
を表示出来る擬似エラービット積算回路の提供を目的と
し、 直交するｌチャネル（以下１ｃｈと称す）、Ｑチャネル
（以下Ｑｃｈと称す）とで符号化した信号を変調して送
信した信号を、受信側の復調部にて復調した第１のｌチ
ャネル、Ｑチャネルの符号を、復号部にて復号し、謹復
号した信号を再符号化部にて第２のＩｃｈ、Ｑｃｈとで
符号化した信号を発生させ、 該第１のＩｃｈの符号及び該第２のＩｃｈの符号とを第
１組とし、該第１のＱｃｈの符号及び該第２のＱｃｈの
符号とを第２＆Ｉｉとしてセレクタに入力し、 該セレクタでは、エラービットをカウントする１周期の
時間のクロックをカウントするトータルカウンタの低損
よりの信号にて、該第１組と該第２組の信号を交互に選
択出力させて排他的論理和回路（以下ＥＸ−ＯＲと称す
）に入力して比較させ、一致しない場合の出力を、エラ
ービットをカウントするエラーカウンタに入力してカウ
ントさせ、該トータルカウンタがキャリアウトを出力し
た時のエラービットの数をエラー表示部に表示するよう
に構成する。
本発明は、衛星通信方式でのビット・エラー・レイトの
変化の状態を表示する擬似エラービット積算回路の改良
に関する。
変化の状態を表示する擬似エラービット積算回路の改良
に関する。
衛星通信方式では、第３図に示す如く、衛星通信装置２
０．２１間で通信を行う時、衛星３０にて中継して行う
。
０．２１間で通信を行う時、衛星３０にて中継して行う
。
しかし、衛星通信の場合は雑音が多いので信号の劣化を
生ずるので、例えば衛星通信装置２０より衛星通信装置
２１に信号を送る場合、衛星通信装置２０の符号化／復
号部２３にて、ランダム誤りを訂正出来る畳込み符号で
ある自己直交符号のＩｃｈとＱｅｈとで符号化し、変復
調部２２にて変調して送信する。
生ずるので、例えば衛星通信装置２０より衛星通信装置
２１に信号を送る場合、衛星通信装置２０の符号化／復
号部２３にて、ランダム誤りを訂正出来る畳込み符号で
ある自己直交符号のＩｃｈとＱｅｈとで符号化し、変復
調部２２にて変調して送信する。
これを受信する衛星通信装置２１では、変復調部２２に
て復調したＩｃｈとＱｃｈの符号を、符号化／復号部２
３にて誤り訂正を行い復号化して送信した信号を得るよ
うにしている。
て復調したＩｃｈとＱｃｈの符号を、符号化／復号部２
３にて誤り訂正を行い復号化して送信した信号を得るよ
うにしている。
この場合、誤り訂正を行う前の、信号の劣化の状ＬＦｉ
（ビット・エラー・レイト）の変化を表示するのが擬似
エラービット積算回路であり、回路規模が小さくビット
・エラー・レイトを正しく表示出来ることが望ましい。
（ビット・エラー・レイト）の変化を表示するのが擬似
エラービット積算回路であり、回路規模が小さくビット
・エラー・レイトを正しく表示出来ることが望ましい。
第４図は従来例の擬似エラービット積算回路のブロック
図である。
図である。
衛星通信におけるビット・エラーは大略１０４に１回程
度生ずるのが多く、２桁程度の数のビット・エラーを求
める為に１０６ビツトの期間を１周期とするのが一般的
である。
度生ずるのが多く、２桁程度の数のビット・エラーを求
める為に１０６ビツトの期間を１周期とするのが一般的
である。
この為、擬似エラービット積算回路では、１周期の時間
を定めるのに、クロックを１０６カウントするとキャリ
アウトを出力するトータルカウンタ５を用いる。
を定めるのに、クロックを１０６カウントするとキャリ
アウトを出力するトータルカウンタ５を用いる。
第４図（Ａ）では、復調部１にて復調したＩ 、ｃｈ、
Ｑｃｈの符号をセレクタｌＯに入力すると共に、復号部
２に入力して誤り訂正を行い送信した信号に復号し、再
度再符号化部３に入力してＩｃｈとＱｃｈとで符号化し
た符号を発生させセレクタＩＯに入力している。
Ｑｃｈの符号をセレクタｌＯに入力すると共に、復号部
２に入力して誤り訂正を行い送信した信号に復号し、再
度再符号化部３に入力してＩｃｈとＱｃｈとで符号化し
た符号を発生させセレクタＩＯに入力している。
セレクタ１０では、ＩｃｈＱｃｈ切替スイッチ１１より
の信号にて、Ｉｃｈ側かＱｃｈ側かを選択してＥＸ−Ｏ
Ｒ６に入力する。
の信号にて、Ｉｃｈ側かＱｃｈ側かを選択してＥＸ−Ｏ
Ｒ６に入力する。
Ｅｘ−ＯＲ６では、Ｉｃｈ又はＱｃｈ（７）、２つの符
号が異なる場合はエラービットとしてＨレベルを出力し
てエラーカウンタ７に人力してカウントさせ、エラーカ
ウンタ７がカランｌ−したカウント値をエラー表示部８
に送り、トータルカウンタ５がクロックを１０６カウン
トする期間のＩｃｈ又はＱｃｈのビットエラー数（ビッ
ト・エラー・レイト）を、周期的に表示させ、ビット・
エラー・レイトの変化の状態を監視するようにしている
。
号が異なる場合はエラービットとしてＨレベルを出力し
てエラーカウンタ７に人力してカウントさせ、エラーカ
ウンタ７がカランｌ−したカウント値をエラー表示部８
に送り、トータルカウンタ５がクロックを１０６カウン
トする期間のＩｃｈ又はＱｃｈのビットエラー数（ビッ
ト・エラー・レイト）を、周期的に表示させ、ビット・
エラー・レイトの変化の状態を監視するようにしている
。
しかしながら、ＩｃｈとＱｃｈとではビットエラー数に
差があり、片方だけのビットエラー数を表示するのでは
、正確でない。
差があり、片方だけのビットエラー数を表示するのでは
、正確でない。
そこで、（Ｃ）に示す如く、ＩｃｈとＱｃｈの２つの符
号を夫々ＥＸ−ＯＲ１２，１３に入力してビットエラー
を求め、この求めたビ・ノドエラーをオア回路１７にて
論理和をとリエラーカウンタ７にてカランとさせると、
ＩｃｈとＱｃｈの合計のビ・ントエラー数がカウントさ
れるので、ビ・ンＩ・・エラー・レイトの表示は正確に
なると思われるが、この場合は、ＩｃｈとＱｃｈとが同
時にビットエラーとなると、１つしかカウントされない
ので不正確になる。
号を夫々ＥＸ−ＯＲ１２，１３に入力してビットエラー
を求め、この求めたビ・ノドエラーをオア回路１７にて
論理和をとリエラーカウンタ７にてカランとさせると、
ＩｃｈとＱｃｈの合計のビ・ントエラー数がカウントさ
れるので、ビ・ンＩ・・エラー・レイトの表示は正確に
なると思われるが、この場合は、ＩｃｈとＱｃｈとが同
時にビットエラーとなると、１つしかカウントされない
ので不正確になる。
そこで、（Ｂ）に示す如く、ＥＸ−ＯＲ１２゜１３の出
力のＩｃｈ、Ｑｃｈのビットエラーを夫々カウンタ１４
，１．５にてカウントし、このカウンタ１４，１５の出
力をオア回路１６にて論理和をとりエラーカウンタ７に
入力して、Ｉ ｃ ｈとＱｃｈの合計のビットエラー数
をカウントさせ、トータルカウンタ５がクロックを１０
ｈカウントする期間のＩｃｈとＱｃｈのビットエラー数
の合計を、エラー表示部８に周期的に表示させ、ビット
・エラー・レイトの変化の状態を監視するようにしてい
る。
力のＩｃｈ、Ｑｃｈのビットエラーを夫々カウンタ１４
，１．５にてカウントし、このカウンタ１４，１５の出
力をオア回路１６にて論理和をとりエラーカウンタ７に
入力して、Ｉ ｃ ｈとＱｃｈの合計のビットエラー数
をカウントさせ、トータルカウンタ５がクロックを１０
ｈカウントする期間のＩｃｈとＱｃｈのビットエラー数
の合計を、エラー表示部８に周期的に表示させ、ビット
・エラー・レイトの変化の状態を監視するようにしてい
る。
しかしながら、上記（Ａ）に示す方法では、正確でなく
、（Ｂ）に示す方法ではカウンタの数が多く回路規模が
大きくなる問題点がある。
、（Ｂ）に示す方法ではカウンタの数が多く回路規模が
大きくなる問題点がある。
本発明は、回路規模が小さく、且つ正確にビット・エラ
ー・レイトを表示出来る擬似エラービット積算回路の提
供を目的としている。
ー・レイトを表示出来る擬似エラービット積算回路の提
供を目的としている。
第１図は本発明の原理ブロック図である。
第１図に示す如く、直交する■チャネル、Ｑチャネルと
で符号化した信号を変調して送信した信号を、受信側の
復調部１にて復調した第１のＩチャネル、Ｑチャネルの
符号を、復号部２に入力して復号し、該復号した信号を
再符号化部３にて第２の１チヤネル、Ｑチャネルとで符
号化した信号を発生させ、 該第１の■チャネルの符号及び該第２のＩチャネルの符
号とを第１組とし、該第１のＱチャネルの符号及び該第
２のＱチャネルの符号とを第２組としてセレクタ４に入
力する。
で符号化した信号を変調して送信した信号を、受信側の
復調部１にて復調した第１のＩチャネル、Ｑチャネルの
符号を、復号部２に入力して復号し、該復号した信号を
再符号化部３にて第２の１チヤネル、Ｑチャネルとで符
号化した信号を発生させ、 該第１の■チャネルの符号及び該第２のＩチャネルの符
号とを第１組とし、該第１のＱチャネルの符号及び該第
２のＱチャネルの符号とを第２組としてセレクタ４に入
力する。
そして、８亥セレクタ４では、エラービットをカウント
する１周期の時間のクロックをカウントするトータルカ
ウンタ５の低桁よりの信号にて、該第１組と該第２組の
信号を交互に選択出力させて排他的論理和回路６に入力
して比較させ、一致しない場合の出力を、エラービット
をカウントするエラーカウンタ７に入力してカウントさ
せ、該トータルカウンタ５がキャリアウトを出力した時
のエラービットの数をエラー表示部８に表示するように
する。
する１周期の時間のクロックをカウントするトータルカ
ウンタ５の低桁よりの信号にて、該第１組と該第２組の
信号を交互に選択出力させて排他的論理和回路６に入力
して比較させ、一致しない場合の出力を、エラービット
をカウントするエラーカウンタ７に入力してカウントさ
せ、該トータルカウンタ５がキャリアウトを出力した時
のエラービットの数をエラー表示部８に表示するように
する。
本発明によれば、トータルカウンタ５の低桁よりの信号
にて、セレクタ４では、第１組のＩｃｈと第２＆［ｌの
Ｑｃｈの符号を交互に選択してＥＸ−ＯＲ６に入力し、
ＩＦ、Ｘ−０Ｒ６にてビットエラーを求め、エラーカウ
ンタ７にてカウントするようにしているので、エラー数
はＩｃｈ、Ｑｃｈの平均値で正確な値となる。
にて、セレクタ４では、第１組のＩｃｈと第２＆［ｌの
Ｑｃｈの符号を交互に選択してＥＸ−ＯＲ６に入力し、
ＩＦ、Ｘ−０Ｒ６にてビットエラーを求め、エラーカウ
ンタ７にてカウントするようにしているので、エラー数
はＩｃｈ、Ｑｃｈの平均値で正確な値となる。
又回路は、第４図（Ａ）に示す従来例の比較すると、セ
レクタ４への切り替え信号が、ＩｃｈＱａｈ切替スイッ
チ１１よりの信号であったものが、トータルカウンタ５
の低桁よりの信号に変わったのみであるので、Ｉ ｃ
ｈＱｃ ｈ切替スイッチ１１が不要で、回路規模は第４
図（Ａ）の場合よりも小さいものとなる。
レクタ４への切り替え信号が、ＩｃｈＱａｈ切替スイッ
チ１１よりの信号であったものが、トータルカウンタ５
の低桁よりの信号に変わったのみであるので、Ｉ ｃ
ｈＱｃ ｈ切替スイッチ１１が不要で、回路規模は第４
図（Ａ）の場合よりも小さいものとなる。
第２図は本発明の実施例の擬似エラービット積算回路の
ブロック図である。
ブロック図である。
第２図モ第４図（Ａ）の従来例と異なる点は、セレクタ
４が、トータルカウンタ５の１０４桁をカウントする部
分よりの信号にてＩｃｈ側とＱｃｈ側の組とを交互に選
択してＥＸ−ＯＲ６に入力してビットエラーを検出して
エラーカウンタ７にてカウントさせるようにした点であ
る。
４が、トータルカウンタ５の１０４桁をカウントする部
分よりの信号にてＩｃｈ側とＱｃｈ側の組とを交互に選
択してＥＸ−ＯＲ６に入力してビットエラーを検出して
エラーカウンタ７にてカウントさせるようにした点であ
る。
以下この異なる点を中心にして説明する。
トータルカウンタ５の、１０’桁のカウンタは、１０３
桁のカウンタのキャリアウトをカウントするので、工０
４桁のカウンタの出力ＱＡは、（ＱＡ）に示す如く、ト
ータルカウンタ５がクロックを１０００個カウントする
毎にＨレベル、Ｌレベルを繰り返す。
桁のカウンタのキャリアウトをカウントするので、工０
４桁のカウンタの出力ＱＡは、（ＱＡ）に示す如く、ト
ータルカウンタ５がクロックを１０００個カウントする
毎にＨレベル、Ｌレベルを繰り返す。
二のＨレベル、Ｌレベルを繰り返す信号をセレクタ４に
入力して、Ｉｃｈ側の組、Ｑｃｈ側の組を交互に選択し
てＥＸ−ＯＲ６に入力させる。
入力して、Ｉｃｈ側の組、Ｑｃｈ側の組を交互に選択し
てＥＸ−ＯＲ６に入力させる。
ＥＸ−ＯＲ６では、ビットエラーがあればＨレベルを出
力してエラーカウンタ７に入力してカウントさせ、エラ
ー表示部８では、トークルカウンタ５がクロックを１０
’カウントする間のビットエラー数を、周期的に表示さ
せる。
力してエラーカウンタ７に入力してカウントさせ、エラ
ー表示部８では、トークルカウンタ５がクロックを１０
’カウントする間のビットエラー数を、周期的に表示さ
せる。
この場合は、ＩｃｈとＱｃｈのビットエラー数の平均値
が表示されるので、正確なビット・エラー・レイトの値
となり、又回路は従来例の第４図（Ａ）のものより、Ｉ
ｃ ｈＱｃ ｈ切替スイッチ１】が不要となる分小さ
くなり、回路規模を小さいすることが出来る。
が表示されるので、正確なビット・エラー・レイトの値
となり、又回路は従来例の第４図（Ａ）のものより、Ｉ
ｃ ｈＱｃ ｈ切替スイッチ１】が不要となる分小さ
くなり、回路規模を小さいすることが出来る。
以上詳細に説明せる如く本発明によれば、回路規模が小
さく、且つビット・エラー・レイトを正しく表示出来る
擬似エラービット積算回路が得られる効果がある。
さく、且つビット・エラー・レイトを正しく表示出来る
擬似エラービット積算回路が得られる効果がある。
第１図は本発明の原理ブロック図、
第２図は本発明の実施例の擬似エラービット積算回路の
ブロック図、 第３図は１例の衛星通信システムの要部のブロック図、 第４図は従来例のＩＭ似エラービット積算回路のブロッ
ク図である。 図において、 ■は復調部、 ２は復号部、 ３は再符号化部、 ４．１０はセレクタ、 ５はトークルカウンタ、 ６．１．２．１３は排他的論理和回路、７はエラーカウ
ンタ、 ８はエラー表示部、 １１はＩチャネル、Ｑチャネル切替スイッチ、１４．１
５はカウンタ、 １６．１７はオア回路、 ２０．２１は衛星通信装置、 ２２は変復調部、 ２３は符号化／復号部、 ３０は衛星を示す。
ブロック図、 第３図は１例の衛星通信システムの要部のブロック図、 第４図は従来例のＩＭ似エラービット積算回路のブロッ
ク図である。 図において、 ■は復調部、 ２は復号部、 ３は再符号化部、 ４．１０はセレクタ、 ５はトークルカウンタ、 ６．１．２．１３は排他的論理和回路、７はエラーカウ
ンタ、 ８はエラー表示部、 １１はＩチャネル、Ｑチャネル切替スイッチ、１４．１
５はカウンタ、 １６．１７はオア回路、 ２０．２１は衛星通信装置、 ２２は変復調部、 ２３は符号化／復号部、 ３０は衛星を示す。
Claims (1)
- 【特許請求の範囲】 直交するＩチャネル、Ｑチャネルとで符号化した信号を
変調して送信した信号を、受信側の復調部（１）にて復
調した第１のＩチャネル、Ｑチャネルの符号を、復号部
（２）に入力して復号し、該復号した信号を再符号化部
（３）にて第２のＩチャネル、Ｑチャネルとで符号化し
た信号を発生させ、 該第１のＩチャネルの符号及び該第２のＩチャネルの符
号とを第１組とし、該第１のＱチャネルの符号及び該第
２のＱチャネルの符号とを第２組としてセレクタ（４）
に入力し、 該セレクタ（４）では、エラービットをカウントする１
周期の時間のクロックをカウントするトータルカウンタ
（５）の低桁よりの信号にて、該第１組と該第２組の信
号を交互に選択出力させて排他的論理和回路（６）に入
力して比較させ、一致しない場合の出力を、エラービッ
トをカウントするエラーカウンタ（７）に入力してカウ
ントさせ、該トータルカウンタ（５）がキャリアウトを
出力した時のエラービットの数をエラー表示部（８）に
表示するようにしたことを特徴とする擬似エラービット
積算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1070081A JPH02249341A (ja) | 1989-03-22 | 1989-03-22 | 擬似エラービット積算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1070081A JPH02249341A (ja) | 1989-03-22 | 1989-03-22 | 擬似エラービット積算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02249341A true JPH02249341A (ja) | 1990-10-05 |
Family
ID=13421236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1070081A Pending JPH02249341A (ja) | 1989-03-22 | 1989-03-22 | 擬似エラービット積算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02249341A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06216655A (ja) * | 1993-01-13 | 1994-08-05 | Nec Corp | 復調回路 |
-
1989
- 1989-03-22 JP JP1070081A patent/JPH02249341A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06216655A (ja) * | 1993-01-13 | 1994-08-05 | Nec Corp | 復調回路 |
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