JPH0225027A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、集束イオンビーム等を用いて、ＬＳＩや露光
用マスクに加工を行う際の、加工深さ制御技術に関する
。

更に本発明は、イオンビームを照射して行う高精度の加
工技術、特に多層構造を有する、たとえばＬＳＩ等の内
部層を高精度に加工する技術に関する。

更に本発明は、半導体装置およびそれを生産するための
イオンビーム加工技術に関し、特に、イオノビーム加工
による配線の切断・露出などによって、論理素子におけ
る論理修正・設計不良対策・不良解析などを行う用途に
適用して有効な技術に関する。

更に本発明は、半導体集積回路装置に関し、特に、その
不良解析に適用して有効な技術に関するものである。

更に、本発明は、集束イオンビーム等を用いて、ＬＳＩ
や露光用マスクに加工を行う際の、加工深さモニタ技術
に関する。

〔従来の技術〕

近年ＬＳＩの開発工程において、ＬＳＩチップ内配線の
一部を切断したり、接続したりして不良箇所のデバッグ
、修正、あるいは不良解析を行うことが大変重要になっ
てきている。この目的のため従来、集束イオンビームに
よりＬＳＩの配線を切断する例が報告されている。

例えば特開昭５８−１０６７５０　（７オーカス・イオ
ンビーム加工方法）には、イオンビームの照射量、照射
時間、加速電圧等を変えることによりエッチ深さの異な
った加工が可能であることが示されている。

更にＬＳＩ（大Ｍ、摸集積回路）等の半導体装置の高集
積化、開発期間の短縮化に伴い、ＬＳＩの不良個所のデ
バッグ、１−正あるいは不良解析を目的として、集束イ
オンビームを所定の被加工部に照射することにより、該
ＬＳＩの配線を切断する技術が、例えば、前出のｔ＃開
餡５８−１０６７５０号公報に詳細に開示されている。

その概要は、被加工物に７オーカスイオ／ビームをＴＩ
射して該被加工物を選択エツチングする際に、前記被加
工物の所望エツチング深さを予め位置の関数として設定
しておき、この設定情報に基づいてイオンビームの照射
量、照射時間、加速電圧等を変えて照射する事により、
深さの異なったエツチング加工を行おうとするものであ
る。前記公報では、深さ方向におけるエツチング制御に
ついて詳細に述べられているが、平面方向における被加
工部の位（置合わせについては単に波加工物上に形成さ
れている位曾合わせマークを参照して加工予定部分にイ
オンビームを照射する事が述べられているにすぎない。

更に半導体装置の製造に用いられるイオンビーム加工技
術については、４ｖＦ開昭５８−２０２０３８号公報に
開示される技術が知られている。

その概要は、加工中に、被加工物のイオンビームの照射
部位から発生される二次イオンや二次電子などの荷電粒
子または発光スペクトルを観測することにより、加工終
点を正確に検知する終点検出手段を設け、たとえば、フ
ォトｉスクなどにおいて、本来透明であるべき部位にク
ロムなど遮光膜が被着して発生する黒点欠陥の除去に際
して、過度の加工によりて、黒点欠陥の下側のガラス基
板などが損傷されることを防止するものである。

更に従来、ＩＣ，ＬＳＩ等の不良解析において内部回路
の不良箇所の電位を測足する場合には、この不良箇所の
アルミニウム配線上の絶縁膜にレーザービーム照射等に
より穴を開け、この穴に露出した前記配傅の表面にマニ
凰アルでグローブ針を当てていた（例えば、特公昭５４
−６１７３号公報。

〔発明が解決しようとする課題〕

上記特開昭５８−１０６７５０号等の従来技術では、い
かにして所望の加工深さが得られた時点を判断し、加工
をストラグするかについては、照射時間。

照射量等を可変にするという事が述べられているだけで
ある。Ｐ４にエツチング深さＳｔ−表す式が示されてい
るが、この式よりどうすれば目標とする深さの加工が出
来るかに関する具体的な記述はない、具体的な加工長点
検出方法については、２次イオンを分析する方法をあげ
ている。

しかし、ＬＳＩが多層配線を採用しており、下層の配線
を切断するためには第１Ｃ図の加工部断面に示すように
、典型的には加主面積口５μｍ。

加工深さ１０μｍのように高いアスペクト比を有する穴
をあけなくてはならない、第１Ｂ図に示すように加工深
さが浅い場合は、十分な童の二次イオン２９が二次イオ
ン慌出器３０にとらえられるが１．ＪＩＣＱのように７
スペクト比が高くなると、二次イオン２９はほとんど検
出されなくなる。このため、この方法で加工終点を検出
することば不可能である。

一方、ビーム電流と加速電圧が一定であるならば、加工
深さは加工時間に比例する。加工深さが浅い場合は加工
時間が短いので、この時間内でビーム電流が一定である
という仮足をし、加工時間で深さを制御しても大きな誤
差は生じなかった。

しかし第１Ｃ図に示した穴では、例えば典型的な加工速
度：０．３μｖｌ／Ｓにて体ｍ５Ｘ５Ｘ１０；２５０μ
ゼを加工するので釣１４分を要し、この時間内では第１
Ｄ図に示すよ５にビーム電流１のドリフトを無視するこ
とはできない、ドリフトは１０％を超す場合もある。こ
のため第１Ｅ図に示すよ５に、当初の設定電流値を基準
に加工時間を設定して、その後ビーム電流が減る方向に
ドリフトした場合は、実際の深さが不足し、配線３１の
切断ができない。また逆に当初の設定電流値よりも実際
の電流値が増す方向にドリフトした場合は、目憚深さよ
りも深く加工してしまうため、下層配線まで加工してし
まい、下層配線からの再付増３３により上層配線との短
絡を生じる等の問題がおこる。

更に先の特開昭５８−１０６７５０号のような技術では
以下のような問題があることが明らかとなった。

すなわち、最近のＬＳＩは、−役に多ｊｉ１配線を採用
しており、また同一層における隣接する配線の間隔が狭
いため、内部層の配線を切断するには、たとえば加主面
＄５μｍ四方、加工深さ１０μｍである高アスペクト比
を有する穴を開けるというような極めて精度の高いエツ
チング加工をしなくてはならない、一方、ＬＳＩの多層
配廁は、シリ；ン（Ｓｉ）単結晶等の半導体の上に二酸
化ケイＸ（Ｓｉｇｎ　　）等からなる絶縁ＩＸＡやアル
ミニウム（ＡＪ）等からなる配置を蒸着法等で順次積層
し、また形成された層には適宜所望のエツチングを行う
等の加工プロセスを経て形成される。そのため、前記多
層配線においては被加工部が位置する下層の配Ｍｌ−と
、それよりも上方に位置する上ｉａとの間にはＬＳＩの
加工プロセスで発生した立置ずれが生じることが考えら
れる。したがって、上層に形成されている位置合わせマ
ークを基準として下層にある被加工部の位置決めをする
場合には、前記のような上層と下ノー間の位置ずれによ
って、被加工部の正確な位置合わせができないことにな
り、巨的部位の加工が困難になる場合のあることが本発
明者により明らかにされた。

更に上記時開５８−２０２０３８号に示めされているよ
うに、イオンと一ム加工においては、加工部位の深さを
高禮度に制御するためには、被加工物から発生される荷
電粒子または発光スペクトルを検出することが重要であ
る。

ところが、上記の従来技術においては、加工部位が比較
的深い凹形状を呈し、加工部位から発生する二次イオン
や二次電子などの荷電粒子または発光スペクトルの検出
が困難な場合については考慮されていない。

すなわち、多層配線構造を有する論理素子などにおいて
、イオンビーム加工による配線の切断・露出などによっ
て論理傷正・設計不良対策・不良解析などを行う場合、
目的の配線が比較的深い位置にあると加工穴の７スペク
ト比（口径に対する深さの比）が大きくなり、加工穴の
底部で発生した二次イオンや二次電子などの荷電粒子や
発光スペクトルが加工穴の内部に捕捉されてしまうため
、検出感度が低下し、加工部位から発生される荷電粒子
や発光スペクトルの検出による加工穴の深さの制御を精
度良く行うことが困難であるという問題があることを本
発明者は見い出した。

また、多層配線構造を構成する各層の厚さが予め判断し
ている場合には加工速度から加工深さを制御することが
可能となるが、多層配ＴａＪｊｉ８造の各層の厚さは、
デボジシ曹ンなどの製造プロセスのばらつきによりて、
同一の半導体ウェハの内部、個々の半導体ウニへ間、同
時に処理された半導体クエへ群の間で大きく異なること
が普通であり、個々の場合について多層配線構造の各層
の厚さを個別に追跡することは多大な労力を要し、裏際
上困難である。

しかしながら、本発明者の検討によれば、前記特公昭５
４−６１７３号の技術は、レーザービーム照射等により
形成される前記穴の径が通常５〜１０μｍ程度と小さい
のに対し、前記グローブ針の先端部の径はＮｋｌトでも
３μｍ機度と大きいため、グローブ針を前記配肪に確実
に接触させるのが離しいという問題がありた。また、マ
ニ為アルでブロービングを行う際にはプローブ針の本数
が限られているため、電位測定の際に全ての電源バッド
にグローブ針を当てて１！源の供給を行うことができな
い、このため、ＬＳＩの内部で電源電位の降下が生じて
不良箇所の電位を正確に測定することができないとい５
問題もあった。

上記特開昭５８−１０６７５０号に示された従来技術で
は、いかにして所望の加工深さが得られた時点を＋ｔｌ
ｌｌ、加工をストラグするかについては、照射時間、照
射量等を可変にするという事が述べられているだけであ
る。Ｐ４にエツチング深さ５ｔｌ−表す式が示されてい
るが、この式よりどうすれば目標とする深さの加工が出
来るかに関する具体的な記述はない、具体的な加工終点
検出方法については、２次イオンを分析する方法をあげ
ている。

しかし、ＬＳＩが多層配線を採用しており、下層の配線
を切断するためには第５Ｃ図の加工部断面に示すように
、典型的には加工ｒｆｉＭ口５μｍ。

加工深さ１０μｍのように高いアスペクト比を有する穴
をあけなくてはならない、第５Ｂ図に示すように加工深
さが浅い場合は、十分な量の二次イオン５２０が、二次
イオン検出器５２１にとらえられるが、第５Ｃ図のよう
にアスペクト比が高くなると、二次イオン５２０はほと
んど検出されなくなる。このため、この方法で加工終点
を検出することは不可能である。

一方、ビーム電流と加速電圧が一定であるならば、加工
深さは加工時間に比例する。加工深さが浅い場合は加工
時間が短いので、この時間内でビーム電流が一定である
という仮定をし、加工時間で深さを制御しても大きな誤
差は生じなかりた。

しかし第５Ｃ図に示した穴では、例えば典型的な加工速
度：０．１４μｓｌ／Ｓにて体積：　５Ｘ５Ｘ１０ｍ２
５０μ−を加工するので約３０分を要し、この時間内で
は第５Ｄ図に示すようにビーム電流ＩＢのドリフトを無
視することはできない、ドリフトは１０％を超す場合も
ある。このため第５Ｅ図に示すように、当初の設定′ｆ
ＩＬ流１１ｆｔｌ−基準に加工時間を設定して、その後
ビーム′成流が減る方向にドリフトした場合は、実際の
深さが不足し、配線５２２の切断ができない、また逆に
当初の設定電流値よりも実際の電ＲＢｉが増す方向にド
リフトした場合は、目樟深さよりも深く加工してしまう
ため、下層配線まで加工してしまい、下層配線からの再
スパッタ付７ＩＩ５２４ＩＣより下層配線との短絡を生
じる等の問題がおこる。

本発明の目的は、加工中にビーム電流が変化しても高い
精度で深さを制御することである。

本発明の他の目的は、イオンビームを照射して板加工物
の希望する位置に正確に高祠度の加工を施すことができ
る技術を提供することにある。

本発明の他の目的は、高アスペクト比の穴を正確な深さ
で加工された半導体装置および加工深さを高精度にｆｌ
ｌ　＃することが可能なイオンビーム加工技術を提供す
ることにある。

本発明の他の目的は、半導体集積回路装置の内部回路の
電位を正確に測定することができる技術を提供すること
にある。

本発明の他の目的は、加工中にビームｌｌＩ流が変化し
ても高い精度で閑さをモニタすることである。

この目的は、一つの穴の加工中に、十分短い時間間隔で
ビーム電流を測定し、これと加工速度係数の積を時間積
分し加工体積を求め、これをビームスキャン領域面積で
除して加工深さを得ることにより、達成される。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明の５ち代表的なものの概要
を簡単に説明すれば、次の通りである。

すなわち、上記第１の目的は、加工中に十分短い時間間
隔でビーム電流を測足し、これを時間積分して求めた照
射イオン量（以下ドーズ蓋と呼ぶ）を用いて、加工深さ
を算出することにより、達成される。

更に本願において開示される第２の発明のうち代表的な
ものの概要を簡単に説明すれば、次の通りである。

すなわち、試料の所定深さの内部ｌ−に位置する被加工
部にイオンビームを照射して核被加工部の加工を行う際
に、前記被加工部と同梁または略同梁に形成した加工用
基準マークを参照してイオンビームの照射位置を決定し
、当＃部の加工を行うものである。

更に本願において開示される第３の発明のうち代表的な
ものの概要を簡単に説明すれば、次の通りである。

すなわち、半導体装置において、素子領域と深さ方向の
構造Ｓよび形成履歴が同一な試加工領域を設けたもので
ある。

また、イオン源と、イオン源から放射されるイオンビー
ムの加速および被加工物に対するｉｌ達位弄を制御する
イオンビーム光学系と、被加工物の加工部位から発生さ
れる荷電粒子または発光スペクトルを検出する検出手段
と、イオンビーム電流を計測するイオンビーム′ｅＬｍ
計測手段と、被加工物から発生される荷電粒子または発
光スペクトルの変化に基づいて被加工物を構成する個々
の層の加工の所要時間を計測し、この所要時間によって
各層の加工中に計測されるイオンビーム電流を積分する
ことにより、被加工物における各層の単位面！ＩＩａた
つの加工に要するドーズ量を算出するドーズ量演算部と
、算出された各ノーの単位面積当たりの加工に要するド
ーズ量を保持するドーズ景格納部とを設げ、被加工物の
第１の部位における各層の単位面積当たりの加工に要す
るドーズ蓋を把偏して前記ドーズ孟格納部に格納する第
１の段階と、ドーズ蓋格納部に保持された被加工物の第
１の部位における各層の単位面積当たりの加工に要する
ドーズ量に基づいて、被加工物の第２の部位における目
的の深さまでのカロエに※する目標ドーズ量を設定し、
加工中のイオンビーム電流を加工時間で積分して得られ
るドーズ量が目標ドーズ汰に達するまで加工を行う第２
の段階とを経て第２の部位の加工が遂行されるようにし
たものである。

更に本願において開示される第４の発明のうち、代表的
なものの概要を簡単に説明すれば、下記のとおりである
。

すなわち、フローティング状態の予備バンプ又は予備パ
ッドを有する。

〔作　用〕

上記第１の発明の作用は以下のとおりである。

集束イオンビーム加工では、第１Ｆ図に示す様にイオン
ビーム２８によりスパッタされた原子３４が、加工穴側
壁に再付着し再付着７１３５を形成し、加工穴１１１Ｉ
ｌ壁が形斜する。この再付着層による加工穴形状の変化
は、加工深さの進行速度に影響を与える。

我々は実、検のｔｉ呆第１Ｇ図に示す関係を得た。

まず、ビーム径ｄの２倍２ｄに対して、加工中りが十分
大きい（４ｇ以上＞Ｓａ合は、加工を開始し加工穴底面
に平坦な部分が残っている間は、加工深さＺはドーズ量
りに比例する。さらに加工を進めて、再付着により加工
底面の平坦部が消失し加工穴がくさび状になった後は、
加工深さＺの進行速度は４１０図の様に遅くなる０次に
、上記の場合より加工中りが狭い場合、すなわちＬがビ
ーム径ｄの２倍とほぼ同じかそれ以下の場合は、加工開
始時点から２とＤは比例関係を示さず、加工の進行に伴
い２の進行速度は遅くなる。そこで、ＺがＤに比例する
場合とそれ以外の場合について、それぞれ深さ制御方法
を発明した。

ＺがＤに比例する場合、まず加工中に十分短い時間間隔
でビーム電流を測定し、これを時間積分してドーズ量り
を求め、Ｄに比例定数をかけて栗さＺを求める。ここで
、被加工材質Ｍの単位入射イオン量あたりのスパッタ体
積を１Ｍ〔μ−／ｍｃ〕（以下材質Ｍの加工速度係数と
呼ぶ）とし、加工開始時の開口面積をＡ〔μｓ’）（Ａ
＝ＬＩ　ＸＬ、　ｌ　Ｌｌ　ｅＬ、は加工部のＮ１ｙ！
巾）とする。加工深さＺは、再付着を無視し、スパッタ
原子がすべてなくなると仮定した。直方体状の加工穴体
積Ｖ（以下スパッタ体積と呼ぶ）を開口面積Ａで除して
求まるので次式が成り立つ。

■＝ＡＭＤ　　　　　　　　　・・・・・・・（ｉ）次
に２とＤが比例しない場合、ドーズｉＤを求めるのは上
記と同様である。Ｄを求めた後、あらかじめ試し加工’
）！ｄにより求めておいた加工深さ関数Ｚ工！■を用い
て、深さ２を求める。

前記した第２の発明手段によれば、被加工部の位を片決
めの基準とすることを目的に形成された加工用基準マー
クを参照してイオンビームの照射位＃を決めることがで
きるため、正確な位置でのイオンビーム加工が可能にな
るものである。

上記した第３の発明手段によれば、半導体装置の論理修
正・設計不良対策・不良解析などの目的でイオンビーム
加工を行うに際して、試加工領域において試験的に加工
を行うことで、各層の単位ｆＩＪ檀当たりのドーズ量を
予め正確に把握することができ、素子領域に高アスペク
ト比の穴を正確な深さで加工することができる。

また、たとえば、被加工物の第２の部位の加工に際して
、加主面積に比して深さが大きい高７スペクト比の凹形
状を呈し、加工部位から発生される二次イオンの変化や
二次電子の検出量の変化などに基づく加工深さの制御が
困崩な場合でも、第１の部位の加工において予め把握さ
れ、ドーズ麓格納部に保持されている各層の単位面積当
たりのドーズ量に基づいて、第２の部位の加工深さに応
じた正確な目標ドーズ備を設定することができ、加工部
位の形状に関わらす容易に構出ｈＴ能なイオンビーム電
流を加工時間で積分して得られるドーズ量を監視するこ
とで、加工深さをｍ密に７ＩＩＩＩ呻することができる
。

上記した第４の発明手段によれば、電位のよＱ定を行５
べき箇所と予備バンプ又は予潴バクドとを配栂で接続す
ることによりテスターを用いて′Ｑｔ位測定を行うこと
ができ、このため内部回路の電位測定を正確に行うこと
ができる。

更に、一つの穴の加工中み、十分短い時間１Ｂ１隔でビ
ーム電流を測定し、これと加工速度係数の積を時間積分
し加工体積を求め、これをビームスキャン領域面積で除
して加工深さを得ることにより、加工中にビーム電流が
変化しても高い精度で深さ測定（モニタ）を達成される
。すなわち、イオンビーム等による加工においては、試
料をスパッタ作用で削るため、第５Ｆ図に示すように、
穴が深くなるとスパッタ粒子５２５が側壁に再付着する
効果が大きくなり、この結果穴がテーパ状になる。

このため開口部はビームスキャン領域と同じ面積Ａにな
るが、深（なるに従い底面積にはにくＡとなる。

実験の結果、加工穴体積は第５Ｇ図に示すように加工時
間（ビーム電流はほぼ一定と見なせる）に対し、増加率
が減りでいく。しかし加工深さは第５　Ｈ図に示すよう
に底面に平らな部分が残りている（に〉０）限り一定の
増加率で増える。しかし底面がなくなり（に＝０）穴形
状が錐体になるとこの関係はくずれることが判りた。

このことから、ｇＳＧ図に示すようにビームによりてス
パッタされる物質の体積Ｖは時間肖り一定であるが、再
付着体＆　Ｖ　ｔが穴が深くなるに従い増加するため、
加工穴体積Ｖ、−Ｖ−Ｖ、の増加率が変化するものと考
えられる。ここでビームによりスパッタされる物質の体
ａｖを、加工穴体９Ｖ□と区別し、加工体積■と呼ぶこ
とにする。

加工体積Ｖは、 Ｖ＝／ｋｉＢｄｔ 但し　ｋ：加工速度係数〔μｍＡ−’　５ｅａ−’　］
ｉＢ：ビーム電流（Ａ”ｌ で表される。この体積はスパッタ粒子の再付着がない場
合の加工穴体積に相当するので、テーパのない断面積が
いたる所でＡ（ビームスキャン領域面積）の四角柱の体
積となる。

したがって、加工深さＺを求めるには、Ｚ＝Ｖ／Ａ とすればよい。

５、　１ｉ−ｆｉ細な説明 （ｉ）実施例・１ 以下、本発明の実施例・１を第１Ａ図及び第１Ｈ図、第
１工図、第１Ｊ図により説明する。

第１Ｊ図において、イオン源ｌより引き出されたイオン
ビームは、第１．第２．第３レンズ電極（それぞれ図中
の２．３．４）により試料８上に焦点を結ぶように果末
される。ブランキング電極５に必要に応じ電圧を印加す
ることによりビームを曲げブランキング・アパーチャ６
に当て、試料８への照射を無くすことができる。デフレ
クタ電極７に偏向電圧をかけることにより、ビームを加
工領域内で走査することができる。

試料８は、ステージ９に固定され、ステージ９は図示さ
れない駆動装置により駆動される。加工中はステージ９
を固定し、ビームを偏向走査し加工を行う。

ブランキング１！Ｌ極５．デフレクタ電極７にはそれぞ
れ、プランヤングコントローラ１１．デフレクタコント
ローラ１０により、必要な電圧が供給される。

第１Ｊ図に示した装置により、加工深さを制御するフロ
ーチャートを第１Ａ図に示す。加工する場合まず加工パ
ラメータとして、ビーム径ｄと加工中り、、Ｌ、（それ
ぞれ横巾、横巾）を設定する。ｄとり、、Ｌ、の大きさ
を比較し、深さ２がドーズｆｋＤに比例する場合か否か
を判定し、それぞれ別の７０−で加工をスター′卜する
。ここで２とＤの比例関係を判定するためのｄ、Ｌ、、
Ｌ。

の関係は、被加工物により変化するため、実験によりあ
らかじめ求める必要がある。例えば、Ａｌ配線とスパッ
タＳ−〇、膜からなるＬＳＩの多層配線を加工する場合
は、Ｌ１≧４ｔかつり、≧４ｄのときＺ６ｅＤ、Ｌ、（
２！またはり、：１２ｄＯ’）とき２はＤに比例しない
。その中間領域では必要深さ精度に応じて、ＺｃｌｅＤ
と近似できるかどうかが決まる、という関係を実験によ
り得た。

２がＤに比例する場合は、第１Ａ図で左側に示したフロ
ーにより加工を行なう。加ニスタートと同時にタイマを
鋤かせ一定時間ｔ１１毎にビーム電流−を測定する。サ
ンプリング時間−３は、この範囲内でのビーム電流変動
が十分に小さい時間に選ぶ、ビーム電流の測定は、例え
ば第１Ｊ図に示す様に、加工の一走査毎に、ブランキン
グを動作させた時に、ブランキングアパーチャ６に流入
しアースに同って流れるイオン電流ｊｌｌＬを測定する
。ブランキングアパーチャ６の構造を、発生する２次電
子を全て包み込む形状にすることで、ｉＢＬはビーム底
流ｉの値に一致する。

この時、サンプリング時間ｔ８の最小単位は、１回の走
査時間となるが、これは十分短い時間である。

ｉＢＬの測定方法を第１Ｋ図＃第１Ｌ図、第１Ｍ図によ
り説明する。ブランキングを動作させ、イオンビームを
ブランキングアパーチャ６でさえぎると、イオンの衝突
により２次゛遡子３６がブランキングアパーチャ６より
発生する１発生した２次電子３６が、例えばグラ／キン
グ電１５の生成する電界に引かれて飛び去ると、２次電
子分の電流が増加した電Ｒ４！ｌｒ、が電流計１２に流
れる。この時りはもはや加工時の照射ビーム亀Ｒ４ｍに
一致しない、従って測定電流りＬを照射ビーム堀流軸に
一致させるためには、発生する２次電子３６を全てブラ
ンキングアパーチャ６で捕えられる必要がある。

第１Ｋ図に示した例では、ブランキングアパーチャ６の
上部にブランキング電極５との間をさえぎるひさし状の
部分を投げた。これにより、２次電子３６はブランキン
グ電極５の生成する電界の影響を受けないため、全てブ
ランキングアパーチャ６で捕らえることができる。

第１Ｌ図に示した例では、ブランキングアパーチャ６に
ファラデーカップ３７を設け、グラ／キング動作時には
、イオンビーム２８が７アラデーカツプ３７に入射する
様にした。これにより、２次電子３６は全て７アラデー
カツプ３７内に捕えられることができ、ファラデーカッ
プ３７からの測定′＃４Ｌ流軸りは照射ビーム電流ｉに
一致する。

、１１Ｍ図に示した例では、ブランキングアパーチャ６
とブランキング電極５の［Ｊ５に２次′酊子トラップ電
極３８を設け、２次電子トラップを源３９よりトラップ
電圧を印加する様にした。２次電子トラップ電極３８は
例えば千板電他の中央に穴を開け、そこに金属メッシユ
を設けたものである。

２次電子３６のエネルギーは数−■から数１０４ｖ程度
であるから、上記トラップ電圧は一１００Ｖ前後に設定
すればよい、これにより、２次電子３６は全てブランキ
ングアパーチャ６に向りて追いかえされ、ブランキング
アパーチャ６で捕らえることができろ。なお、トラップ
電圧がイオンビーム２８の集束性に与える影響はわずか
であり、レンズ電圧等により容易に補正が可能である。

次に、龜の値を他の電流値からｌ１ｌｆｆ接的に、計算
により求める方法について第１Ｎ図、第１０図。

第１Ｐ図、第１Ｑ図を用いて説明する。

測定ｔｉとして、イオン源から放出され第３レンズ電極
４（引出電極）に流入する全イオン電流（以下ソース電
流櫨８と呼ぶ）を用いた例を第１Ｎ図に示す、引出電源
４１を通して流れるソース電流−８を電流計４２で測定
し、Ａ／Ｄコンバータ４３でデジタル化した後、光デー
タリンク４４により測定値をＣＰＵ４５に送信する。こ
こで、柿の測定系がアースに対して加速電圧分だけ浮い
ているため、゛す気的に絶禄するために光データリンク
４４を用いる。ＣＰＵ４５では、あうかじめ実験により
得たソース電流ｉＢ　と照射ビーム電流りの関係 ｔＢ　＝　ＦＣ４ｇ）　　　・・・・・・・・・・（３
）を用いて、測定値輸からｊｌの値を算出する。

実際に実験を行なった結果、上記輸と！Ｂの関係Ｆ（輸
）は、第１０図に示す様に１次関数４　　Ｂ　　ｚ　　
　ａ、　　４Ｂ　＋ρ、　　　　　拳ｅ　＊　１１６　
＠　ａ　＊　鳴ａ　　（４）により十分な精度で表わす
ことができた。

次に測定電流として、第３レンズ電極４（ビームリミッ
ティングアパーチャ）によりて照射イオン愈を制限した
残りの電流（以下アパーチャ透光６ムと呼ぶ）を用いた
例を第１Ｆ図に示す、第３レンズ電極４から流れる、ア
パーチャ電流４人を電流計４６で測定し、Ａ／Ｄコンバ
ータ４３でデジタル化した後、ＣＰＵ４５に送信する。

ＣＰＵ４５ではソースを光りを用いた場合と同様に、あ
らかじめ実験により得たアパーチャ電流４Ａと、照射ビ
ーム電流ｉＢの関係 １ｎ＝Ｇ（シム）　　・・・・・・・・・・（５）を用
いて、測定値シムからｔＢの匝を算出する。

実験によれば、上記６ムとｉＢの関係Ｇ（ｊム）も、第
１Ｑ図に示す様に１次関数 ｔＢ　　　二＝ＩＩ霊　ｊｇ　＋ρｌ　　　　Ｉｌ−彎
拳・・１９舎　（６）により十分な精度で表わすことが
できた。

−８や一ムの値を測定し、計算により１Ｂの値を求める
これらの方法では、計算に用いる関数Ｆ（憾８）あるい
はＧ（ｉム）の精度が深さ精度に影響を与える＊Ｆ（’
ｇ）やＧ（ｊム）を１次関数で近似した場合、加工深さ
５μｍに対して±０．３μｍの深さ制御が可能であった
。しかしさらに５μｍ以上の加工を行う場合や、より高
い深さ精度が要求される場合には、ＦＣ４ｇ）やＧ（４
Ａ）の精度が問題となる可能性がある。

ブランキングアパーチャの構造は多少複雑になるが、よ
り高い深さ精度を得るためには、４ＢＬを用いて４Ｂの
値を直接測定する。前述の方法が適している。

以上のようにして得たｔＢ（ｓＡ）とｔＢ〔ｐａｅ〕の
積に、加工速度係数−〔μｄ／＊Ｃ）を乗じて、サンプ
リング時間内のスパッタ体積の増分△Ｖ〔μｍ〕を求め
る。

ΔＶ　＝　Ａｗｉｎｔｓ　　・−ｅｏｍ・・（７）加工
開始からのスパッタ体積Ｖ〔μｍ〕にΔＶを加えて、さ
らに加工部開口面＆　ＡＣμｍ’）（ＡＷＬ、　ＸＬ、
　’）で除することにより、現在の加工深さ２〔μｍ〕
が算出できる。

Ｖ　”　Ｖ＋ｋ　Ｍ　ｉ　Ｂ　ｔ　Ｂ　　＊＊ｅ＠＠−
＊−（３）Ｚ　＝　Ｖ／Ａ　　　　　・・・・・・・・
・・（９）求めたＺが、設定した目標深さＺｏを越える
まで加工ｔｅａ毎に操り返し、Ｚ６を越えた時点で加工
をストップする。

以上の７０−の中で、１加工部度係数ｋＭの値は被加工
物の材質Ｍにより変化する。そこで、多層試料を加工す
る場合は、　　ｉＢのサンプリング毎に材質Ｍを判定し
、ＡＭの１直を定める必要がある。

材質Ｍの判定は、例えばあらかじめ被加工物の各層の厚
さを干渉計等により測定し、材質Ｍを深さＺの関数！（
２）として求めておき、サンプリング時点の２の値によ
り判定を行う。

第１Ｈ図に材質関数／（Ｚ）の例を示す。第１　Ｈ図に
示した多層構造を、上層から頭に加工する場合、加工深
さＺの進行に伴い材質はグラフのように変化し、これが
材質間ａ／（２）となる。

次にＺがＤに比例しない場合は、第１Ａ図で右側に示し
たフローにより加工を行う、加ニスタートと同時にタイ
マを働かせ一定時間ｔＢ毎にビーム′邂流−Ｂを測定す
る１１’Ｂ（’Ａ：ｌにｔＢ〔ｐａｅ〕を乗じて、サン
プリング時間内のドーズ蕾の増分ΔＤ＝ｉ　Ｂ−１Ｂを
求め、加工開始からのドーズ量にΔＤＣＩＩＣ）を加え
て累積ドーズ１ｉｃＤ（ルｃ’！を求める。

Ｄ＝Ｄ十京Ｂ”ｉＳ　　会・・・・・・・・・（（）あ
らかじめ求めておいた、ＺとＤの関係Ｚ＝！（ト）と求
めたＤかも現在の加工深さ２〔μｍ〕を得る。

Ｚが設定目標深さｚｏを趨えるまで、加工をｉＢ毎に繰
り返し、Ｚｏを繰えれ時点で加工をストップする。

第１Ｉ図に２とＤの関係を表わした加工深さ関数Ｚ；ｆ
（ト）の例を示す。実際の加工を行う前に、加エコ所と
同じ層構造のサンプルを用い、Ｄを変化させて試し加工
を行い、加工穴の栄さＺを電子頌微鏡等により実測して
、上記の関数関係Ｚ　＝ｘ　ｔ■を得る。ｚ＝ｌ（ト）
は単調増加関数である。従って、上記試し加工は加工を
行つ深さ全般にわたり、詳細に行う必要はなく、目標深
さｚｏの前後のみ詳細に行い、残りの領域はＺ＝！〕を
直線で近似すればよい。例えば第１工図に示した多層構
造を、ＡＪｒ４まですなわち目標深さ４μｍまで加工す
る場合、深さＺが４μｍｍ債となる領域のみ、詳細に試
し加工を行い、残りの領域を直線で近似すると、グラフ
の関係を得るが、これが加工深さ関数！（ト）となる。

以上の加工フローを実現する制御装置の構成例を第１Ｊ
図に示す。データメモリ２７に、ｔＢｐｄｇＬｘ　、　
　Ｌｘ　ｐ　Ｍ＝　ｆ　（ＺＬ　Ｚ＝　！ｏ））ｅ　Ｚ
ｏ　等ノ必要なデータを入力する。加工中は、ブランキ
ングアパチャー６で検出したビーム電流ｉＢを、電流計
１２で測定し、Ａ／Ｄコンバータ１３でデジタル化した
イざ号を、制御装置に送る。加工開始と同時に、タイマ
ー１４が働き、ｉＢ毎にトリガ信号がＡ／Ｄコンバータ
１３に送られ、Ａ／Ｄコンバータ１３が動作し、ｉＢの
値がスイッチ回路１５に送られる。入力データ’ｐ　Ｉ
ＪＩ　ｐ　Ｌｔの値から、判定回路１６がＺとＤの比例
関係を判定し、スイッチ回路１５で６Ｂの値を次の回路
に振り分ける。

２とＤが比例する場合、４Ｂの値は乗算回路１７側に送
られる。深さＺと材質間ｔ１Ｍ＝ｆ■から判定回路２１
が材質Ｍを判定し、ＡＭの値を設定する＊　’！Ｉ＋’
８．”Ｍの値を乗算回路１７で乗じ、加算回路１８でス
パッタ体積Ｖの値を求め、さらに除算回路１９で開口面
積ＡでＶを除することにより、現在の深さＺを算出する
。ここで人の値は乗算回路２２により、Ｌ、、Ｌ、の値
から求められる。Ｚと目標深さＺｏを比較回路２０で比
較し、２がＺｏを越えた時点でブランキングコントロー
ラ１１に信号を送り、ブランキング電極に電圧を印加し
加工を停止する。

２とＤが比例しない場合、ｉの値は乗算回路２３４Ｊｇ
Ｊに送られる。シＢｐｔＢの値を乗算回路２３で乗じ、
加算回路２４で累積ドーズｉＤの値を求め、さらに判定
回路２５で、Ｚ−！０から現在の深さ２を求める。２と
目標深さｚｏを比較回路２６で比較し、２がＺｏを越え
た時点で、ブランキングコントローラ１１に信号を送り
加工を停止する。

以上説明したように本発明によれば、ビーム電流の変動
を無視できない時間にわたり加工を行５場合でも、十分
短い時間間隔で測定した電流値をもとに、加工深さを制
御できるので、高い深さ積度の穴を加工できる効果があ
る。

（２）実施例・２ 第２Ａ図は本発明の実施例・２の工であるイオンビーム
加工方法を説明するためのウェハの拡大部分断面図、第
２Ｂ図はそのイオンビーム加工方法に使用する加工装置
を示す概略構成図、第２Ｃ図は前記加工装置の試料台を
拡大して示す概略斜視図である。また、第２Ｄ図（ａ）
は加工用基準マークの表面におけるイオンビームの走査
状態を示す概略説明図、第２Ｄ図（ｂ）はその際の二次
電子の検出強度を示す説明図である。さらに、第２Ｅ図
（ｊＬ）〜（ｄ）には加工用基準マークの平面パターン
の変形例を示し、第２Ｆ（ａ）〜（ｂ）には加工用基準
マークの断面形状の変形例を示しである。加えて、第２
Ｇ図（ａ）は加工用基準マークの他の例金示す拡大部分
断面図であり、第２Ｇ図（ｂ）はその概略平面図である
。

本実施例のイオンビーム加工方法に使用される加工装置
は、第２Ｂ図に示すように２０１〜２３２によりて構成
されている。

すなわち、第２Ｂ図において、装置本体の上部に設けら
れた２０１はイオン源エミッタテアリ、このイオン源エ
ミッタ２０１の内部には図示されないが溶融液体金属等
のイオン源が収容されている。前記イオン源エミッタ２
０１の下方には引き出し電極２０２が設けられており、
真空中にイオンを放出させる構造となっている。当該引
き出し電極２０２のさらに下方には靜屯レンズとして機
能する第ルンズ電極２０８およびアパーチャマスクとし
て機能する第１７バーチヤ電極２０３が位置されている
。前記第１７パーチヤ寛極２０３の下方には、第２レン
ズ電ａｚｏ４．ｇｚアパーチャを極２０９、ビーム照射
のＯＮ、ＯＦＦを制御するブランキング１ＪＬ極２０５
．＃らに第３アパーチヤ電極２０６および偏向電極２０
７が設けられている。

このような各電極の構成によって、イオン源エミッタ２
０１かう放出されたイオンビームＢは、集束ビームとし
て形成され、前記ブランキング電極２０５および偏向Ｉ
！極２０７によりてＴｌｌ＋＋ｍされて被加工物である
ウェハ２１２上に照射される構造となっている。

前記ウェハ２１２は試料ステージ２１５上の資料保持器
２１３上に載置され、当該試料ステージ２１５は、傍部
に設けられたレーザーミラー２１４を介してレーザ干渉
測長器２１６によって位狸認威を行いつつステージ駆動
モータ２１７によってその位！合わせを行うようになっ
ている。

なお、前記ウェハ２１２の上方には二次イオン・二次電
子検出器２１１が配置されており、被加工物２１２から
の二次イオンおよび二久″闇子の発生を検出する構造と
なっている。

また、前記二次イオ／・二次電子検出器２１１の上方に
位置される２１０は電子シャワーであり、ウェハ２１２
上における電荷の帯電を防止する構造となっている。

以上に説明した処理系内部は、図中の２１８で示される
真空ポンプによって真空状態を維持される構造となって
いる。また、前記各処理系は、外部に設けられた各制御
部２１９〜２２３によって作動を制御されており、各制
御部２１９〜２２３はさらに各インターフェイス部２２
４〜２２８を介して制御コンビエータ２２９によって制
御される構造となっている。なお制御コンビ、−夕２２
９はターミナル２３０１磁気デイスク２３１およびＭＴ
デツキ２３２等により入出力およびデータの記録が行わ
れるようになっている。

前記加工装置においては、たとえば磁気ディスク２３１
に記憶されている位置データに基づいて、試料ステージ
２１５が制御部２２２によって制御される駆動モータ２
１７によりＸＹ方向に所足の距離だけ移動できるように
構成されている。その際の実際の移動距離と位置データ
との微小ずれは、第３図に示すようにレーザー干渉副長
器２１６から発射されたレーザー光Ａが、各レーザーミ
ラー２１４を経て前記試料台２１５のＸ方向の壁面およ
びＹ方向の壁面とで反射され、再びレーザー干渉副長器
２１６に入射されて互いに干渉することを利用して求め
られ、その位置ずれの情報は適宜前記偏向を極２０７を
制御するための偏向制御部２２０に入力され、イオンビ
ームＢの照射位置の微小補正ができるように構成されて
いる。

第２Ａ図には、試料であるウェハ２１２の一部が拡大し
て示しである。前記ウェハ２１２は、その本体がシリコ
７Ｃ８Ｌ　）単結晶等からなる半導体基板２１２ａかう
なり、該半導体基板２１２ａには３層からなる多ノー配
線が形成されている。すなわち゛、最下層には第１配線
２３３とその上に被着形成された第１絶縁層２３４とか
らなる第１配線層２３５、その上層には第２配ｍ　２３
３　ａとこの上に被着形成された第２絶縁層２３４ａと
からなる第２配線層２３５　＆　ｓさらに最上層には第
３配ｄ２３３　ｂとその上に被着形成された第３絶縁層
２３４ｂとからなる第３配線層２３５ｂがそれぞれ積層
されている。

前記多層配線層においては、第１．第２および第３の各
配υ層２３５．　２３５　ａ、　　２３５　ｂには、そ
れぞれの層を加工するために使用する加工用基準マーク
２３６，２３７および２３８が設ゆられている。加工用
基準マーク２３６はこれらに限るものではないが、その
平面形状を、たとえば第２Ｅ図（ａ）〜（ｄ）に示す形
状にすることができ、またその断面形状も、第２Ａ図に
示すものと同構造の突出形状（第２Ｆ図（＆））とする
ことも、あるいは第２Ｆ図（ｂ）に示すような溝形状と
することも可能である。またこのときの加工用基準マー
ク２３Ｇの形成材料もアルミニウム（八り等の檀々のも
のを使用できるが、均一な層厚で形成できるものが望ま
しい、また該加工用基準マーク２３６等は、各層の配線
を形成する際に同時に形成されるものである。

ｉ＠２Ａ図において、前記加工用基準マーク２３６の上
方には、さらに第１絶縁層２３４、第２配線２３３ａｓ
第２絶縁層２３４ａ％第３配線２３３ｂが順次積層形成
されており、最上層の第３配騰２３３ｂは、外部に露出
された状態となっている。

前記各層は均一かつ高精度の層厚を有しており、したが
ってこのような加工用基準マーク２３６の直上に位置す
る第３配線２３３ｂの表面には、下層の加工用基準マー
ク２３６の形状がそのまま正確に反映されており、該加
工用基準マーク２３６の上端左右のエツジが最上面に位
置する第３配線２３３ｂにおいてエツジ部Ｅ１およびＥ
、として反映されている。このエツジ部Ｅ１およびＥ、
は、加工用基準マーク２３６のエツジと比較して平面方
向に一定の広がりを有しているが、当該広がりは積層数
に比例しており、加工用基準マーク２３６０両エツジ間
の中心は、たとえ中間の各層において多少の平面的位置
ずれがありたとしても、前記エツジ部Ｅ、とＥ、との中
心に正確に一致している。したがって、前記エツジ部Ｅ
、およびｇ８の位置を特定できれば、必然的に最下層に
位置する加工用基準！−り２３６の中心をも正確に特定
できることになる。

このような位置の特定技術をさらに詳しく説明すると以
下の通りである。

すなわち、以下においては、前記加工用基準マーク２３
６を基準に位置決めをして、第１配線層２３５の第１配
４１ｊＩ２３３にイオンビームを照射してその切断加工
を行う場合について説明する。

先ず、ウェハ２１２を加工装置の試料ステージ２１５の
所定位置に載置した後、真空ポンプ２１８を作動させて
製雪内部を所定の真空状態にする。

次いで、磁気ディスク２３１に記憶されている位置デー
タに基づいてステージ駆動モータ２１７を作動させて試
料ステージ２１５を、イオンビームが第１配逍層の加工
用基準マーク２３６の上方にくる位置まで移動させる。

そして、第２Ｄ図（ＪＬ）で略示するように加工用基準
マーク２３６０反映された最上層の第３配ｆｉ２３３ｂ
の表面において、千ツジ部Ｅｌ　およびＥ、を越える範
囲にわたってイオンビームＢを走査し、その時に発生す
る二次電子Ｃを検出し、その二次電子Ｃの検出量の変化
から前記下Ｉｆ！４に位置する加工用基準マーク２３６
の位置を把迩する。このときの二次電子Ｃの検出状態を
示したのが第２Ｄ図（ｅ）であり、二次電子量は第３配
＃４２３３　ｂｆ）：Ｘ−ｙジ部分Ｅ、　ｇよびＥ。

の部位で増加しピーク値となる。この二次電子の検出強
度のピーク位ｊかう、加工用基準マーク２３６のエツジ
部の位置座標、強いては該加工用基準マーク２３６の中
心の位置座標を算出することができる。

このとき、本実施例によれば加工用基準マーク２３６は
、直接はウェハ２１２の表面に露出されていないものの
、その形状は層数に比例して正確に最上層の第３配Ｊ２
３３ｂの段差、すなわちエツジ部に反映されているため
１本来最下層に位置する加工用基準マーク２３６の中心
部位を精度曳く算出することが可能となる。

このようにして、最下層の加工用基準マーク２３６の中
心位置を特定できることによって、当該最下層に形成さ
れている配線状態の位ｆ関係を正確に算出することが可
能となる。

次に、前ｄｅのよプにして得られた位！情報に基づいて
、予め磁気ディスク２３１等に記憶されている加工位置
の位置座標を制御部２２２に入力し、ステージ駆動モー
タ２１７を作動させて、当該最下層の第１配＠２３３の
切断加工を行うことができる。第２Ａ図においては、加
工用基準マーク２３６から距離ｌだけ離れた部位の切断
加工を行う場合について図示している。すなわち、この
よ５に最下層に位置する配線２３３の切断加工を行う際
に、同じく最下層に位置する加工用基準ｆｆ　−り２３
６が正確に反映された最上層の第３配絽２３３ｂのエツ
ジ部ＥｌおよびＥ、を基準に位蓋合わせを行うことがで
きるため、極めて精度の高い位ｆｆ認識が可能となり、
配線２３３の誤切断等を有効に防止できる。

な２．このときのイオンビームＢの加工技術について間
単に説明すると、予め磁気ディスク等に記憶されている
情報に基づいて、イオンビームＢの照射量、照射時間、
加速電圧または偏向電極２０７に印加する電圧等を調整
しながら、一定時間、所定の走査幅でイオンビームＢを
照射することにより、所望の深さおよび幅で前記配線層
のエツチング加工を行うものである。

なお、以上の説明では最下層に位置される加工用基準マ
ーク２３６の形状が反映された最上層の配置ｓ　２３３
　ｂのエツジ部ＥＬおよびＥｘｔ；Ｊ鷹することで位置
決めを行う場合について説明したが、これに限らず前記
加工用基準マーク２３６の上層を所定範囲内でエツチン
グ除去して、当該加工用基準マーク２３６を直接外部に
露出させた状態とし、これを基準に最下層の配線２３３
の切断加工を行うようにしてもよい。

なお、加工用基準マーク２３６としては第２Ａ図に示す
ような単一のものでなく、第２Ｇ図に示すような構造の
ものであってもよい、すなわち、第１配線２３３と同梁
部位に二つの加工用基準マーク２３６および２３９が併
設されてなる第１パターンが形成され、該第１パターン
の上には、第１絶縁層２３４を介在させることなく第２
パターン２４０が、さらに該第２パターン２４０の上に
は第３パターン２４１が直接被着形成されている。

前記第１パターン、第２パターン２４０および第３パタ
ーン２４１は、それぞれの層と同乗部位の各間ｔ！（図
示せず）と同工程で形成することができ、その際加工用
基準マーク２３６，２３９の上方に位置する第１、第２
および第３の各絶縁層２３４、　２３４　ａ、　　２３
４　ｂはエツチング除去されるため、第３パターン２４
１は露出された状態となりている。このように各層間に
絶縁層を介在させない構造とすることにより、さらに高
精度に最下層の加工用基準マーク２３６および２３９を
最上層の形状に反映させることができる。

前記並列の加工用基準マーク２３６，２３９を使用する
場合には、第２Ｇ図中左に位置する加工用基準マーク２
３６の右側のエツジが第３パターン２４１のエツジ部Ｅ
、に、また右に位置する加工用基準マーク２３９の左側
のエツジが第３ノくターフ２４１のエツジ部Ｅ２にそれ
ぞれ正確に反映している。したがりて、前記エツジ部Ｅ
、およびＥ、の中心位置は、正確に加工用基準マーク２
３６および２３９の中心位置に対応している。そこで、
第３パターン２４１の表面にイオンと一部を走査すると
、第２Ａ図で説明した場合と同様にエツジ部Ｅｌおよび
Ｅ、で二次電子の検出強度が大きく変化することから、
該エツジ部Ｅ、およびＥ、の位置座標が正確に求めるこ
とができる。その結果、前記エツジ部Ｅ１およびＥ、の
位置座標から加工用基準マーク２３６と２３９との中心
位置を正確に特定することができ、該中心位置を基準に
被加工部の位置決めを行うことができるため、該被着加
工部の位置の特定を極めて正確に達成することが可能と
なり、前記第２Ａ図の場合と同様に被加工部の加工を高
精度で行うことができる。

このように、本実施例によれば以下の効果を得ることが
できる。

（ｉ）イオンビーム加工において、被加工部である第１
配線と同一層に該被加工部の位置決めを目的とする加工
用基準マーク２３６を設け、この加工用基準マーク２３
６の形状が正確に反映された最上ノーの配線２３３ｂの
形状を基準に位置決めを行うことにより、各層間に水平
方向の位置ずれを生じている場合であっても前記被加工
部の位置決めを極めて高精度で行うことができるので、
正確な位置に、かつ藺精度でビーム加工を施すことが可
能となる。

（２ン　　前記（ｉ）で示した加工用基準マーク２３６
のエツジが反映したエツジｓＥｉおよびＥ！が形成され
ている第３配Ｊ２３３ｂの表百にイオンビームを走査し
、その際に発生する二次電子の検出強度の変化から前記
エツジ部ＥｌおよびＥ、の位置座標を特定することによ
り、前記加工用基準マーク２３６の中心位置の座標を高
精度で特定できるので、イオンビームを用いた切断加工
の精度を更に向上することができる。

（３）二つの加工用基準マーク２３６，２３９を併設し
、該マーク２３６，２３７の上層に層間絶縁層を形成す
ることなく第２バター／および第３パターンを積層形成
することにより、前記二つのマ一りの対向する位置のエ
ツジが最上層の第３パターンのエツジ部Ｅ１およびＥ！
とじてさらに正確に反映させることができるため、当核
エツジ部Ｅ。

およびＥ、の位置座標より前記加工用基準マーク２３６
と２３９との中心位置を正確に特定することが可能とな
り、被加工部の加工精度をさらに高めることができる。

第２Ｈ図は本発明の実施例・２の■であるイオンビーム
加工方法を説明するためのウェハの拡大部分断面図であ
り、第２工図は加工用基準マークとずれ検出用マークの
関係を説明するための両マークの拡大平面図である。

本実施例・２の■は、前記実施例・２のＩで使用したも
のと基本的に同一の機能を備えた加工装置を用いてＬＳ
Ｉの下層配線層にある配線の切断加工を行うものである
が、第１層の加工を目的として設けられている加工用基
準マーク２３６の位置の特定の仕方が相違するものであ
る。

すなわち、第２Ｈ図には本実施例・２の■に適用するＬ
ＳＩの一部が示されているが、このＬＳ■は前記実施例
・２０Ｉの場合と同様に第１配線層２３５、第２配線層
２３５ａおよび第３配線層２３５ｂの３層からなる多層
配線層を有するものであり、第１配線−２３５には第１
配線２３３を加工する場合の位置決め基準に使用する加
工用基準マーク２３６が形成されている。本実施例・２
の■では、さらに前記加工用基準マーク２３６の上方の
第３配？ｆｓ層２３５ｂの領域には層間の加工ずれを検
出するためのずれ検出用マーク２４２が形成されており
、さらに同じ第３配疎層２３５ｂには加工用補助マーク
２４３が形成されている。

なお、第２Ｈ図においては、第３Ｎ配腺層２３５ｂの一
部がエツチング除去され、前記ずれ検出用１−り２４２
と加工用補助マーク２４３が外部に露出された状態とな
っている。

本実施例・２の■では、まず光学顕微′１ｉ８２４４に
よりて前記加工用基準マーク２３６とずれ検出用マーク
２４２とのずれ量を測定する。このずれ量が第１配、￥
ｉ！Ｒ１ｆ１２３５と第３配線層２３５ｂとの間の各層
間に生じている層間ずれ童の総址とじて現れる。ところ
で、前記ずれ検出用マーク２４２は、たとえば第２工図
に示すように並列方向に複数個設けられており、各検出
ｉ−り間の中心間距離は、ｖＪＺ　Ｉ図において最左端
よりｎｌ＋＝３．６μｍ、　ｍｆｉ　＝　３，３μｍ、
ｒｎｌ＝４．２μｍ、　ｍ４＝ｘ４．４μｍというよう
に次第に間隔が広（なるような位置関係で形成されてい
る。一方、前記基準パターン２４５においては、各基準
パターン２４５の間隔は、たとえ、ばｎ　＝　４．０μ
ｍとして等間隔で形成されている。

これらのずれ検出用マーク２４２と基準パターン２４５
との位ｔＩｔ関係は、第２工図に示すような５個のパタ
ーン組を設定した場合、本来的には中央に位置されるず
れ検出用マーク２４２ｍと基準パターン２４５ｍの組が
互いの中心線において一致する関係となるように設計さ
れている。したがって、最下層とから最上層までのいず
れかの層間において平面的な位１ずれを生じている場合
には、前記中央のずれ検出用マーク２４２ｍと基準パタ
ーン２４５ｍとの軸中心は一致しないことになる。

本実施例・２の■の第２工図においては中央に位置する
ずれ検出用マーク２４２ｍと基準パターン２４５ｍとの
軸中心は一致しておらず、左から２個目のずれ検出用マ
ーク２４２と基準パターン２４５の中心軸が一致した状
態となっている。したがワて、第２工図は最上層の形成
が最下層に比較して左方向に０．２μｍずれていること
が容易に認識できる。

なお、各基準パターンの中心軸位置は、ずれ検出用マー
ク２４２と基準パターン２４５のエツジ部Ｅ、およびＥ
、からの距離ｍを測足することで容易に認識することが
できるようになりている。

このように、ずれ検出用マーク２４２と加工用基準マー
ク２３６との間に０．２μｍのずれが存在する場合には
、加工用補助マーク２４３を基準に被加工部の位置決め
を行う際に、該加工用補助マーク２４３に対して右方向
に０．２μｍだけ座標の数値を補正をする。そのＩＮ！
果、第３配線層にある加工用補助マーク２４３を基準に
して被加工部の位置を特定する場合でも、極めてｆｆ度
良く特定でき、正確な位置に高精度で第１配称２３３を
切断する加工を行うことかできる。

以上の説明では図中左右方向の関係についてのみ触れた
が、図中上下方向の位置ずれに対しても同様に取り扱う
ことができる。

以上本発明者によりてなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。

たとえば、イオンビームを走査して位置認識を行うため
の手段としては二次電子の検出強度変化を利用する場合
について説明したが、二次イオンの検出強度やイオン種
の変化を利用してもよい。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるウェハに適用した場
合について説明したが、これに限定されるものではなく
、たとえば、多層構造を有するものには全て適用できる
。

本願において開示される発明のうち代表的なものにより
て得られる効果を簡単に説明すれば、下記の通りである
。

すなわち、試料の所定深さの内部層に位置する被加工部
にイオンビームを照射して該被加工部の加工を行う際に
、前記被加工部と開閉または略同深に形成した加工用基
準マークを参照してイオンビームの照射位置を決定し、
当該部の加工を行うことにより、被加工部の位置決めの
基準とすることを目的に形成された加工用基準マークを
参照してイオンビームの照射位ｔｆヲ決めることができ
るため、正確な位置でのイオンビーム加工が達成される
ものである。

（３）　　実施例・３ 第３Ａ図は本発明の実施例・３であるイオンビーム加工
装省の４！部を示すブロック図であり、第３ＢＩ９はイ
オンビーム加工が施される本発明の半導体装置の一例の
平面図、第３Ｃ図および第３Ｄ図は半導体装置の一部の
ｍ面図である。

水平面内において移動自在なＸ−Ｙテーブル３０１の上
には、フォトリングラフィを繰り返すことによりて所定
の物質からなる薄膜を堆積させることによりて複数の半
導体装ｔｆ　３０２　ａが形成された半導体ウェハ３０
２（被加工物）が所定の姿勢で着脱自在に載置されてい
る。

この場合、半導体ウェハ３０２に形成されている半導体
装ｆ１３０２　ｍには、その素子領域３０２ｂ（第２の
部位）とともに、試加工領域３０２ｃ（第１の部位）が
形成されている。

また、半導体装置３０２．の素子領域３０２ｂには、絶
吟基板３０２ｄの上に第１層アルミ配線３０２　ｅ、層
間絶縁［３０２ｆ、第２層７　／’　ミ配線３０２　ｇ
、層間絶縁膜３０２　ｈ、第３層アルミ配置３０２　ｉ
、　／＠ｔｋｎ４’ＡＲａ３０２　ｊ、第４層アルオ配
暖３０２に、（ｌ終保穫膜３０２１などを積層した多層
配線構造を有する論理素子が形成されており、前記試加
工領域３０２ｃは、深さ方向における物質の堆積構造お
よび該４積祠遺の形放槓歴などが素子領域３０２ｂと同
一にされている。

Ｘ−Ｙテーブル３０１は、サーボモータ３０１龜を介し
て駆動されるとともに、レーザ干渉計３０１ｂによって
変位が検出されるように構成されており、Ｘ−Ｙテーブ
ル制御＠３０１ｅによってクローズドルーズでＭ密に変
位が制＃可能にされている。

Ｘ−Ｙテーブル３０１の上方には、イオン源３０３が下
向きに設けられており、Ｘ−Ｙテーブル３０１に載置さ
れた半導体ウェハ３０２に向けて、たとえばガリウム（
Ｇａ　＞などのイオンからなるイオンビーム３０４が放
射されるように構成されている。

イオン源３０３から半導体ウェハ３０２に至るイオンビ
ーム３０４の経路には、引き出し電極３０５　ｍ、収束
レンズ詳３０５　ｂ、静電偏向レンズ群３０５ｃなどか
らなるイオンビーム光学系３０５が配設されており、イ
オンビーム３０４を構成するイオンの加速・収束・選択
、さらには半導体ウェハ３０２に対するイオンビーム３
０４の入射位置の制御などが行われる構造とされている
。

さらに、イオンビーム３０４の経路には、イオンビーム
電流ＩＢを検出するイオンビーム電流検出手段３０６が
設ゆられている。

また、半導体ウェハ３０２が載置されるＸ−Ｙテーブル
３０１の近傍には、イオンビーム３０４が入射する際に
半導体ウェハ３０２から発生される二次イオン・二次電
子などの荷電粒子または発光スペクトル３０４ａを検出
する検出手段３０７が配設されており、この検出手段３
０７は、前記のイオンビーム電流検出手段３０６ととも
にドーズ童演算部３０８に接続されている。

ドーズ量演３１９Ａ３０８は、たとえば、検出手段３０
７を介して検出される半導体ウェハ３０２からの二次イ
オン種の変化や二次電子の量の変動、発光スペクトルの
変化などに基づいて、半導体ウェハ３０２に形成された
半導体装置３０２ａの多層間−ａ構造を構成する各層の
加工の所要時間を計測するとともに、各々の所要時間に
よってイオンビーム９Ｌ流１．を積分することにより、
半導体装Ｉｆ　３０２　ａの多層配線構造を構成する各
層の単位面積の加工に要するドーズ慧を算出し、算出さ
れたドーズ童は、ドーズｆ＃！珀部３０９に記憶される
ように構成されている。

Ｘ−Ｙテーブル３０１．イオン源３０３．イオンビーム
光学系３０５．イオ／ビーム電流検出手段３０６．検出
手段３０７などは、真空容器３１０の内部に収容されて
いる。

真空容器３１０には、たとえば所定の真空ポンプなどを
多段に接続するなどして構成される排気手段３１１が接
続されており、内部が所望の真空度に排気可能にされて
いる。

さらに、真空容器３１０には、ゲート弁３１２を介して
、外部扉３１３を備えた予備排気室３１４が接続されて
おり、真空容器３１０の内部の真空度を損なうことなく
、ｘ−ｙテーブル３０１に載置される牛導体りエハ３０
２の搬入および搬出が可能にされている。

また、Ｘ−Ｙテーブル制御部３０１　ｃ、イオンビーム
光学系３０５．ドーズ量演算部３０８．排気手段３１１
などは、制御計算機などからなる主制御部３１５によっ
て統括して管理されろように構成されている。

以下、本夾施例の作用について説明する。

まず、Ｘ−Ｙテーブル３０１を適宜移動させることによ
って、半導体ウェハ３０２に形成された半導体装ｔｉｆ
３０２ａの試加工領域３０２Ｃが、イオン源３０３の直
下に位置決めされる。

次に、イオンビーム３０４を照射することにより、試加
工領域３０２ｃを加工平面の面積Ａ・〔μｄ〕で加工す
る作業が開始される。

この面ＭＡ・は、所要の加工深さに対して充分大きく設
定され、加工部位の凹部の７スベクト比が小さくなるよ
うに、すなわち、加工部位から発生される荷′ｆＸ粒子
または発光スペクトル３０４ａが検出手段３０７に充分
に検出されるように設定される。

この時、ドーズ量演算部３０８は、検出手段３０７を介
して検出される荷ｔ６．子または発光スペクトル３０４
ａの二次イオンのｓｐが切り替わる時刻、または二次電
子の強度、または発光スペクトルが変化する時刻などに
よって、最終保護膜３０２１、第４１−アルミ配線層３
０２に、層間絶碌膜３０２ｊ・・・・・・の各々の加工
に要した時間Ｊ（ｉ＝１．２．３・・・・・・）〔Ｓ）
を計測するとともｌこ、イオンビーム電流検出手段３０
６を介してイオンビーム電流Ｉｌｌ　・［：ｎＡ：］を
計測する。

ここで、各１噌を構成する物質のスパッタ率をＪ　（μ
ＰＩＩＳ−’　ｎＡ−’）とすると、加工時間ｔ１にお
ける加工深さＺｉ（μｍ〕は、 で与えられる。

従りて、各層の単位面積の加工に要するドーズ蓋ＤＩは
、 Ｄｉ＝Ｚｉ／Ｋｉ により把握される。

すなわち、ドーズ量演Ｘ部３０８は、各層の加工に要し
た加工時間ｔ　１と加工中のイオンビーム電流ＩＢとに
基づいて、各層の単位面積当たりの加工に要するドーズ
量Ｄｉ＝Ｚｉ／Ｋ量を計算し、ドーズ量格納部３０９に
格納する。（第１の段階）次に、主制御部３１５は、ド
ーズ量格納部３０９に格納された個々の層の単位面積当
たりの加工に要するドーズ量Ｄ１を読み出し、素子領域
３０２ｂのカロエにおける目標ドーズ１ｔＤＴｏ量を計
算する。

いま、素子領域３０２ｂに、最上１−の最終保護膜３０
２ノから第２層アルず配線３０２ｇまで６層を貫通する
面ＳＸｔ　　（μｄ〕の穴を穿設し、第２層アルミ配線
３０２ｇを切断する加工の場合を考えろと、必要となる
単位面積当たりのドーズ量りは、 Ｄ＝Ｄ１＋・・Ｄ・十りマ・Ｃ□ ”’Ｚｔ／ｋｔ＋・・＋Ｚａ　／　ｋ、　十（Ｚ？　／
　ｋｔ　）　Ｃｔ（ｎＡｌｓ・μｍ　〕 となる。

ただし、ＣＬは、最終加工層における加工深さのばらつ
きを考ｉｌｌ、て決定される過剰加工係数で、この場合
、たとえば０．２程度に設定される。

また、Ｚ、／に、＋　−−十Ｚ＠／ｋａ　は所定量加工
部であり、（Ｚｙ／ｋｙ　）Ｃｓは過剰加工部を示して
いる。

そして、素子領域３０２ｂに穿設すべき加工穴全体の加
工に要する目標ドーズｆｔＤＴｏｔは、Ｄｒｏ〒＝］）
Ａｔ　　・（ｉ／ｆ（ａ））［ｎＡ−ａ〕 として得られる。

ここで、ｆ（ａ）は、素子領域３０２ｂに穿設される加
工穴のアスペクト比ａに応じて変化する加工効率を示す
係数であり、ｆ（ａ）≦１である。

すなわち、アスペクト比ａが大きい程、加工効率は低下
しｆ（ａ）が城少するので、ＤＴＯＴは増加する。

上記のＤｙｏ〒の計算と同時に、Ｘ−Ｙテーブルｌを適
宜駆動することによって、目的の素子領域３０２ｂがイ
オン源３０３の直下に位置決めされる。

そして、加工部位のアスペクト比などに影響されること
なく容易に計測可能なイオンビーム電流ＩＢおよび加工
時間を観測しながら、加主面積Ａ１の領域の加工が開始
され、イオンビーム電流ＩＩを加工時間で積分して得ら
れるドーズ量が、目標ドーズｆＤＴＯＴに達するまで加
工をｇ続し、加工終了時には、素子領域３０２ｂに面ｌ
Ｉｔ　Ａ　ｔ　で過不足のない深さの穴が穿設され、第
２層アルミ配線３０２ｇが確実に切断された状態となり
、たとえば、第２／ｇアルミ配線３０２ｇの切断による
半導体装ｆ３０２＆の論理修正・設計不良対策・不良解
析などが、より下側の絶縁層などを損傷することなく正
確に行われる。（第２の段階）このように、本実施例に
よれば、以下の効果を得ることができる。

（ｉ）　　半導体フェノ・３０２に形成された半導体装
噴３０２ａに、素子領域３０２ｂととも（て試加工領域
３０２ｃが設ゆられ、試加工領域３０２Ｃにおいて、深
さに比較して充分大きな加主面積で、加工部位から発生
される荷電粒子または発光スペクトル３０４ａを充分に
検出しながら、多層配ｆＭ構造などを構成する各層の単
位面積当たりの加工に要するドーズ魚Ｄｌを測定し、こ
のドーズ量Ｄｉに基づいて目標ドーズ量Ｄ〒ＯＴを把機
する第１の段階と、加工部位のアスペクト比などに関わ
らず容易に観測可能なイオンビーム電流ＩＩＩと加工時
間とに基づいてドーズ量を計測しながら、目的の素子形
成領域３０２ｔｚＣイオ／ビーム３０４を照射し、加工
中のドーズ量が目標ドーズ量１）ｔｏｙに運するまで加
工を継続する第２の段階とを軽て加工が行われるため、
素子形成領域３０２ｂにイオンビーム３０４の照射によ
って穿設される高アスペクト比の穴の深さを精密に制御
することができろ。

（２）前記（ｉ）の結果、高密度の論理素子などの半導
体装９３０２　ｍにおいて、イオンビーム加工による配
線層の切断・露出などによって行われる論理修正・設計
不良対策・不良解析などを正確に行うことができる。

（３）　　深さ方向の各層の厚さＺｌおよび当該各ｒ４
を構成する物質に対するイオンビーム３０４のスノ（ツ
タ率ｋｌが未知の半導体装１１３０２ｍに対しても、加
工深さを精密（（制御したイオンビーム加工を実施する
ことができる。

（４）前記（ｉ）〜（３）の結果、高密度の論理素子な
どにおいて、イオンビーム加工による論理修正・設計不
良対策・不良解析などの作業の生産性を向上させること
ができる。

以上本発明者によりてなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で」々変更可能
であることはいうまでもな（ｉ゜ 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分骨である論理素子のイオンビ
ーム加工による論理修正・設計不良対策・不良解析など
に適用した場合について説明したが、これに限定される
ものではなく、高アスペクト比の加工部位の深さをｆ＃
密に制御することが要求されるイオンビーム加工技術一
般に広く適用することができる。

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。

すなわち、半導体装置において、素子領域と深さ方向の
構造および形成り歴が同一な試加工領域を有していつの
で、半導体装置の論理修正・設計不良対策・不良解析な
どの目的でイオンビーム加工を行うに際して、試加工領
域において試験的に加工を行うことで、各層の単位面積
当たりのドーズ量を予め正確に把握することができ、素
子領域にイオンビームの照射によりて高アスペクト比の
穴を正確な深さで加工することができる。

また、イオン源と、このイオン源から放射されろイオン
ビームを制御するイオンビーム光学系と、前記被加工物
の加工部位から発生される荷電粒子または発光スペクト
ルを検出する検出手段と、イオンビーム１！流を計測す
るイオンビーム電流計測手段と、前記被加工物から発生
される前記荷電粒子または発光スペクトルの変化に基づ
いて前記被加工物を構成する個々の層の加工の所要時間
を計測し、該所要時間によりて前記各層の加工中に計測
されるイオンビーム電流を積分することにより、前記被
加工物における前記各層の単位面積当たりの加工に要す
るドーズ量を算出するドーズ量演算部と、算出された前
記各／ｄの単位面積当たりの加工に要するドーズｆｔ−
保持するドーズ量格納部とを備え、前記被加工物の第１
の部位における前記各層の単位面積当たりの加工に要す
るドーズ量を把握して前記ドーズ量格納部に格納する第
１の段階と、このドーズ量格納部に保持された前記被加
工物の第１の部位に３ける前記各ノーの単位面積当たり
の加工に要するドーズ量に基づいて、前記被加工物の第
２の部位における目的の深さまでの加工に要する目標ド
ーズ量を設定し、加工中のイオンビーム電流を加工時間
で積分して優られるドーズ量が前記目標ドーズ量に達す
るまで加工を行う第２の段階とを経て、前記第２の部位
の加工が遂行されるので、たとえば、被加工物の第２の
部位の加工に際して、加主面積に比して深さが大きい高
７スペクト比の凹形状を呈し、加工部位から発生される
二次イオンや二次電子などの検出量に基づく加工深さの
制御が困難な場合でも、第１の部位の加工において予め
把握され、ドーズ量格納部に保持されている各層の単位
面積当たりのドーズ量に基づいて、第２の部位の加工深
さに応じた正確な目標ドーズ量を設定することができ、
加工部位の形状に関わらず容易に検出可能なイオンビー
ム電流を加工時間で積分して得られるドーズ量を監視す
ることで、加工深さを精密に制御することができる。

（以下余白） （４）　　実施例・４ 以下、本発明の実施例を図面を用いて具体的に説明する
。

なお、実施例を説明するための全図において、同一機能
を有するものには同一符号を付け、その繰り返しの説明
は省略する。

第４Ａ図は、本発明の実施例・４のＩによるバイポーラ
ＬＳＩを示す平面図である。

第４人図に示すように１本実施例によるバイポーラＬＳ
Ｉにおいては、例えば正方形状のｐ型シリコンチップの
ような半導体チップ４０１の全面に多数のバンブ４０２
が設けられている。これらのバンブ４０２は、ＬＳＩの
電源である負電位ｖ８８　（例えば−３ｖ）、負電位■
↑Ｔ　（例えば−２ｖ）、Ｖｃｃ　　（例えばＯＮＤ　
（ＯＶ））等（第４Ｃ図参照）を供給するためのバンブ
と、信号の入出力用のバンブとから成る。なお、これら
のバンブ４０２は、この第４Ａ図においては図示省略し
た例えば四層目のアルミニウム配線によりＬＳＩの内部
回路と接続されている。

本実施例においては、前記バンプ４０２に加えて、例え
ば半導体チップ４０１の四隅に予備バンブ４０２ａが設
けられている。これらの予備バンブ４０２ａは、ＬＳＩ
の完成状態においては内部回路と配線されておらず、電
気的にフローティングの状態にある。

符号４０３，４０４は、それぞれ例えば三層目及び四層
目のアルミニウム膜から成る予備配線であり、本実施例
においては互いに直角に複数本ずつ設けられている。前
記予備バンブ４０２ａと同様に、これらの予備配線４０
３，４０４も電気的にフローティングの状態にある。こ
れらの予備配＃１１４０３．４０４が設けられているた
め、レーザーＣＶＤにより形成される後述の接続用配置
！１４２９３．４２９ｂの長さを短くすることができる
。これらの接続用配線４２９ａ、４２９ｂの形成には比
較的時間がかかり、しかもこれらは通常アルミニウムに
比べて比抵抗の高い金属により構成されるので、これら
の長さは配線抵抗を低減する上で短い方が有利である。

なお、この場合、予備配線４０３は、三層目のアルミニ
ウム膜から成る信号配線（図示せず）の間に設けられ、
前記予備配線４０４は、四層目のアルミニウム膜から成
る電源配線（図示せず）の間に設けられている。

第４Ｂ図は、第４Ａ図に示すバイポーラＬＳＩの要部の
断面図である。

第４Ｂ図に示すように、本実施例によるバイポーラＬＳ
Ｉにおいては、半導体チップ４０１の表面に例えばｎ＋
型の埋め込み層４０５が設けられ、この半導体チップ４
０１上に例えばｎ型シリコンのエピタキシャル層４０６
が設けられている。このエピタキシャル層４０６の所定
部分には例えばＳ　ｉＯ！膜のようなフィールド絶縁Ｍ
４０７が設けられ、これにより素子間分離及び素子内の
分離が行われている。このフィールド絶縁膜４０７の下
方には、例えばｐ＋型のチャネルストッパ領域４０８が
設けられている。また、このフィールド絶縁膜４０７で
囲まれた部分のエピタキシャル層４０６中には、例えば
ｐ型の真性ベース領域４０９及び例えばｐ＋型のグラフ
トベース領域４１０が設けられ、この真性ベース領域４
０９中に例えばｎ＋型のエミッタ領域４１１が設げられ
ている。

そして、このエミッタ領域４１１と、前記真性ベース領
域４０９と、この真性ベース領域４０９の下方における
エピタキシャル層４０６及び埋め込み層４０５から成る
コレクタ領域とにより、ｎｐｎ型バイポーラトランジス
タが構成されている。本実施例においては、このｎｐｎ
型バイポーラトランジスタ及び抵抗（図示せず）をそれ
ぞれ複数個用いて第４Ｃ図に示すようなＥＣＬ　（Ｅｍ
ｉｔｔｅｒＣｏｕｐｌｅｄ　Ｌｏｇｉｃ）　３人力ＯＲ
ゲートが構成され、このＥＣＬ３人力ＯＲゲートにより
ＬＳＩが構成されている。なお、第４Ｃ図において、Ｖ
ｆｌｆｌは例えば−１，２ｖであり、ＶＯ２は例えば−
１，８５Ｖである。

符号４１２は、埋め込み層４０５と接続されている例え
ばｎ＋型のコレクタ取り出し領域である。

また、符号４１３は、前記フィールド絶縁膜４０７に連
なって設けられている例えば５ｉＯｚ膜のような絶縁膜
であって、この絶縁膜４１３には、前記グラフトベース
領域４１０．前記エミッタ領域４１１及び前記コレクタ
取り出し領域４１２に対応してそれぞれ開口４１３ａ〜
４１３Ｃが設けられている。そして、この開口４１３　
ａ’％：通じて前記クラフトベース領域４１０に多結晶
シリコン膜から成るベース引き出し電極４１４が接続さ
れているとともに、開口４１３ｂを通じて前記エミッタ
領域４１１上に多結晶シリコンエミッタ電極４１５が設
けられている。なお、符号４１６．４１７は、例えばＳ
　ｉＯ，膜のような絶縁膜である。

符号４１８ａ〜４１８ｂは例、えばアルミニウム膜から
成る一層目の配線であり、このうち配線４１８ａは絶縁
膜４１７に設けられた開口４１７ａを通じてベース引き
出し電極４１４に、配線４１８ｂは開口４１７　ｂ’Ｙ
通じて多結晶シリコンエミッタ電極４１５に、配線４１
８Ｃは開口４１７Ｃ及び前記開口４１３０を通じてコレ
クタ取り出し領域４１２にそれぞれ接続されている。ま
た、符号４１９は、例えばプラズマＣＶＤにより形成さ
れたＳｉＮ膜とスピンオングラス（ＳＯＧ）膜とフラズ
マＣＶＤにより形成されたＳｉＯ膜とから成る層間絶縁
膜である。この層間絶縁膜４１９の上には、例えばアル
ミニウム膜から成る二層目の配線４２０ａ％４２０ｂが
設けられ、このうち配線４２０ａは、前記層間絶縁膜４
１９に設けられているスルーホール４１９ａを通じて前
記配線４１８ａに接続されている。符号４１２は前記層
間絶縁膜４１９と同様な層間絶縁膜である。この層間絶
縁膜４２１の上には、例えばアルミニウム膜から成る三
層目の配線４２２ａ〜４２２ｆが設けられ、このうち配
線４２２ａは、前記層間絶縁膜４２１に設けられている
スルーホール４２１ａを通じて前記配線４２０ａに接続
され、配線４２２ｅは。

スルーホール４２１ｂＹ通じて前記配１ｉＡ４２０　ｂ
に接続されている。さらに、符号４２３は前記層間絶縁
膜４１９，４２１と同様な層間絶縁膜であり、この層間
絶縁膜４２３の上には、例えばアルミニウム膜から成る
四層目の配線４２４が設けられて（・る。この配線４２
４は、大電流電流すことができるように下層の配線に比
べて幅及び厚さが大きく構成されている。また、符号４
２５は例えばプラズマＣＶＤにより形成されたＳｉＮ膜
と同じくプラズマＣＶＤにより形成されたＳｉＯ膜とか
ら成る保護膜である。この保護膜４２５には開口４２５
ａが設けられ、この開口４２５ａを通じて前記配線４２
４上に例えばＣｒ膜４２６が設けられている。そして、
このＣｒ膜４２６の上に例えば銅（ｃｕ）−すず（Ｓｎ
）系金属間化合物層４２７を介して例えば鉛（Ｐｂ）−
Ｓｎ合金系はんだから成ろバンプ４０２が設けられてい
る。なお、予備バンブ４０２ａも同様にＰｂ−Ｓｎ合金
系はんだから成るが、この予備バンブ４０２ａは、内部
回路に接続されていない四層目のアルミニウム膜の上に
前記Ｃｒ膜４２６及び前記金属間化合物層４２７を介し
て設けられている。

次に、上述のように構成されたバイポーラＬＳＩにおけ
ろ不良箇所の電位測定を行う方法について述べろ。なお
、この電位測定は、ウェーハ状態で行ってもチップの状
態で行ってもよい。

第４Ａ図に示すように、まず所定のテストプロダラムを
用いてＬＳＩテスターにより前記ＬＳＩのプローブ検査
を行う。このプローブ検査に用いるプローブカードには
前記バンブ４０２及び前記予備バンブ４０２ａと同数の
プローブ針４２８が設けられ、このプローブカードによ
りこれらのバンブ４０２及び予備バンブ４０２ａの全て
にプローブ針４２８を立てることができるようになって
いる。今、このようにして前記ＬＳＩのプローブ検査を
行った結果、内部回路に不良ゲートがあること及びその
不良箇所が判明したとする。この不良箇所を第４Ａ図に
おいて×で示す。

次に、後述の方法により、前記不良箇所とこの不良箇所
から最短距離にある予備配庫４０３と乞接続する例えば
モリブデン（Ｍ　ｏ　）から成る接続用配線４２９ａ及
びこの予備配ｌ１Ｉ４０３と予備バンブ４０２ａとを接
続する例えばＭｏから成る接続用配線４２９ｂを形成す
る。これによって、前記不良箇所が予備バンブ４０２ａ
と接続される。

この後、ＬＳＩテスターにより再びプローブ検査を行う
ことにより、前記不良箇所の電位を測定する。

本実施例によれば、上述のようにプローブカードを用い
て予備バンブ４０２ａにグローブ針４２８を立てること
Ｋより不良箇所の電位測定を行うことができ、しかも電
位測定の際に全ての電源バンプにプローブ針４２８を立
てて電源の供給を行うことができるので、不良箇所の電
位！確実に、しかも正確に測定することができる。これ
によって、ＬＳＩの不良解析を高精度に、しかも迅速に
行うことができる。また、この不良解析の結果ＹＬＳＩ
の設計や製造プロセスにフィードバックすることにより
、ＬＳＩの開発に要する期間の短縮を図ることができる
。

次に、上述の接続用配線４２９　ａ、　４２９　ｂＹ影
形成る方法九ついて説明する。

第４Ｅ図に示すように、まず第４Ａ図の×で示した部分
の牛導体チップ４０１０表面Ｋ例えばガリウム（Ｇａ）
の集束イオンビーム（ＦｏｃｕｓｅｄＩｏｎ　Ｂｅａｍ
、　Ｆ　Ｉ　Ｂ）を照射することにより四層目の配線４
２４を貫通してスルーホール４３０を形成し、これによ
って電位測定を行うべき箇所の例えば二層目のアルミニ
ウム配線４２０ｃ　（ゲートの出力配線）の表面を露出
させろ。このスルーホール４３０は例えば辺の長さが５
μｍの正方形の断面形状な有し、その深さは例えば８μ
ｍである（第４１図参照）。なお、第４Ｅ図において符
号４１８ｅ、４１８ｆ、４１８ｇは一層目のアルミニウ
ム配線であり、符号４２２ｇ、４２２ｈは三層目のアル
ミニウム配線である。

次に第４Ｆ図に示すように、前記スルーホール４３０の
周辺部に再び集束イオンビームな照射することにより、
層間絶縁膜４２３に達する溝４３１を形成する。この溝
４３１の幅は例えば２μｍであり、その深さは例えば６
μｍである。この溝４３１によって、接続用配線４２９
ａと四層目の配線４２４との接触を防止することができ
るので、これらの配線４２９ａ、４２４間のショートを
防止することができる。

次に第４Ｇ図に示すように、例えばスパッタにより全面
に例えば膜厚２００〜３００Ａ程度のＣｒ膜４３２を形
成した後、例えばＭｏ（ｃｏ）、のような反応ガスを用
いたレーザーＣＶＤにより接続用配線４２９　ａＹ影形
成る。なお、レーザービームとしては、例えばアルゴン
レーザーによるレーザービームを用いることができる。

この接続用配線４２９ａによって、不良箇所の二層目ア
ルミニウム配線４２０ｃと予備配線４０３とが接続され
る（第４Ａ図参照）。この場合、前記Ｃｒ膜４３２は、
前記レーザーＣＶＤを行う際にレーザービームがアルミ
ニウム配線の表面で反射されることに起因してＭｏの析
出が起きにくくなることを防止するとともに、前記接続
用配線４２９ａの下地に対する密着性を向上させる役割
を果たす。なお、このＣｒ膜４３２の代わりに例えば金
（Ａｕ）膜を用いてもよい。また、前記接続用配線４２
９ａは例えばタングステン（Ｗ）により構成してもよく
、この場合にはレーザーＣＶＤの反応ガスとして例えば
Ｗ（ｃｏ）ａ　　Ｙ用いることができる。

次に第４Ｈ図に示すように、例えばスパッタエツチング
を行うことにより、前記接続用配線４２９ａの下部な除
いて前記Ｃｒ膜４３２をエツチング除去する。なお、こ
の状態におけろ平面図を第４Ｉ図に示す。

接続用配線４２９ｂも上述と同様な方法で形成すること
ができる。

次に、不良箇所の電位を測定した後、さらにこの不良箇
所の修復ケ行う方法について説明する。

まず上述と同様にしてＬＳＩテスターによりプローブ検
査２行うことによって、ＬＳＩの内部回路に不良ゲート
があること及びその不良箇所が判明したとする。今、第
４Ｃ図に示すゲートがこの不良ゲートであるとする。

次に、上述のレーザーＣＶＤ技術を用いて第４Ｃ図のＡ
部及びＢ部ｔそれぞれ互いに異なる予備バンプ４０２ａ
に接続する。この場合、上述と同様に、まずＡ部と予備
配線４０３とを接続用配線４２９ａで接続し、次いでこ
の予備配線４０３と予備バンプ４０２ａとを接続用配線
４２９ｂで接続する。Ｂ部と予備バンプ４０２ａとの接
続も同様九行う。

次に、前記予備バンプ４０２ａにより前記Ａ部に入力電
圧■ｉｎとしてハイレベル（Ｈ）及びロウレベル（Ｌ）
の電圧を印加し、前記Ｂ部の出力電圧Ｖ。ｕ量を測定す
る。この場合、Ｖｉｎ＝Ｈ，Ｌのいずれの場合において
もＶ。旧＝Ｌである場合には、ゲートの出力配線を構成
する例えば二層目のアルミニウム配線４２０ｃが断線し
ている可能性が高いので、断線箇所を見つけるために顕
微鏡等によりＬＳＩの外観を詳細に観察する。その結果
、例えば×を付けた箇所でアルミニウム配線４２０ｃが
断線していることが判明したとする。

この後、上述のレーザーＣＶＤ技術を用いて接続用配線
４２９Ｃを接続する。これによって、断縁ン修復するこ
とができろ。

以上、本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に限定されろものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。

例えば、予備バンプ４０２ａの個数や場所は必要に応じ
て選定することができる。また、予備配線４０３，４０
４は必ずしも設けろ必要はなく、必要に応じて省略する
ことができる。さらにまた、バンドを用いたＬＳＩにお
いては、第４Ｈ図に示すように、電源供給及び信号入出
力用のバンド４０３に加えて予備パッド４３３を設ける
ことができる。さらに、本発明はバイポーラＬＳＩ以外
のＭＯ８ＬＳＩその他の各種半導体集積回路装置に適用
することができろ。

本願において開示されろ発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

すなわち、内部回路の電位測定を正確に行うことができ
る。

（５）実施例・５ 以下本発明の実施例・５のＩを第５Ａ図及び第５Ｉ図な
いし第５に図により説明する。

第５Ｇ図において、イオン源５０１より引出されたイオ
ンビームは、第１．第２．第３レンズ電極（それぞれ図
中の５０２．５０３．５０４）により試料５０８上に焦
点を結ぶよ５ｔＣ集束される。

ブランギングミ極５０５に必要に応じ電圧を印加するこ
とによりビームを曲げブランキング・アパーチャ５０６
に当て、試料５０８への照射を無くずことかできる。デ
フレクタ電極５０７に偏向電圧をかけることにより、ビ
ームを加工領域内でスキャンすることができる。

試料５０８は、ステージ５０９に固定され、ステージ５
０９は図示されない駆動装置により駆動されろ。加工中
はステージ５０９ケ固定し、ビームｔデフレクタ５０７
により偏向し加工する。

本装置には、デフレクタ・コントローラ５１０゜ブラン
キング・コントローラ５１１．加速電源５１２、引出電
源５１３により、必要な電圧が供給される。

第５工図に示した装置により、加工深さをモニタするフ
ローを第５Ａ図に示す。加ニスタートと同時にタイマを
働かせ一定時間ｔ８毎にビーム電流ｉＢを測定する。時
間ｔｓは、この範囲でのビーム電流変動ケ無視できる時
間に選ぶ。ビーム電流測定時は第５Ｈ図に示すように加
工位置からステージ５０９ｔ’動かし、ファラデカップ
５１９にビームを落し込むようにする。ステージ５０９
の移動の間はビームにブランキングをかけておき、また
ステージ５０９の移動時間とファラデカップ５１９によ
る測定時間中は、加工を行っていないのでタイマは動か
せない。コンピュータ５１９により照射量Ｗ、加工体積
Ｖ、加工深さＺを下式により求めろ。

Ｗ：ΣｉＢｔ、　ＣＡ　−ｓｅｃ　） ■二に−Ｗ〔μｍ３〕 Ｚ＝Ｖ／Ａ　　［μｍ〕 但し、ｋ：加工速度係数Ｃｔｔｍ”　Ａ−’　５ｅｃ−
’　：］Ａ：ビームスキャン面積〔μｍ！〕 加工速度係数には、試料の材質、イオンエネルギ。

イオン物質により決まるが、通常の加工ではイオンエネ
ルギ、イオン物質は一定である。従って単一の材質を加
工する場合は、加工速度係数Ｋを定数として扱ってよい
。実験によれば、イオンエネルギ２０ＫＶ、イオン物質
Ｇａの場合Ｓ　ｉＯ，に対しＫ　ｓｈｏ、　＝　０．２
８　μｍ”ｎＡ−’　５ｅｃ−’が得られた。試料が複
数の材質からなる多層構造の場合は、材質により加工速
度係数Ｋが異なることを考慮しなければならない。この
実施例を図５Ｋにより説明する。

第５に図に示すように、ビーム電流ｉＢを測定した時点
での深さＺ′？：もとＫ、あらかじめ測定しておいた試
料の各層の厚さから現時点での加工中の材質Ｍ”ｋ判定
し、１回前のビーム電流測定時点での加工体積に、加工
体積の増分Δ■ ΔＶ＝ｋｉＢｔ、　　［：μｍ”） 但しに：ｋＭ ｔ加算していくことで、現時点での加工体積ｖヶ把握す
る。加工体積Ｖｉビームスキャン面積人で割ることで、 Ｚ＝Ｖ／ＡＣμｍ〕 現時点の深さＺを得る。この深さＺが目標深さＺｏに到
達した時点で加工をストップする。

本実施例・Ｉでは、サンプリング時間ｔ、毎にステージ
５０９を移動するので、加工時間が無駄になる。これを
解決するものとして本実施例の■を第５Ｌ図〜第５Ｎ図
により説明する。第５Ｌ図において電流計５１４は、第
ルンズ電極５０２に入るソース電流ｉｓＹ測定するため
の電流計である。ビーム電流ｉＢは第５Ｍ図のようにソ
ース電流ｉｓの関数 １Ｂ＝ｆ　（ｉｓン で表され、これはあらかじめ実測し、コンピュータ５１
７に入れておく。通常この関数は、１Ｂ＝ａｉｓ＋β なる−次関数で十分な精度を得られろ。

電流計５１４はアースに対し加速電圧分だけ浮いている
ので、このアナログ測定値’ｋＡ／Ｄ変換器５１５でデ
ジタル値に変換した後、光アイソレータ５１６でカップ
リングしてアースレベルにあるコンピュータ５１７に入
力する。第５Ａ図あるいは第５に図のフローチャートに
おいて、ビーム電流ｉＢの測定のかわりに、ソース電流
ｉＢの測定及びこの値からのビーム電流１ｎ＝ｆ（ｉｓ
）の算出を行うことで、本実施例・Ｈのフローを表すこ
とができる。

この実施例により実験を行った結果を第５Ｎ図に示す。

この実験では加工速度が約０．３μｍ”／Ｓ。

加工穴は５μｍＤであるので、加工深さ８μｍを得ろた
めの時間は約１１分である。この間でもビーム電流はド
リフトしており、加工開始時のビーム電流値をもとに加
工時間を制御する従来技術を用いた場合、目標深さに対
する加工深さのずれは±１μｍになる。

これに対し本発明の方法により、サンプリング時間２０
秒でソース電流ｉｓＹ測定した場合、加工深さのずれは
±０．２５μｍに減少した。通常のＬＳＩの配線層９層
間絶縁膜の厚さは共に１μｍ前後であるので、本発明を
用いれば十分な精度を得ることができる。

また本発明の実施例・■を第５０図、第５Ｐ図にて説明
する。第５０図において電流計５１８は、第３電極（ビ
ームリミッティングアパーチャ）５０４に流れ込むアパ
ーチャ電流ｉ人を測定するものである。ビーム電流ｉＢ
は、アパーチャ電流ｉＡの関数、 ｉ３＝ｇＣｉＡ） で表せるので、本実施例・■と同様な方法で、加工深さ
をモニタすることができる。この関数もｉＢ＝αｉ人＋
β なる−次関数で十分な精度で表すことができる。

また第５Ｌ図のイオン源５０１に流れろ電流１ｓｆｔＡ
部において測定することも可能である。

電極２が第５Ｌ図のように上からつつみこむ形状の場合
は、イオン照射による２次電子発生が抑えられるので電
流計５１４の位置でも、正確なソース電流が測定できる
が、電極５０２が平板状の場合はイオンによる２次電子
発生が生じ、電流計５１４は流入したイオン電流よりも
大きな電流を測定してしまう。この場合には第５Ｌ図人
部に電流計を置く方が望ましい。

また本実施例・■を第５Ｑ図により説明する。

第５Ｌ図と同様にソース電流ｉｇを測定し、これを、人
／Ｄ変換器５１５．光アインレータ５１６゜Ｄ／人変換
器５２６にて、アースレベルのアナログ信号ｉ３を得る
。これを加算乗算回路５２７によりビーム電流値ｉＢに
し、乗算回路５２８．積分回路５２９により加工体積ｖ
′ｆｊ！：得る。これを乗算回路５３０によりビームス
キャン面ｆｆＡで除シ深さ２とし、表示器５３１に表示
する。

更に比較回路５３２により、深さ２と目標深さＺＯＹ比
較し、Ｚ≧Ｚ０の時加工終点信号を出す。

この信号によりブランキングコントローラ５１１が働き
ビームをブランキングして加工を終えろ。

本発明によれば、ビーム電流の変動を無視できない時間
にわたり加工を行う場合でも、十分短い時間間隔で測定
した電流値をもとに加工深さ？モニタできるので、高い
深さ精度の穴ｌ加工できる効果がある。

（６）実施例・６ 第６Ａ図は半導体基板の論理ゲートが構成されている領
域上を延在する種々の配線の平面図、第６Ｂ図は下層の
予備配線と上の予備配線の交差部分の平面図、第６Ｃ図
は第６Ｂ図のＡ−Ａ切断線における断面図である。なお
、第６人図及び第６Ｂ図は配線のレイアウトを解り易く
するため、フイールド絶縁膜以外の絶縁膜を図示してい
ない。

第６Ａ図において、Ｇ、　、　Ｇ、　、　Ｇ、　、　Ｇ
４、Ｇｎは論理ゲートであり、図示していないが、本実
施例ではｐ−型単結晶シリコンからなる半導体基板６０
１に形成したバイポーラトランジスタによって構成しで
ある。バイポーラトランジスタの間は、フィールド絶縁
膜６０２によって分離しである。

前記論理ゲートＧ上を第２層目のアルミニウム膜からな
る信号配線６０５、回路の接地電位ＶＳＳ配葱６０５、
電源電位ＶＣＣ配線６０５が図面の上から下の方向（第
１の方向）に複数本延在している。なお、第１層目のア
ルミニウム膜は、図示していないが、バイポーラトラン
ジスタのペース及びコレクタに接続する電極として用い
ている。

前記配線６０５は、論理ＩＣの配線設計を行う時点で、
そのレイアウトや接続される論理ゲートＧが決定されて
いるものであり、論理の変更あるいはその論理ヲ実現す
るための基本ゲートのレイアウトに変更がなければ、接
続の修正がなされないものである。したがって、以下、
配線６０５を正規配線という。

正規配線６０５をそれと交差する方向（＠２の方向）に
、上層のアルミニウム膜、すなわち第３層目のアルミニ
ウム膜からなる信号配線６０６、回路の接地電位Ｖ８Ｓ
配線６０６及び電源電位ＶＣＣ配線６０６が延在してい
る。これら配線６０６は、前記正規配線６０５と同様に
、配線設計の時点でレイアウトがなされるものであるの
で、以下正規配線６０６という。

正規配線６０５と同層のアルミニウム膜すなわち第２層
目のアルミニウム膜からなる予備配線６０５Ａが、正規
配線６０５と平行に延在している。予備配線６０５人は
、正規配線６０５を幾本おきに設けである。正規配９６
０６と同層のアルミニウム膜からなる予備配＋１ｌ１６
０６Ａが、正規配線６０６と平行して延在している。予
備配線６０６Ａは、正規配線６０６を幾本か置きに設け
である。

下層の予備配線６０５Ａと上層の予備配線６０６人の交
差部（点線で囲んで示したＣＲの部分）の構成は、第６
Ｂ図及び第６Ｃ図に示すようになっている。すなわち、
予備配線６０５人は、予備配線６０５Ａとの交差部分に
おいて３つに分割しである。第６Ｂ図における予備配線
６０６Ａの上方の予備配線６０５Ａと、予備配線６０６
Ａの真下の予備配線６０５Ａとは、予備配線６０６Ａと
同層のアルミニウム膜からなる導電層６０６Ｂを通して
接続している。６０８は導電層６０６Ｂと予備配線６０
５人を接続するための接続孔である。

予備配置６０６Ａの下方の予備配線６０５人と、予備配
線６０６Ａの真下の予備配線６０５人とを導電層６０６
Ｂが接続孔６０８’ｆｆｉ通して接続している。

ここで、第６Ｃ図における断面構造を説明する。

６０３は例えばＣＶＤによる酸化シリコン膜からなる絶
縁膜であり、これは図示していないが、バイポーラトラ
ンジスタのエミッタに接続する多結晶シリコン膜からな
る電極を覆っている。６０４は例えばＣＶＤによる酸化
シリコン膜からなる絶縁膜であり、バイポーラトランジ
スタのベース及びコレクタに接続している第１層目のア
ルミニウム膜からなる電極を覆っている。この絶縁膜６
０４の上を前記下層の正規配線６０５及び予備配線６０
５人が延在している。下層の正規配線６０５及び予備配
線６０５Ａと、上層の正規配線６０６と予備配線６０６
Ａ及び導電層６０６Ｂの間は、例えばＣＶＤによるりン
シリケートガラス（ＰＳＧ）膜からなる絶縁膜６０７が
絶縁している。上層の正規配線６０６、予備配線６０６
Ａ及び導電層６０６Ｂを例えばＣＶＤによろＰＳＧ膜と
窒化シリコン膜からなる保護膜６０９が覆っている。

次に、本実施例における論理グー８０間の接続の修正に
ついて説明する。

第６Ｄ図は、論理グー８０間の接続の修正を説明するた
めの第６Ａ図と同一部分の平面図である。

第６人図では、論理ゲートＧｌ　と論理ゲートＧ。

が、下層の正規配線（（ｉ号配線）６０５によって接続
されていた。しかし、シミュレーションの結果、論理ゲ
ートＧｌは論理ゲー１−Ｇ、ではなく、論理ゲートＧ、
に接続しなければならないことが判明したとする。

そこで、本願では、まず例えば、論理ゲートＧ１と信号
配線６０５を接続している第２１ｉｉ目のアルミニウム
配線（実線で示し符号は付していない）を点線で囲んで
示したに点において切断する。これは、例えばガリウム
イオン（Ｇａ”）を電界によって加速したときに得られ
るスパッタ効果を用いて、保護膜６０９、第３層目の絶
縁膜６０７（第６Ｃ図参照）を部分的に開口させ、さら
に第２層目のアルミニウム膜をエツチングして行う。こ
れで、論理ゲートＧｌと論理ゲートＧ２は、電気的に切
り離される。次に、例えば論理ゲートＧ１の近傍を延在
している予備配線６０６Ａ上の位置Ｈ１に、第６Ｅ図に
示すように、保護膜６０９ｔマイクロイオンビームによ
ってエツチングして接続孔６１（ｉ’形成する。接続孔
６１０から予備配線６０５人を露出させろ。同様Ｋ、論
理ゲートＧ。

の近傍ケ延在している例えば予備配線６０５Ａ上の位置
Ｈ，Ｋ、第６Ｆ図に示すように、保護膜６０９及び絶縁
膜６０７ｔエツチングすることにより、接続孔６１（ｌ
形成して予備配Ｍ６０５Ａを露出させる。また、第６Ｄ
図におけるそれぞれの予備配線６０５人と６０６Ａの交
差部のうちＣＲを付して示した交差部分に、第６Ｇ図及
び！＠６Ｈ図に示すように、保護膜６０９及び絶縁膜６
０７をエツチングによって除去して接続孔６１０を形成
する。なお、第６Ｈ図は第６Ｇ図のＡ−Ａ切断線におけ
る断面図である。

次に、第６Ｅ図に示した部分に、第６エ図に示すように
、接続孔６１０から露出している予備配線６０６人の上
面から保護膜６０９の上面にかけて例えばモリブデン（
ＭＯ）膜からなる修正配線６１１を形成する。修正配線
６１】は、ウェハ（半導体基板６０１）Ｙ例えば、Ｍ　
ｏ　（ｃＯ）ａガス雰囲気中に置き、修正配線６１１を
形成すべき部分にレーザＬａを照射すると、そのレーザ
Ｌａが照射された部分で前記ガスの反応が起り、モリブ
デン（ＭＯ）膜が析出されていく。したがって、レーザ
Ｌａ′ｌｆ：照射しながら移動させていくことによって
、修正配線６１１Ｙ形成することができろ（選択ＣＶＤ
）。修正配線６】１は、予備配線６０６Ａの接続孔６１
０から露出している上面と、第６Ｍ図に示すように、論
理ゲートＧＩ　とを接続するように形成する。修正配線
６１１’Ｙ形成する際のＭｏ（ｃｏ）ａガスの反応は、
次式（ｉ）で表わされる。

（ｉ）・・・Ｍ　ｏ　（ｃＯ）ａ→６ＣＯ＋Ｍ。

なお、修正配線６１１としてタングステン（Ｗ）膜を用
いることもできろ。この場合は、ウエノ・（半導体基板
６０１）をＷ（ｃＯ）、雰囲気中において、レーザＬａ
を照射する。この場合の反応式は、次の（２）式で表わ
される。

（２）・・・Ｗ（ｃＯ）、→６ＣＯ＋Ｗ次に、第６Ｆ図
に示した部分に、第６Ｊ図に示すように、前記と同様に
、修正配線６１１を形成していく。この修正配Ｍ６１１
は、第６５図に示した予備配線６０５Ａの接続孔６１０
から露出している上面と、第６Ｍ図に示すように、論理
ゲートＧ、を接続するように形成する。

次に、第６に図及び第６Ｌ図に示すように、下層予備配
線６０５Ａと上層予備配線６０６人の交差部分におい文
、予備配線６０６人の接続孔６１０から露出している上
面と、導電層６０６Ｂの接続孔６１０から露出している
上面とを接続するように修正配線６１１を形成する。下
層予備配線６０５人と上層予備配線６０６人を接続する
ための修正配線６１１は、第６Ｍ図に示したように、点
線で囲んだＣＲの部分に形成される。

以上の工程によって、論理ゲートＧ１と論理ゲートＧ、
が、予備配線６０５人と６０６人及び修正配線６１１に
よって接続される。

第６Ｎ図は、論理ゲートＧＩとＧ、の間の接続を実線に
よって等価的に示したものである。

本実施例によれば、以下の効果を得ることができろ。

（ｉン　　下層予備配線６０５人に上層予備配線６０６
Ａと同層の導電層６０６Ｂを設けたことによって、予備
配線６０５Ａ上における接続孔６１０Ｙ浅くすることが
できる。このことは、接続孔６１０が深い部分はど狭く
なるすなわちテーパ状に形成されることがら、接続孔６
１０内における修正配線６１１の断線をなくすことがで
きることを意味している。したがって、予備配線６０５
人と６０６Ａの接続の信頼性、すなわち歩留りを向上す
ることができる。

（２）予備配線６０５人、６０６Ａを設けておくことに
よって、選択ＣＶＤによって形成される修正配線６１１
の長さを短くすることができる。したがって、選択ＣＶ
Ｄによる修正配線６１１の形成時間を短縮できることか
ら、論理の修正に要する時間を短縮できろ。

（３）前記（２）により、Ｍｏ、Ｗ等の高融点金属膜か
らなる修正配線６１１？：短くでき、論理ゲートＧｌと
Ｇ、のほとんどの部分を抵抗の小さいアルミニウム膜か
らなる予備配線６０５Ａ、６０６Ａによって接続してい
るので、接続が修正された論理ゲ−）Ｇ、、Ｇ、間の動
作速度を他の接続が修正されていない論理ゲートＧの動
作速度と同様にできる。換言すれば、論理修正の信頼性
を高めることができる。

（４）予備配線６０５人と論理ゲートＧ、の接続及び予
備配線６０６Ａと論理ゲートＧ１の接続を選択ＣＶＤに
よる修正配線６１１によって予備配線６０５Ａ、６０６
Ａ上の任意の点で行っているので、また修正配線６１１
が最上層の保護膜６０９上に形成されることから論理ゲ
ートＧと予備配線６０５Ａ又は６０６Ａの接続の自由度
を高めることができる。

なお、第６に図において、予備配Ｊｊ１６０６Ａの上側
の導電層６０６Ｂ’Ｙマイクロイオンビームによって切
断するようにしてもよい。これにより、上側の予備配線
６０５人と下側の予備配線６０５ｋを分離することがで
きろ。上側の予備配線６０５人は、論理（−正に使用さ
れていないが、他の論理ゲ−）０間の接続の修正に用い
ることもできる。

また、第６Ｌ図に示したように、予備配線６０６人の真
下の予備配線６０５Ａと、予備配線６０６人から離れて
いる部分のそれぞれの予備配線６０５人の間ｔ４を層６
０６Ｂの下部人において分離している。これは、予備配
置１６０５Ａを複数に分離せずに一体にして予備配ａ６
０６Ａと交差させてもよい。この場合、導電層６０６Ｂ
と予備配線６０５Ａを接続するための接続孔６０８は１
つでよい。

前記のように、導電層６０６Ｂの下部で予備配線６０５
人を分離していることにより、不要な予備配置６０５Ａ
の切り離しを上層の導電層６０６Ｂで行うことができる
。

なお、本実施例では、アルミニウム膜からなる予備配線
６０５Ａ及び６０６Ａを設けて配線６０５゜６０６の接
続の修正を行っているが、予備配線６０５Ａ、６０６Ａ
を設けずに、選択ＣＶＤによる修正配線６１１のみによ
って論理ゲートＧ　とＧ、を接続するようにしてもよい
。この場合、選択ＣＶＤによる修正配置ｆＩ１６１１が
最上層の保護膜６０９上を任意のパターンで延在するこ
とかできるので、論理修正のための修正配線白変は極め
て高い。

以上、本発明を実施例にもとづき具体的に説明したが、
本発明は前記実施例に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
いうまでもない。

例えば、本実施例は、論理ＩＣの論理修正ばかりでなく
、プリント基板上における配線の修正に適用することも
できる。

本願によって開示された発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、次のとおりである
。

すなわち、下層の予備配線上に、上層の予備配線と同層
の導電層を設けたことにより、予備配線上の接続孔を浅
（することができるので、下層の予備配線と上層の予備
配線の接続χ確実に行うことができろ。

以上説明したように、本発明は、配線技術に関するもの
であり、特に配縁間の接！’に修正する技術に適用して
有効である。

次に本発明の有用性について説明する。

コンピュータに用いられる論理ＩＣは、その開発時にし
ばしば論理構成の変更がなされる。これは論理ゲート間
を接続するアルミニウム配線の配線パターンを変更する
ことによって行う。

しかし、論理の変更を配線パターンの変更から行うので
は、ＩＣの完成までに約２週間を要する。

そこで、予じめ、論理ゲート間を接続する配線の間に予
備配線を設けておき、この予備配線を用いて接続の修正
を行うことが本発明者らによって提案されている。

本発明者は前記技術を検討した結果、次の問題点を見出
した。

予備配線は、論理の設計時に、論理ゲート間を接続する
ようにレイアウトされる正規の配線と同様に、下層例え
ば第１層目のアルミニウム膜と、上層例えば第２層目の
アルミニウム膜からなっている。このため、下層の予備
配線と上層の予備配線を接続するためには、最上層の保
護膜から下層の予備配線を覆っている絶縁膜までを除去
して深い接続孔を形成しなければならない。この深い接
続孔のために、下層の予備配線と上層の予備配線を接続
する導電層の接続の信頼性が低下する。これに対して、
本発明者らは、すなわち、下層の予備配線と上層の予備
配線の交差部の近傍における前記下層の予備配線上九、
前記上層の予備配線と同層の導電層を設けこれを前記下
層の予備配線に接続することによって、修正配線を接続
するための接続孔を浅くすることができるので、配線修
正の信頼性を向上することができることを発見し、発明
を完成した。

（７）実施例・７ まず、本実施例・７の１について説明する。通常ＬＳＩ
の最上層Ａｔ配線（たとえば第４層）には電源ラインが
配置されている。この電源ラインは下層の信号組に比べ
ると電力の安定供給のため、幅の広い配線となっている
。従って、一部分切離したとしても、ＬＳＩの動作には
ほとんど影響を及ぼさない。そこで、第７Ａ図の様に最
上層配線７１８の上部ＹＦＩＢ（フォーカスト・イオン
・ビーム）により切り欠く。

次に最上層配線の２ケ所に窓開け７０９をしておく。こ
のような形状に加工した部分’ｋｃＶＤ配線（レーザー
ＣＶＤ）７０５”ｋ交差させろ位置ごとに作る。

次にＣＶＤ配線（Ｌ／−ｆＣＶＤ）工程で第７Ａ図の様
に配線を形成すれば、ＣＶＤ配線７０５同志は短絡しな
い。

以上は最上層の幅広い配線７１８を使用した例だが、い
ずれの層にあるＬＳＩ配線でも第７Ｂ図の様に切断した
上で窓開けしておけば、レーザＣＶＤ配線の交叉点とし
て利用できる。

次に本実施例・７の■について説明する。先の例・工で
はすでにあるＬＳＩ配線を切り離し、窓開けして、ＣＶ
Ｄ配線の交差点として使用した。

しかし、ＬＳＩ配線の切り離しは時間がかかる上、切り
離した場所、例えば、切り欠き溝ではＬＳＩ配線層が露
出しているため、その部分を避けてレーザーＣＶＤ配線
を走らせねばならず、配線形成紅路が複雑となる。そこ
で、本実施例では最初から孤立した島領域）！ＬＳＩ上
に組み込んでおく事とした。

従って第７Ｃ図に示す様にレーザーＣＶＤ配線７０５４
交差させるには最初に島領域７１１０両端に窓χ開け、
レーザーＣＶＤ配線７０５を結ぎ込む。その間を通すよ
うに別のＣＶＤ配線７０５を走らせ立体交叉させればよ
く、切り離し時間を節約でき、配線を曲げる必要もなく
なった。

次に本発明の実施例・７の■を説明する。本実施例では
上記実施例・■でレーザ又はＦＩＢを用いて行った窓開
けｔ最初から行った（完了した）状態にＬＳＩを作って
おき、窓開り°時間も節約することとした。

第７Ｄ図はバンブ電極用ボンディング・バッドビ利用し
たレーザ選択ＣＶＤ配線の交叉点の構造である。実施例
・４に示す如く、ボンディング・パッドに露出している
金属はＡｔである。Ａｔは酸化しやすく、表面にはアル
ミナの層７１２があり、そのままではレーザーＣＶＤ配
線７０５をつけても、接触抵抗が高過ぎる。そこで、こ
のパッドを利用した交叉を使用する場合、レーザーＣＶ
Ｄ配線を形成する直前にパッドＡｔ表面ｌスパッタエツ
チングしてアルミナを飛ばすかＦＩＢを用いた切断又は
穴あけ工程の最後に上記パッド部の露出したｈｔ衣表面
軽くスパッタリング処理し、そのまま真空をブレークせ
ず次のレーザＣＶＤ配線形成工程に入るかのいずれかの
対応が必要である。

上記の様にｋＡパッドが露出している場合には、表面の
りＩＪ−ニング等が不可欠である。そこで、Ａｔ／＜ラ
ド表面を金・プラチナ・パラジウム等の貴金属で被覆す
れば、上記クリーニングは不要となる。そのようにした
場合の交叉用パッドの構造を第７Ｅ図に示す。ここでは
ＬＳＩ配線のパッド部）Ｌ　７０２の上に下層のＣｒ−
Ｃｕ−人Ｕ合金及び上層のＰｂ−８ｎ合金からなる下地
バリアメタル７１３を介してＡｕフィルムを形成した。

第７Ｄ図及び第７Ｅ図の交叉用パッドを第７Ｂ図と同様
に使用することによって交叉奪有効に実現できる。

なお、第７Ｆ図に示すように長い電源ラインの端を切り
離して利用しラインに沿った形で多孔構造体７１５を何
本か配置しておけば、多数本の交叉が容易であると共に
、長距離の接続も短いＣｖＤ配線７０５で行える。この
とき、必要であれば、レーザ又はＦＩＢで上記構造体の
Ａｔ配線を切り離して使用することも可能である。第７
Ｆ図の右側の構造はこの例で中央部を切り離し、上下別
々の配線の交叉に利用している。

（８）実施例・８ 以下に（ｉ）〜（７）まですなわち、実施例・１〜７ま
でをＧａＡｓ−ＩＣに適用した一例を説明する。

まず、第８Ａ−Ｒ図にもとづいて、ＧａＡｓ　Ｉ　Ｃの
製法を説明する。

第８Ａ図に示す如く、ＬＥＣ法（ＬｉｑｕｉｄＥｎｃａ
ｐｓｕｌａｔｅｄ　Ｃｚｏｃｈｒａｌｓｋｉ　Ｍｅｔｈ
ｏｄ　）によって引上げられた３インチＧ　ａ　Ａ　ｓ
インゴットより約７００μｍ厚にスライスすることによ
って、半絶縁性ＧａＡｓ基板８０１（ほぼ円板状〕を用
意し、その表面にＣＶＤ　（ｃｈｅｍｉｃａｌ　Ｖａｐ
ｏｕｒ　Ｄｅｐｏ−ｓｉｚｉｏｎ）により、約５ｏｏＸ
の５ｉＯｔ膜を形成する０ 次に、第８Ｂ図に示すように、フォトリングラフイーに
より１〜数μｍ厚（スピン塗布〕の７オトレジス）８０
３’に所定のアクティブ素子領域以外を覆うようにパタ
ーニングする。このレジストをマスクとしてＮ型のチャ
ネルを形成するためのＳｉＹイオン・インプランテーシ
ョン（２ｘｌ□＋ｔ／ｃｍ”　、　　７５　ＫｅＶ）　
　により導入（ドーズ）し、Ｎ−チャネル８０４’に形
成する。更に同じマスクを用いてＰ型ウェル（ｗｅ　ｌ
　１　）領域を形成するＭｇ　　（マグネシュウム）Ｙ
イオン・インプランテーション（ＩＸＩＯ”／ｍ”　　
２００ＫｅＶ）によりドーズし、Ｐ−ウェル領域８０５
′？：形成する。

次に、第８Ｃ図に示すようにレジスト膜８０３を０．ア
ッシャ−とオゾン硫酸により除去した後、Ｓ　ｉｏ、膜
８０２をＨＦとＨｔＯの混合液（ＨＦ：Ｈ，０＝１：１
００）で約６０秒〜１２０秒エツチングして表面をすこ
し除去する。その後、ＣＶＤにより先のＳ　ｉｏ＊膜８
０２とあわせて２０００Ａ厚のＳｉＯ＊膜８０６を形成
する。この状態でＨｌ（水素）雰囲気中８００℃１３〜
２０分間、イオン・インプランテーション領域の活性化
のためのアニールを行う。

次に、第８Ｄ図に示すように、Ｓ　ｉＯ，膜８０６を全
面除去（フッ酸による）し、表面が清浄なうちに３００
０Ａ８度のＷ　Ｓ　ｉ　Ｘすなわちタングステン・シリ
サイド８０７（ｘ＝０．４〜０，５）をスパッタリング
により全面に形成する。

次に、第８Ｅ図に示すようにフォトリングラフイー九よ
りパターニングしたフォトレジスト８０９Ｚマスクとし
てリアクティフ・イオン・エツチング（ＲＩＥ）により
ショットキーゲート８０８をパターニングする。

次に、第８Ｆ図に示すようにレジス）　８０９Ｙ除去し
、全面に５０ＯＡ厚のＳｉｎ、膜８１０をプラズマＣＶ
Ｄ　（Ｐ−ＣＶＤ）により形成する。

次に、第８Ｇ図に示すようにフォトリングラフイーによ
りアクティブ領域以外に１〜数μｍ厚のフォトレジスト
膜８１１をパターン形成する。このレジスト膜とゲート
８０　ＥｌマスクとしてＬＤＤ　（Ｌｉｇｈｔｌｙ　Ｄ
ｏｐｅｄ　Ｄｒａｉｎ）のライト領域に対応するＮ型不
純物としてのＳｉｋイオン・インプランテーション（３
〜５　Ｘ　１０”７ｃｍ”　　７５Ｋ　ｅ　Ｖ　）　　
によりドープし、Ｎ領域８１２を形成する。

次に、第８Ｈ図に示すようにレジスト膜８１１を全面除
去した後、Ｐ−３ｉＯ，膜８１３（プラズマＣＶ　Ｄ　
Ｋ　、ＪニルＳ　ｉ　Ｏを膜）　Ｙ　先ｆ）　Ｓ　ｒ　
Ｏを膜とあわせて３００ＯＡ程度全面に形成する。

次に、第８工図に示すようにＰ−８ｉＯ，膜８１３をＲ
ＩＥにより異方性エツチングを施し、ゲート８０８の両
サイドに厚いＰ−５ｉＯ１からなるサイドウオール８１
６及び全面に１００ＯＡ程度のＰ−３ｉｏｌが残るよう
にする。ここで、フォトリソグラフィーによりアクティ
ブ領域以外の部分の全面を覆うように、１〜数μｍ厚の
７オトレジスト膜８１５ンパターン形成する。このゲー
）８０８　。

サイドウオール８１６及びレジスト膜８１５をマスクと
して、ＬＤＤタイプのソース・ドレインの浅い領域８１
２より深いＮ＋領領域形成するためのＳｉ＆イオン・イ
ンブランチ−シロン（２〜５Ｘ　１０”７ｃｍ”　　；
　　１００　ＫｅＶ）　　でドープし、Ｎ＋領域８１４
を形成する。

次に、第８Ｊ図に示すようにレジスト膜８１５を全面除
去して、先のＳ　ｉＯｗ膜８１７と合せて３００ＯＡ程
度０ＣＶＤＫよ６ＳｉＯ，膜８１８を形成する。ここで
、Ｎ領域８１２及びＮ＋領域８１４を活性化するための
アニール処理なＨ１雰囲気（８００℃；１０〜２０分）
で行う。

次に第８に図に示すように、す７トオフ法によりコンタ
クトメタル濁ヲ形成する。すなわち、フォトリソグラフ
ィー九より、Ｊ〜数μｍ厚のフォトレジスト膜８１９乞
パターニングする。

次に第８Ｌ図釦示すように、レジスト膜８１９をマスク
としてドライ・エツチングによりＳｉｎ。

膜８１８にコンタクト・ホー／Ｌ／８２０Ｙ：形成する
。

次に第８Ｍ図に示すように、全面にコンタクト・メタル
層８２１をスパッタリングにより多層形成する。この多
層膜の構成は下層から、４００〜８００ＡのＡｕＧｅ膜
、８０〜１５０ＡのＷ（タングステン）ｇ、ｓｏ〜１５
０ＡのＮｉ　　にッケルラ膜及び１２００〜１５００Ａ
のＡｕ　（金）膜である。

次に第８Ｎ図に示すように、レジスト膜８１９をリフト
オフして、コンタクト部のコンタクトメタル８２１のみ
を残す。

次に第８０図に示すように、第１層間絶縁膜８２２を全
面に形成し、ＣＨＦ３ガスによるＲＩＥによりスルーホ
ールを開口し、その全面に第１配線層（ＷＲ−１）であ
る多層メタル膜８２３及び８２４をスパッタリング又は
蒸着により形成し、ドライエツチングによりパターニン
グする。ここで、絶縁膜（ＩＬ−１）８２２の構成は、
下層からＰ−８ｉｎ、５００〜１５００Ａ、５ＯＧ（ス
ピン・オン・グラス）１０００〜２０００Ａ、及びＰ−
８ｉｎ、　２０００〜５０００Ａである。一方、多層メ
タル膜すなわちＷＲ−１の構成は、下層からＭｏ（モリ
プデ：／）１０００〜１５００Ａ、Ａｕ（金）、３００
０〜５０００Ａ、及びＭｏ（モリブデン）５００〜１０
０ＯＡである。

次に第８Ｐ図に示すように、第２層間絶縁膜８２６を全
面に被着する。この絶縁膜（ＩＬ−２）は、下膜より５
００〜１５００ＡのＰ−３ｉＯ，膜。

２０００〜３０００ＡのＳＯＧ膜、及び３０００〜５０
００人のＰ　−Ｓ　ｉｏ２膜からなる。更に上記ＩＬ−
２の所定部分にスルーホールを形成する。

更に全面にスルーホール部のバリア部材としてプラズマ
・デポジションにより３００〜６００ＡのＳｉ、Ｎ４腰
８２７（Ｐ−８ｉＮ膜）を被着し、スルーホール上のみ
ｔホトレジストで覆い他の部分のＰ−８ｉＮバリアを除
去する。更に全面に第２配線層８２８すなわちＷＲ−２
を被着して先のＷＲ−１と同様にバターニングする。こ
こで、ＷＲ−２膜の構成は下層から１０００〜２０００
ＡのＭＯ（モリブデン）、６０００〜９０００ＡのＡｕ
　（金）、及び３００〜６００ＡのＭＯ（モリブデン）
である。

次に第８Ｑ図に示すように、全面に第３層間絶縁膜８２
９すなわちＩＬ−３膜被着し、先と同様にスルーホール
を形成し、バリア層乞パターニングする（図示せず）。

ここで、ＩＬ−３の構成は下層から５００〜１０００人
のＰ　−Ｓ　ｉｏ、　、　２０００〜３０００ＡのＳＯ
Ｇ、及び３０００〜４０００人である。更に先と同様に
全面に第３配線層８３０すなわちＷＲ−３をスパッタリ
ングにより形成する。ここで、ＷＲ−３の構成は下層か
ら１５００ＡのＭｏ（モリプデｙ）、８０００ＡのＡｕ
（金）。

及び５００ＡのＭｏ（モリブデン）である。更に先と同
様にＷＲ−３Ｙ８３０のようにバターニングする。更に
第４層間絶縁膜８３１すなわちＩＬ−４ｆｊ！：全面に
形成して、先と同様にスルーホールを形成する。ここで
、ＩＬ−４の構成は下層より及び４０００ＡのＰ−８ｉ
Ｏ，膜である。スルーホール内に先と同様にＳｉＮバリ
アをしいて（図示せず）全面にスパッタリングにより第
４配線層８３２すなわちＷＲ−４を被着する。ここで、
ＷＲ−４の構成は下層から１５０ＯＡのＭｏ（モリブデ
ン）、５ｏｏｏ人のＡｕ（金）、及び５００ＡのＭｏ（
モリブデン）である。更に、１．２μｍ厚のファイナル
・パッシベーション膜８３３を全面に被着形成する。こ
こで、ファイナル・パッシベーション膜８３３の構成は
、下層から３５０℃程度の低温常圧ＣＶＤによる１μｍ
厚のＰＳＧ（７オスフオ・シリクイト・グラス）と０．
２μｍ厚のＰ−８ｉＮ（プラズマＳｉ、Ｎａ膜）すなわ
ちプラズマ・ＣＶＤによるシリコン・ナイトライド膜で
ある。更に、ボンディング・パッド部８３４’＆開口す
る。更にこの状態で、これらのボンディング・パッドに
プローブ針をあてブローバにより各チップの電気特性及
び良否の検査７行う。

次に第８Ｒ図に示すように、ウェハ８０１の裏面のＧ　
ａ　Ａ　ｓ’ｔ　Ｎ　Ｈｓ系のエツチング液で約１００
μｍ程度ケミカル・エツチングして除去した後、スパッ
タリングにより約５０　ＯＡノＡｕＧｅ　８３５（金ゲ
ルマニウム合金層）を形成後、更に蒸着又はブレーティ
ングによって１μｍ程度のＡｕフィルム（金）８３６Ｙ
形成し、３６５℃でアロイ処理する。更にダイシングに
よりウエノ・を個々のチップに分割する。

次に第８Ｓ図に示すように、アルミナ・セラミックスか
らなるパッケージ基体８３７の上面中央にダイパッド用
メタライズ・パターンを形成する（スクリーン印刷及び
プレーディングによろう。

このメタライズ層は、下層からＷ膜８３８（タングステ
ン）、Ｎｉ膜８３９にッケン）、及び人Ｕ膜８４０（金
）である。この状態で上記のチップ８０１乞チツプとほ
ぼ同じ大きさの人ｕ−８ｎ箔（金スズ）８４１”ｋ介し
て、上記グイパッド上に載置して、Ａｕ−８ｎ共晶によ
りダイボンディングを行う。この状態で、各デバイスを
ストックしておき、必要に応じて以下のように回路の修
正を行う。すなわち、前記の各列に示されたＦＩＢ装置
及びその技法及び以下の実施例・９に示されたシステム
に従って、修正を実行する。まず、ＷＲ−４の８３２ａ
及びＷＲ−３の８３０ａ上のファイナル・パッシベーシ
ョンｌ１ｌＩＬ−４にＦＩＢによりスルーホール８４２
及び８４３を開口する。

次に第８Ｔ図に示されているように、上記のスルーホー
ル８４２と８４３を連結するように、レーザーＣＶＤに
より選択的にＭｏ配線８４４（モリブデン）を形成する
。くわしくは、Ｍｏ膜下に接着性向上のためＣｒ膜をし
くが、ここでは図示しない。

次に第８Ｕ図に示すように、直径約３０μｍのＡｕ　（
金）ワイヤでチップ上のポンディングパッドとセラミッ
ク・パッケージ８３７の一部に設けられたメタライズ・
リード間をボール・ウェッジ・ボンディングにより接続
する。

本実施例の説明においては、チップ上の要素回路のレイ
アウト、修正のシステム、予備配線・予備ゲート等の配
置・使用法等はほぼ同一なので、他の実施例の説明と同
様にその記載を援用して本実施例の記載にかえろ。他の
部分においても重複する説明は、いずれかの部分にゆす
ることにする。

（９）実施例・９ 本実施例は、他の実施例と同様にＦＩＢ’に用いたＩＣ
の製造プロセス技術に関する本発明の一部をな丁もので
、当然、本実施例の実施においては、実施例・１及び５
のＦＩＢシステム及びその他の実施例に示された技法を
適用することを前提としている。ただし、他の装置又は
技法及び対象を用いることも可能である。又、この実施
例は、以上の実施例・１〜８を総合して、一つのＩＣ設
計・修正・製造システムとして例示したものであり、各
先行する実施例の特殊性に合せて、任意にほぼそのまま
適用できるので、それらに対する説明はくりかえさない
こととする。すなわち、例えば、実施例・８０ＧａＡｓ
　−ＩＣなどについては、本発明のシステムは、先の例
示的な説明と他の実施例及び本実施例の説明から必要に
応じて実行可能なので、逐一の説明をさげることとする
。

以下、本実施例のＬＳＩの全体及び製造プロセスを説明
する。

第９Ａ図は、本発明の実施例・９によるバイポーラＬＳ
Ｉの要部ヶ示す断面図である。

第９Ａ図に示すように、本実施例によるバイポーラＬＳ
Ｉにおいては、例えばｐ型シリコンから成る半導体チッ
プ（半導体基板）９０１０表面に例えばｎ＋型の埋め込
み層９０２が設けられ、この半導体チップ９０１上に例
えばｎ型シリコンのエピタキシャル層９０３が設けられ
ている。このエピタキシャル／ｆ１９０３の所定部分に
は例えばＳ　ｉｏ、膜のようなフィールド絶縁膜９０４
が設けられ、これにより素子間分離及び素子内の分離が
行われている。このフィールド絶縁膜９０４の下方には
、例えばｐ＋型のチャネルストッパ領域９０５が設けら
れている。また、このフィールド絶縁膜９０４で囲まれ
た部分のエピタキシャル層９０３中には、例えばｐ型の
真性ベース領域９０６及び例えばｐ＋型のグラフトベー
ス領域９０７が設けられ、この真性ベース領域９０６中
に例えばｎ＋型のエミッタ領域９０８が設けられている
。

そして、このエミッタ領域９０８と、前記真性ベース領
域９０６と、この真性ベース領域９０６の下方における
エピタキシャル層９０３及び埋め込み層９０２から成る
コレクタ領域とによりｎｐｎ型バイポーラトランジスタ
が構成されている。また、符号９０９は、埋め込み層９
０２と接続されている例えばｎ＋型のコレクタ取り出し
領域である。符号９１０は、前記フィールド絶縁膜９０
４に連なって設けられている例えばＳ　ｉｏ、膜のよう
な絶縁膜であって、この絶縁膜９１０には、前記グラフ
トベース領域９０７、前記エミッタ領域９０８及び前記
コレクタ取り出し領域９０９に対応してそれぞれ開口９
１０ａ〜９１０ｃが設けられている。そして、この開口
９１０　ａ’を通じて前記グラフトベース領域９０７に
多結晶シリコン膜から放るベース引き出１−電極９１１
が接続されているとともに、開口９１０　ｂ’に通じて
前記エミッタ領域９０８上に多結晶シリコンエミッタ電
極９１２が設けられている。なお、符号９１３．９１４
は、例えばＳ　ｉｏ、膜のような絶縁膜である。

符号９１５ａ〜９１５ｃは例えばアルミニウム膜から成
る一層目の配線であり、このうち配線９】５ａは絶縁膜
９１４に設けられた開口９１４ａを通じてベース引き出
し電極９】】に、配線９１５ｂは開口９１４ｂ’に通じ
て多結晶シリコンエミッタ電極９１２に、配線９１５ｃ
は開口９１４ｃ及び前記開口９１０　ｃＹ通じてコレク
タ取り出し領域９０９にそれぞれ接続されている。また
、符号９１６は、例えばプラズマＣＶＤにより形成され
たＳｉＮ膜とスピンオングラス（ＳＯＧ）膜とプラズマ
ＣＶＤにより形成されたＳｉＯ膜とから成る層間絶縁膜
である。この層間絶縁膜９１６の上には、例えばアルミ
ニウム膜から成る二層目の配線９１７が設げられている
。この配線９１７は、前記層間絶縁膜９１６に設けられ
ているスルーホール９１６ａを通じて前記配線９１５Ｃ
に接続されている。なお、このスルーホール９１６ａは
階段状の形状を有し、これによってこのスルーホール９
１６ａにおけろ前記配線９１７のステップカバレッジの
向上を図っている。符号９１８は前記層間絶縁膜９１６
と同様な層間絶縁膜である。この層間絶縁膜９１８の上
には、例えばアルミニウム膜から成る三層目の配線９１
９ａ〜９１９Ｃが設けられ、このうち配線９１９ａは、
前記層間絶縁膜９１８に設けられているスルーホール９
１８ａを通じて前記配線９１７に接続されている。さら
に、符号９２０は前記層間絶縁膜９１６，９１８と同様
な層間絶縁膜であり、この層間絶縁膜９２０の上には、
例えばアルミニウム膜から成る四層目の配勝９２１ａ〜
９２１Ｃが設けられている。これらの配線９２１ａ〜９
２１Ｃは、大電流電流丁ことができろように下層の配線
に比べて厚く構成され、例えば２μｍの厚さを有する。

また、これらの配線９２１ａ〜９２１ｃの間の溝の幅は
例えば２μｍであり、従ってこの溝のアスペクト比（溝
の深さ／溝の幅）は例えば１と大きな値である。

符号９２２は例えばＳｉｎ、膜のような表面平坦化用の
絶縁膜であり、例えばＳ　ｉｏｚのバイアススパッタや
、プラズマＣＶＤとスパッタエツチングとの組み合わせ
により形成されたものである。この絶縁膜９２２によっ
て前記配線９２１ａ〜９２１ｃの間の溝は完全に埋めら
れているため、この絶縁膜９２２０表面はほぼ平坦とな
っている。なお、この絶縁膜９２２としては、例えば常
圧ＣＶＤとスパッタエツチングとの組み合わせにより形
成されたＰ　Ｓ　Ｇ　（Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａ
ｔｅ　Ｇｌａｓｓ　）膜、Ｂ　Ｓ　Ｇ　（Ｂｏｒｏ−８
ｉｌｉｃａｔｅ　Ｇｌａｓｓ）膜、ＢＰＳＧ　（Ｂｏｒ
ｏ−Ｐｈｏｓｐｈｏ−８ｉｌｉｃａｔｅ　Ｇｌａｓｓ）
膜等のシリケートガラス膜を用いることも可能である。

この絶縁膜９２２の上には、例えばプラズマＣ■Ｄによ
り形成されたＳｉＮ膜９２３が設けられている。周知の
ように、このＳｉＮ膜９２３は耐湿性を有する。この場
合、前記絶縁膜９２２０表面は前記配線９２１ａ〜９２
１ｃの間の溝の部分を含めて平坦であるので、このＳｉ
Ｎ膜９２３０表面も平坦となっている。このため、この
ＳｉＮ膜９２３の膜厚及び膜質は均一であり、従って従
来に比べて後述の保護膜９２５の耐湿性の向上を図るこ
とができる。これＫよって、ＬＳＩのパッケージとして
非気密封止型のパッケージを用いることができる。この
ＳｉＮ膜９２３の上には、例えばプラズマＣＶＤにより
形成されたＳｉＯ膜９膜種２４けられている。そして、
前記絶縁膜９２２と前記ＳｆＮ膜９２３とこのＳｉＯ膜
９膜種２４よりチップ保護用の保護膜９２５が構成され
ている。

この場合、前記Ｓｉｎ膜９２４は、この保護膜９２５に
対する後述のクロム（ｃｒ）　膜９２６の接着性を確保
するとともに、このＣｒ膜９２６のドライエツチング時
に前記ＳｉＮ膜９２３がエツチングされるのを防止する
役割を果たす。

前記保護膜９２５には開口９２５ａが設けられ、この開
口９２５ａｋ通じて前記配線９２１ｂ上に例えばＣｒ膜
９２６が設けられている。そして、このＣｒ膜９２６の
上に例えば銅（ｃｕ）−すず（Ｓｎ）系金属間化合物層
９２７？：介して鉛（Ｐｂ）−８Ｂ合金系のはんだバン
プ９２８が設けられている。

第９Ｂ図は、第９Ａ図に示すバイポーラＬＳＩを封止し
たピングリットアレイ（、ＰＧＡ）型パッケージを示す
断面図である。

第９Ｂ図に示すように、このピングリットアレイ型パッ
ケージにおいては、例えばムライト（３Ａｔ、Ｏ，・２
ＳｉＯ，）から成るチップキャリア９２９上に半導体チ
ップ９０１が前記はんだバンプ９２８を用いて接続され
ている。また、符号９３０は、例えば炭化ケイ素（Ｓｉ
Ｃ）から成るキャップである。前記半導体チップ９０１
の裏面（素子が形成さねていない面）は例えばはんだの
ろう材９３１を介してこのキャップ９３０と接触してお
り、これによって半導体チップ９０１からこのキャップ
９３０への熱放散を効果的に行うことができろようにな
っている。なお、このパッケージをモジュール基板等に
実装する場合には、前記キャップ９３０に放熱フィン（
図示せず）？：接触させ、これによってパッケージから
の放熱を効果的に行うようになっている。また、符号９
３２は例えばエポキシ樹脂のような樹脂であり、この樹
脂９３２によって半導体チップ９０１が封水されている
。

すなわち、このパッケージは非気密封止型のパッケージ
である。この場合、既述のように保護膜９２５の耐湿性
が優れているので、このように非気密封止型のパッケー
ジを用いることができ、これによってパッケージの低価
格化を図ることができろ。なお、符号９３３は入出力ピ
ンであり、これらの入出力ビン９３３は、チップキャリ
ア９２９に設けられた多層配線（図示せず）により前記
はんだバンプ９２８に接続されている。

次に、第９Ａ図に示すバイポーラＬＳＩの製造方法につ
いて説明する。なお、層間絶縁膜９２０を形成するまで
の工程の説明は省略する。

第９Ｃ図に示すように、層間絶縁膜９２０上に配線９２
１ａ〜９２１Ｃを形成した後、例えばＳ　ｉｏ、のバイ
アススパッタや、プラズマＣＶＤとスパッタエツチング
との組み合わせにより例えばＳ　ｉｏ、膜のような絶縁
膜９２２乞形成する。既述のように、この絶縁膜９２２
０表面はほぼ平坦にすることができる。なお、配線９２
１ａ〜９２１Ｃの間の溝の深さ及び幅が例えばそれぞれ
２μｍであるとすると、Ｓｉｎ、のバイアススパッタを
用いて絶縁膜９２２を形成する場合にはその膜厚が例え
ば３，５μｍ程度でほぼ平坦な表面が得られ、プラズマ
ＣＶＤとスパッタエツチングとの組み合わせにより絶縁
膜９２２を形成″ｌｆ′ろ場合にはその膜厚が例えば１
．５μｍ程度でほぼ平坦な表面が得られろ。

次に第９Ｄ図に示すように、例えばプラズマＣＶＤによ
り前記絶縁膜９２２の上に例えば膜厚が５０００人のＳ
ｉＮ膜９２３乞形成する。

次に第９Ｅ図に示すように、例えばプラズマＣＶＤによ
り前記ＳｉＮ膜９２３のように例えば膜厚が１μｍのＳ
ｉＯ膜９２４を形成する。このようにして、耐湿性に優
れた保護膜９２５が形成される。

次に第９Ｆ図に示すように、保護膜９２５の所定部分を
エツチング除去することにより開口９２５ａを形成して
この部分に配線９２１ｂの表面を露出させ、この状態で
例えば蒸着により全面に例えば膜厚が２０００λのＣｒ
膜９２６、例えば膜厚が５０ＯＡのＣｕ膜９３４及び例
えば膜厚が１０００にの金（人Ｕ）膜９３５を順次形成
した後、これらのＡｕ膜９３５、Ｃｕ膜９３４及びＣｒ
膜９２６をエツチングにより所定形状にバターニングす
る。

この場合、前記Ａｕ膜９３５は前記Ｃｕ膜９３４の酸化
を防止するためのものであり、前記Ｃｕ膜９３４ははん
だバンブ９２８の下地との濡れ性を確保するためのもの
である。また、前記Ａｕ膜９３５及びＣｕ膜９３４のエ
ツチングは例えばウェットエツチングにより行い、Ｃｒ
膜９２６のエツチングは例えばＣＦ、とＯｌとの混合ガ
スを用いたドライエツチングにより行う。既述のように
、このドライエツチングの際には、前記Ｓ　ｉ　ＯＨ９
２４がエツチングストッパーとして働くため、下層のＳ
ｉＮ膜９２３がエツチングされるのを防止することがで
きろ。なお、前記Ａｕ膜９３５、Ｃｕ膜９３４及びＣｒ
膜９２６は、通常、ＢＬＭ（Ｂａｌｌ　Ｌｉｍｉｔｉｎ
ｇ　Ｍｅｔａｌｉｚａｔｉｏｎ）と呼ばれている。

次に第９Ｇ図に示すように、前記ＳｉＯ膜９膜種２４上
定形状のレジストパターン９３６を形成した後、例えば
蒸着により全面ＫＰｂ膜９３７及びＳｎ膜９３８を順次
形成することにより、前記Ａｕ膜９３５、Ｃｕ膜９３４
及びＣｒ膜９２６をこれらのＰｂ膜９３７及びＳｎ膜９
３８により覆う。これらのＰｂ膜９３７及びＳｎ膜９３
８の膜厚は、後に形成されろはんだバンブ９２８中のＳ
ｎ含有率が所定の値になるように選択される。

次に、前記レジストパターン９３６をその上に形成され
たＰｂ膜９３７及びＳｎ膜９３８とともに除去（いわゆ
るリフトオフ）した後、所定の温度で熱処理を行う。こ
れにより前記ｐｂ膜９３７及びＳｎ膜９３８が合金化し
て１．ＺＱＡ図に示すように、ほぼ球状のＰｂ−Ｓｎ合
金系のはんだバンブ９２８が形成される。この合金化の
際には、Ｓｎ膜９３８中のＳｎが前記Ｃｕ膜９３４中の
Ｃｕと合金化することにより、このはんだバンブ９２８
と前記Ｃｒ膜９２６との間にＣｕ−８ｎ系金属間化合物
層９２７が形成される。なお、実際には、このはんだバ
ンブ９２８中には、前記Ａｕ膜９３５からのＡｕも含ま
れている。

次に本発明の対象の一例であるＶ　Ｌ　Ｓ　Ｉ　（Ｖｅ
ｒｙＬａｒｇｅ　５ｃａｌｅ　Ｉｎｔｅｇｒａｔｉｏｎ
）のチップ内の構成を説明する。

ここに示したチップは、メイン・フレーム・コンピュー
タ（超高速コンピュータ）のＣＰＵ部その他の論理演算
及びメモリ素子として使用される。

従って非常に多くの入出力端子をもつ必要があるので、
２００ピン程度まではワイヤボンディングで、それ以上
はＴ　Ａ　Ｂ　（Ｔａｐｅ　Ａｕｔｏｍａｔｅｄ　Ｂｏ
ｎｄ−ｉｎｇ）やＣＣＢ　（ｃｏｎｔｒｏｌｌｅｄ−ｃ
ｏｌｌａｐｓｅ　ＳｏｌｄｅｒＢｕｍｐｓ）等により外
部のパッケージや回路基板に実装又は接続されろ。

チップサイズは、１０鵡〜２０問角の正方形又は長方形
の板状で、その素子形成主面には、ＥＣＬ　（Ｅｍｉｔ
ｔｅｒ−Ｃｏｕｐｌｅｄ　Ｌｏｇｉｃ　）回路やその他
必要に応じてＣＭＯＳ　（ｃｏｍｐｌｅｍｅｎｔａｒｙ
　ＭＯ８）回路が形成されており、いわゆるゲートアレ
ーと同様の方式（設計・製造方式）により要求仕様に対
応したチップ内構成が選択される。

第９Ｈ図は、チップ上のｋｌ第２〜４層目配線の構成を
示す上面模式図である。同図において、９２１は、第４
層メタル配線群すなわちｋｌ−４（又はＷＲ−４）で主
にＹ軸方向にチップをほぼ縦断するように多数設けられ
ている。９１９は第３層メタル配線群、すなわちＡｔ−
３（又はＷＲ−３）であり、主にＸ軸方向に延在してい
る。

９１７は第２層メタル配線群、すなわち１．−２（又は
ＷＲ−２）であり、主にＹ軸方向に延在している。これ
らの各層ｋｌ配線群は、その一部だけを示したが、必要
に応じてチップ上面全体に設けられている。９４１ａ−
ｇはそれぞれ、５０〜２００μｍ幅の電源配線又は基準
電圧配線（ＥＣＬの場合は、ＶＥＳＬ　−−４Ｖ　、　
Ｖｇｇ　・・−−３Ｖ　。

ｖ’ｒ’ｒ　”’　　２　Ｖ　：　ＶＣＣＩ　ｅ　ＶＣ
Ｃ２、及びｖｃｃ３１０Ｖ）、９４４Ｙはそれぞれ１０
μｍ幅の第４層予備配線すなわちｋｔｓ−４で、ここで
はチップ９０１の上面をほぼ縦断するように設けらねて
いるが、他の実施例にあるようにすることも可能である
。９４３ａ−ｈは、５μｍピッチ３．５μｍ幅のＡｔ−
３であり、相互接続の必要に応じて自動レイアウトされ
る。９４３Ｘは５ピツチ毎に設けられたほぼチップ上面
を横断するように延在する第３層予備配線Ａｔ５−３で
ある。これらフローティングの予備配線は、人Ａｓ−３
とＡｔＳ　−４でチップのほぼ全域をカバーできるよう
になっている。９４２　ａ　−ｆは５μｍピッチ３．５
μｍ幅のＡＬ−２であり、上記Ａｔ−３と関連して相互
接続の必要に応じて自動レイアウトされろ。

第９工図は前記実施例・２．及び３に対応する配線修正
プロセス、サポート用ツールその他のレイアウト図であ
る。同図において９４５ａ及びｂはチップ９０１上のパ
ターンの原点と基準軸との角θを検出するための原点検
出用パターンでＡｔ−４により形成される。９４６は、
実施例・３に示す試し堀り領域、９４７ａは実施例・２
に示す加工基準マークすなわち層間ずれ検出用メタル・
パターンでｋｔ−３よりなり、９４７ｂは同じ層間ずれ
検出用メタル・パターンでＡｔ−４からなる。詳細は、
先の実施例にゆする。９４８ａ−ｄは、それぞれ予備ゲ
ート・セル、９４９は配線修正履歴・仕様・品名・型名
等を記録するためにＦＩＢ又はレーザ選択ＣＶＤによっ
てマーク又はパターンを形成する領域である。

第９Ｊ図は予備ゲートセルの平面レイアウトの内、Ａｔ
−３よりなるアンテナ配線のみを示した平面図である。

同図において、９５１ａ−ｊは、それぞれアンテナ配線
すなわちＡｔＡ−３である。

第９に図は予備ゲートセルの内蔵素子及びゲートの模式
回路図である。同図においてＳＲ，及びＳＲ，は予備抵
抗、ＳＧ、及びＳＧ、はＥＣＬ予備ゲートである。

以下に本発明の配線修正方法の各種のパターンを説明す
る（以下ＥＣＬ回路の例である）。

第９Ｌ図は「入力Ｌｏｗクランプ」とよばれる修正パタ
ーンを示す模式回路図である。同図において、Ｇ１はＶ
ＬＳＩのゲートと一つとして、すでに配線源の既配線ゲ
ー）、Ｉ、〜Ｉ、はその入力配線、Ｏ４はその出力配線
、Ｃ６は入力配線工。

の一部なＦＩＢによって切断した部分である。

第９Ｍ図は、「入力Ｈｉｇｈクランプ」とよばれるイω
正パターンを示す模式図である。同図において、Ｇ、及
びＧ、は既配線ゲート？Ｉ４〜■８は各ゲートの入力配
線、Ｏｌ及びＯ８は各ゲートの出力配線、■ｃｃはＶＣ
ＣＩ〜ＶＣＣ３の内の一つで、内部ゲートの場合は、Ｖ
ＣＣ２である。Ｃ６はレーザーＣＶＤ又はＦＩＢによる
気相選択ＣＶＤによるジャンパー配線である。

第９Ｎ図は「逆出労使用」とよばれろ修正パターンを示
す模式回路図である。同図において、Ｇ４及びＧ、は既
配線ゲート、ＳＧは第９Ｉ図の９４８ａ−ｄの一つに対
応する予備ゲートセル９４８内の予備ゲート（第９に図
のＳＧ、及びＳＧ、に対応する）、Ｉ・〜１目及びＩｔ
４．Ｉフラは各ゲートの入力配線、０４及びＧ６はＧ４
及びＧ、の出力配線＋Ｃ３及びＣ４は上記同様の気相選
択レーザーＣＶＤ等によるジャンパー修正配線である。

第９０図は「予備ゲート追加」とよばれろ修正パターン
の模式回路図である。同図において０６〜Ｇ８は既配線
ゲート、ＳＧは先と同様に予備ゲートセル９４８内の予
備ゲート、■３．〜ＩｔＢはそれぞれのゲートの入力配
線、０６はゲートＧ、の出力配線、ｃ、〜Ｃ１はＭｏ（
モリブデン）等からなるレーザＣＶＤ等による修正配線
である。

次に本修正システムのプロセスを説明する。

メイン・フレーム・コンビエータの開発にあたっては、
数百種の論理ＬＳＩを同時に開発し、それによってシス
テムのデバッグ・調整を行うとともに、論理不良や変更
点がある場合には、すみやかにＬＳＩの作り直しをしな
ければならない。そこで、本発明においては、ＣＣＢ電
極形放形成第９Ａ図に対応）で、グイシングされてチッ
プ状態のＬＳＩをストックしておき、これらに対して上
記各修正パターンや前記各実施例に示すような修正を施
すことによって、５〜３０ｈｒで作り直しを完了するこ
とができろ。

ここで、配線修正はチップ状態に限らずウェハ状態でも
可能であり、アライメント等が容易であるが、一方、修
正作り直しまでのターン・アラウンド・タイムは長くな
る。従って、そのようなデメリットが許容される分野で
は、ウェハ修正も可能である。たとえば、ＷＳ　Ｉ　（
Ｗａｆｅｒ　ＳｃａｌｅＩｎｔｅｇｒａｔｉｏｎ　）　
　では、このようなデメリットが回避されるので、有用
である。

更に、チップ状態での修正に関しては、裸のチップでは
なく、パッケージ・ベースにダイボンディングされた状
態、更にワイヤボンディングが完了した状態での配線修
正も可能である。この場合はターン・アラウンド・タイ
ムの一層の短縮が可能である。このことは、ＴＡＢ技術
を適用した場合についても同じである。

上記のように、たとえば、第９Ａ図の状態でチップに分
割された予備チップを各品種についてストックしておき
、デバッグの結果に対応して修正を行なう。

まず、第９工図の試し堀り領域９４６にＦＩＢで、実施
例・３に示す如く試し堀りを実行し、その検出データを
ストアする。更に同図９４７ａ及びｂの層間ずれ検出パ
ターンを用いて実施例・２に示す如＜Ａ４−３及びＡＡ
−４の合せずれを検出し、そのデータをストアする。次
に、同図９４５ａ及びｂの原点及びθ検出パターンによ
りチップ上の設計パターン・データと実パターンの原点
及び軸を一致させる操作又は演算を行い、それに従って
、以下第９Ｑ〜９Ｗ図に示すような修正を実行する。こ
れらのプロセスに用いる装置及び条件やその他の配置ｓ
王手法の詳細については、実施例・１〜８に詳述したの
で、ここではくりかえさない。

第９Ｑ図は、第９Ｈ及び１図に対応するチップ主面の修
正部分の上面拡大図である。同図において、９４１はそ
れぞれ幅広Ａｔ−４電源配線（基準電圧配線を含む）、
９４３ＸはＸ軸方向に延在するＡｔ５−３すなわちＡｔ
−３による予備配線（これと他の場合には、人ｔ−３す
なわち素子に連結済の第３層Ａｔ配線群の一つでもよい
）９４４ＹはＹ方向に延在するＡｔ　Ｓ　−４すなわち
第４層人を予備配線、９５６はＦＩＢによる縦穴に形成
されたレーザーＣＶＤによるＭｏ（モリブデン）層であ
る。

第９Ｒ図は上記第９Ｑ図Ｘ−Ｘに対応する断面図である
。同図において、９１８はＩＬ−３ｊなわち、第３層層
間絶縁展、９４３Ｘは、先の第３層予備配線、９２０は
、ＩＬ−４すなわち第４層層間絶縁膜、９４１は電源配
線、９２５はフアイナルパツシベーシヨンすなわち上面
保護膜、９４４Ｙは第４層予備配線、９５３は下地Ｃｒ
（クロム）膜、９５４はＭｏレーザＣＶＤ層である。

第９Ｓ図は他の修正技法を施した部分の上面拡大図であ
る。上記第９Ｑ及びＲ図と異なる部分のみを以下説明す
る。同図において、９５９はＭ。

ジャンパー配線と電源配線９４】のショートヲ防止する
ためのコの字型切欠溝（ＦＩＢによる）９５７及び９５
８はＦＩＢによる縦穴に充填されたＭｏ層、９６０はそ
れと同じＭｏジャンパー配線である。

第９Ｔ図は、上記第９Ｓ図に対応するＸ−Ｘ断面図であ
るが、各記号は先に説明したので省略する。この技法は
、特に、９４３Ｘが９４４Ｙの直下まで延在しない場合
や９４３Ｘが一般のＡｔ−３である場合等に有効である
。

第９Ｕ〜Ｗ図はその他の修正技法、特に予備ゲートを用
いた一例の平面図、要部拡大図、及びそのＸ−Ｘ断面図
である。同図において９４８は予備ゲートセル、９５１
ａｘｊはＡｔ−３からなるアンテナ配婦で、それぞれ第
９に図のＳ　Ｇ　１〜２Ｓ　Ｒ１〜２のいずれかの端子
にＡｔ−２及びＡｔ−Ｊを介して接続され℃いる。更に
９４１はそれぞれ人Ｌ−４からな７８幅広電源配線、９
４４ＹはＡｔ５−４，９４３ＸはＡＬＳ−３，９６１は
修正要部である。更［９６２及び９６３はＦＩＢによる
縦穴にレーザＣＶＤにより埋込まれたＭｏ（モリブ）層
、９６４はそれに連続してレーザースキャンニングによ
り形成されたＭｏジャンパー配線である。

次にＦＩＢによる穴あけ及びレーザーＣＶＤによるジャ
ンパー配線形成プロセスについて説明する。

ｇＱＰ図（ａ）〜（ｄ）は、そのプロセスのフローを示
す要部断面図である。同図（ａ）に示す如く、先行する
実施例に示すように先にストアされたデータにもとづき
修正対象の座標を決定してＦＩＢによる穴９５２を形成
する（処理室内の圧力はＩ　Ｘ　１０−’Ｐａ）。次に
（ｂ）に示すように、Ａｔ表面及びファイナル・パッシ
ベーション９２５表面な人ｒ　（アルゴン）雰囲ｆｉ（
ＩＰａ）でスパッタ・エツチングを行った後、全面にＣ
ｒを１００Ａ程度スパッタリングにより付着させ、Ｃｒ
　　（クロム〕下地膜９５３を形成″１′″る。次に（
ｃ）に示すようにモリブデンカルボニル（Ｍｏ　（ｃｏ
）ｓ　）の１０Ｐａ程度の昇華相界囲気（ガス相）で、
厚さ０．３〜１μｍ９幅３〜１５μｍ程度のＭｏ（モリ
プ）修正配線９５４を形成する。（条件は、例えばレー
ザー出力・・・２００ｍＷ、レーザースキャンニン！　
速度１　ｗｍ　／秒、連続発振高出力Ａｒレーザー使用
）その後、（ｄ）に示すようにＡｒ雰囲気のスパッタリ
ングにより９５４をマスクとして不要部分９５５のＣｒ
膜を除去する。

以上説明したようＩＣ第９Ｌ〜０図の修正パターンを実
行するにあたり、第９Ｑ−Ｗ図に示す技法を相互に組合
せてファイナル・パッシベーション完了後のチップ上配
線修正を実行する。この修正完了後、又はほぼ同時的に
第９■図の９４９の位置に修正データその他をレーザＣ
ＶＤ　（修正用の装置内で同時的に処理する）、ＦＩＢ
利用のメタル膜デポジション又はＡｔ−３、Ａｔ−４、
Ｍ。

膜等の切欠き等によりマーキングする。このマーキング
には、文字、数字、適当な記号のほかバーコードその他
のコンピュータ認識用の各種のコードを用いることがで
きる。又、複雑高密度の配線が９４９の領域に形成され
る場合には、Ａｔ−４をレーザ又はＦＩＢで切欠いた回
折格子パターン又はＭｏレーザーＣＶＤによる同様のパ
ターンによるコードが有効である。

更に、実際に上記各部分（局部〕技法（第９Ｑ〜Ｗ図）
を組合せて修正（第９Ｌ〜０図）を行なう場合の全体の
レイアウト等は実施例　６に詳述しであるので、ここで
はくりかえさない。

αＣ各実施例の記載を補足するための引用文献の説明 レーザ切断、接続及びレーザＣＶＤについては、メイダ
ー（Ｍａｄｅｒ）のＵＳＰ４２４００９４．ウニスギら
（Ｕｅｓｕｇｉ　ｅｔ　ａｌ）の［エクステンプイツト
・アブストラクツ・オブ・ザ・セブンティーンス・コン
ファレンス・オプ・ソリッド・ステイト・デバイセズ・
アンド・マテリアルズ、東京。

１９８５年Ｊ　　（Ｅｘｔｅｎｄｅｄ　Ａｂｓｔｒａｃ
ｔｓ　ｏｆ　ｔｈｅｌ　７　ｔｈ　Ｃｏｎｆｅｒｅｎｃ
ｅ　ｏｆ　５ｏｌｉｄ　５ｔａｔｅ　Ｄｅｖｉｃｅｓａ
ｎｄ　Ｍａｔｅｒｉａｌｓ　）の１９３−１９６頁、ブ
ラックらのアプライド・フイジイックス・レターズ。

５０　（ｉ５）、１３の１０１６〜１０１８頁（Ｂｌａ
ｃｋｅｔ　ａｌ、　Ａｐｐｌ、　Ｐｈｙｓ、　Ｌｅｔｔ
、　５０　（ｉ５）　、１３Ａｐｒｉｌ　１９８７）＋
ヨ　０７バ特許公報ＥＰ２５３４７Ａ２．ホールらの米
特許公報ＵＳＰ４１８１７５１、及びカミ才力らの米国
特許公報ＵＳＰ４５０３３１５等に記載されているので
、これをもって本願の記述となす。

更に、ＦＩＢ加工技術一般については、マシルらのアイ
・イー・イー・イー・エレクトロン・デバイス・レター
ズのＥＤＬ−７巻５号１９８６年５月の２８５−２８７
頁（Ｍｕｓｉｌ　ｅｔ　ａｌ、ＩＥＥＥＥｌｅｃｔｒｏ
ｎ　Ｄｅｖｉｃｅ　Ｌｅｔｔｅｒｓ、　Ｖｏｌ、　ＥＤ
Ｌ−７。

ＮＱ５　、　Ｍａｙ　１９８６）　　、シェイパ−らの
ジャーナル・オブ・バキューム・サイエンスｅアンド会
テクノロジーの巻Ｂ４（ＩＩの１月／２月号１９８６年
の１８５−１８８頁（Ｓｈａｖｅｒ　ｅｔ　ａｌ、Ｊｏ
ｕｒｎａｌｏｆ　Ｖａｃｕｕｍ　５ｃｉｅｎｃｅ　ａｎ
ｄ　Ｔｅｃｈｎｏｌｏｇｙ、　Ｂ（４１゜Ｊａｎ、　／
Ｆｅｂ、　　１９８６　）　　、マシコらの［インター
ナショナル・リライアビリティ・フィジイックス・７ン
ボジアム、３９８７年４月」の予稿集（Ｉｎｔｅｒｎａ
ｔｉｏｎａｌ　Ｒｅ１ｉａｂｉｌｉｔｙ　Ｐｈｙｓｉｃ
ｓＳｙｍｐｏｓｉｕｍ、　Ａｐｒｉｌ　１９８７）　　
＊及びニス・エム・７−の「ブイ・エル・ニス−アイ・
テクノロジーＪ（ｉ９８３年マグロ−ヒル社発行）の４
２６−４２９頁（Ｓ、　Ｍ、　Ｓｚｅ、　”ＶＬＳＩ　
Ｔｅｃｈｎｏｌｏ−ｇｙ　　、　１９８３　、　Ｍｃ　
ｇｒｏｗ−Ｈｉｌｌ）等に記載されているので、これを
もって本願の記述となす。

更にチャツプマンの「グロー・ディスチャージ・プロセ
シズＪ（ｉ９８０年ジョン・ワイリー・エンド・サンズ
・インコ）の２３１−２４９頁（ｃｈａｐｍａｎ、’Ｇ
ｌｏｗ　Ｄｉｓｃｈａｒｇｅ　Ｐｒｏｃｅｓｓｅｓ　。

１９８０　　Ｊｏｈｎ　Ｗｉｌｅｙ　ｋ　５ｏｎｓ　Ｉ
ｎｃ、）には、バイアス・スパッタ（平坦化技術）及び
スパッタリング・エッチ技術が記載されているので、こ
れをもって本願の記述の一部となす。

更に上記Ｖ−（Ｓｚｅ）の９３−１２９頁には、絶縁膜
の各種のデポジション技術が記述されているのでこれを
もって本願の記述の一部となす。

更にドライ・エツチング一般及びメタライゼイション膜
の形成加工技術については、上記シー（Ｓｚりの３０３
−３８４頁に記載されているので、これをもって本願の
記述の一部とな丁。

更に、イオン・ビーム診断技術およびスパッタリング技
術については、タウンゼントらの［イオン・インプラン
テーション、スパッタリング・アンド・ゼア−・アプリ
ケーションズＪ　　（ｉ９７６年アカデミツク・プレス
発行）の１８１−２６１頁に（Ｔｏｗｎｓｅｎｄ　ｅｔ
　ａｌ、　’　Ｉｏｎ　Ｉｍｐｌａｎｔａｔｉｏｎ。

Ｓｐｕｔｔｅｒｉｎｇ　ａｎｄ　ｔｈｅｉｒ　ａｐｐｌ
ｉｃａｔｉｏｎｓ。

１９７６　、　Ａｃａｄｅｍｉｃ　Ｐｒｅｓｓ　）記載
されているので、これをもって本願の記述の一部となす
。

更に本発明の終点検出に用いろ、ＦＩＢ加工中の加工穴
より発生する光を検出する可視発光分光分析方法、装置
すなわち分光器やその分光光を検出するフォト・マルチ
・プライヤその他の技術については、ソーンの「プリン
シブルズ・オブ・インスツルメンタル・アナリシス」（
シー曽ビー鞠ニス・カレソジ・パブリッシング）の２９
２−３０３頁に（Ｓｏｏｎｇ、”Ｐｒ１ｎｃｉｐｌｅｓ
　ｏｆ　１ｎｓｔｒｕ−ｒｎｅｎｔａｌ　Ａｎａｌｙｓ
ｉｓ　　、　１９８５　、　ＣＢＳ　ＣｏｌｌｅｇＣｏ
ｌｌｅ　ｉｓｈｉｎｇ　）記載されているので、これを
もって本願の記述の一部となす。

更に上層の幅の広い配線（Ａｔ等）を「コＪの字型又は
円孤状にＦＩＢで切欠いて、下層のＡｔ配線等とその他
の配線間でＦＩＢ技術を用いて配線の修正をするやり方
については、本発明者の高欄らの米国特許出願Ｎ１１１
３４４６０号（出願日１９８７．１２．１７）及びそれ
の対応日本出願の特願昭６１−２９８７３１号（出願日
１９８６゜１２　、１７）及び特願昭６１−３０３７１
９号（出願日１９８６．１２．２２）に記述されている
ので、これらをもって本願の記述の一部となす。

〔発明の効果〕

本願の発明によれば、フォーカスト・イオン・ビーム・
エツチング技術を用いて半導体集積回路装置の欠陥の修
正及び回路の変動をするに際して、それらの適用に適合
した試し堀り領域、テスト・エツチング領域、予備配線
又は予備バットを有するＩＣ，ＶＬ、ＳＩ構造、その製
造方法、その技術を用いた設計手法及びそれらに使用す
るフォーカスト・イオン・ビーム装置及びその他の装置
を適用することによって、高精度・高能率の設計・製造
・デバッグを可能とすることができる。

【図面の簡単な説明】

第１Ａ図は本発明の実施例・１のフローチャートを示す
図、 第１Ｂ図及び第１Ｃ図は２次イオン検出方法を説明する
断面図、 第１Ｄ図１ビーム電流の時間変化を示す図、第１Ｅ図家
従来方法による加工状態を示す図、第１Ｆ図家加工穴断
面図、 第１Ｇ図家加工に伴う加工深さの変化を示す図、第１Ｈ
図家実施例・１の材質関数を示す図、第１Ｉ図家実施例
・１の加工深さ関数を示す図、第１Ｊ図家実施例の装置
構成図、 第１Ｋ図、第１Ｌ図及び第１Ｍ図はビーム電流を測定す
る方法を示す図、第１Ｎ図、第１０図。 第１Ｐ図及び第１Ｑ図はビーム電流を間接的に計算圧よ
り求める方法について示した図である。 第２Ａ図は本発明の実施例・２のＩであるイオンビーム
加工方法を説明するためのウエノ・の拡太断面因、 ＠２Ｂ図はそのイオンビーム・加工方法に使用する加工
装置を示す概略構成図、 第２Ｃ図は前記加工装置の試料台を拡大して示す概略斜
視図、 第２Ｄ図（ａ）は加工用基準マークの表面におけるイオ
ンビームの走査状態を示す概略説明図、第２Ｄ図（ｂ）
は二次電子の検出強度を示す説明図、第２Ｅ図（ａ）〜
（ｄ）は加工用基準マークの平面パターンの変形例を示
す説明図、 第２Ｆ図（ａ）〜（ｂ）は同じく加工用基準マークの断
面形状の変形例を示す説明図、 第２Ｇ図（ａ）は加工用基準マークの他の例を示す拡大
部分断面図、 第２Ｇ図（ｂ）は前記加工用基準マークの概略平面図、 第２Ｈ図は本発明の実施例・１の■であるイオンビーム
加工方法を説明するためのウエノ・の拡大部分断面図、 第２工図は加工用基準マークとずれ検出用マークの関係
を説明するための拡大平面図である。 第３Ａ図は本発明の実施例・３であるイオンビーム加工
装置の要部を示すブロック図、第３Ｂ図はイオンビーム
加工が施されろ本発明の半導体装置の一例の平面図、 第３Ｃ図は半導体装置の一部の断面図、第３Ｄ図は同じ
く半導体装置の一部の断面図である。 第４Ａ図は本発明の実施例・４のＩによるバイポーラＬ
ＳＩを示す平面図、 第４Ｂ図は第４Ａ図に示すバイポーラＬＳＩの要部の断
面図、 第４Ｃ図は第４人図に示すバイポーラＬＳＩを構成する
ＥＣＬ３人力ＯＲゲートを示す回路図、第４Ｄ図は第４
Ｃ図に示すＥＣＬ３人力ＯＲゲートを信号で示した図、 第４Ｅ図〜第４Ｈ図は、接続用配線を形成する方法を工
程順に説明するための断面図、第４Ｉ図は第４Ｈ図の状
態における平面図、第４Ｊ図は本発明の実施例・４の■
を示す平面図である。 第５Ａ図は本発明の実施例・５の■のフローチャート、 第５Ｂ図及び第５Ｃ図は２次イオン検出方法を説明する
ための断面図、 第５Ｄ図はビーム電流の時間変化を示す図、第５Ｅ図は
従来方法による加工状態を示す図、第５Ｆ図は加工穴断
面図、 第５Ｇ図及び第５Ｈ図は加工体積、深さの実験結果を示
すグラフ、 第５工図は実施例・５のＩを示す装置構成図、第５Ｊ図
は実施例・５の■におけるビーム電流測定図、 第５に図は実施例・５のＩの複数材質を加工する場合の
フローチャート、 第５Ｌ図は実施例・５の■を示す装置構成図、第５Ｍ図
はソース電流とビーム電流の関係を示すグラフ、 第５Ｎ図は実施例・５の■による実験結果を示す図、 第５０図は本実施例・５の■を示す装置構成図、第５Ｐ
図はアパーチャ電流とビーム電流の関係を示すグラフ、 第５Ｑ図は実施例・５の■を示す装置構成図である。 第６Ａ図は半導体基板上の論理ゲート領域の一部の平面
図、 第６Ｂ図は予備配線の交差部分の平面図であり、第６Ｃ
図は第６Ｂ図の八−入切断線における断面図、 第６Ｄ図は半導体基板上の論理ゲート領域の一部の平面
図、 第６Ｅ図及び第６Ｆ図は、予備配線の一部の斜視図、 第６Ｇ図は予備配線の交差部分の平面図、第６Ｈ図は第
６Ｇ図のＡ−Ａ切断線における断面図、 第６エ図及び第６Ｊ図は修正配臓形成工程における予備
配線の一部の断面図、 第６に図は予備配線の交差部分の平面図であり、第６Ｌ
図は第６に図のＡ−Ａ切断１ＩＩｌｊＩＣおける断面図
。 第６Ｍ図及び第６Ｎ図は半導体基板上の論理ゲート領域
の一部の平面図である。 第７Ａ　（ａ）　＋　（ｂ）及び７　Ｂ（ａ）　、　（
ｂ）図は実施例・７のＩの配線状態の平面図と断面図、 第７　Ｃ（ａ）　、　（ｂ）図は実施例・７の■の配線
の状態を示す平面図及び断面図、 第７Ｄ及び第７　Ｅ　（ａ）　、　（ｂ）図は実施例・
７の■の交叉構造体の平面図及び断面図、 第７Ｆ図は実施例・７の■の変形例の配線状態を示す平
面図である。 第８Ａ〜８Ｕ図は本発明の実施例・８の製造プロセス図
である。 第９Ａ図は本発明の実施例・９によるバイポーラＬＳＩ
の要部を示す断面図、 第９Ｂ図は第９Ａ図に示すバイポーラＬＳＩを封止した
ピングリットアレイ型パッケージを示す断面図、 第９Ｃ〜第９Ｇ図は、第９Ａ図に示すバイポーラＬＳＩ
の製造方法を工程順に説明するための断面図である。 第９Ｈ図は本発明の実施例・９のロジック・チップの第
２〜４層Ａｔ配線の平面レイアウト図、第９Ｉ図は同実
施例の各程合せパターン又は配線修正システム・ツール
のレイアウト図、第９Ｊ図は同実施例の予備ゲート・セ
ルのアンテナ配線の平面レイアウト図、 第９に図は予備ゲートセルの予備デバイスを示す回路図
、 第９Ｌ〜０図は各種の修正パターンを示す回路図、 第９Ｐ図（ａ）　〜（ｄ）はＦＩＢ及びレーザーＣＶＤ
による修正のプロセス・フローを示す断面図、第９Ｑ−
Ｗ図は局部修正の各種の技法に対応する配線修正部分の
平面図及び断面図である。 １・・・イオン源、２・・・第２レンズ電極、３・・・
第２レンズ電極、４・・・第３レンズ電極、５・・・ブ
ランキング電極、６・・・ブランキングアパーチャ、７
・・・デフレクタ電極、８・・・試料、９・・・ステー
ジ、１０・・・デフレクタコントローラ、１１・・・ブ
ランキングコントローラ、１２，４２．４６・・・電流
計、１３゜４３・・・Ａ／Ｄコンバータ、１４・・・タ
イマ　１５・・・スイッチ回路、１６・・・判定回路、
１７・・・乗算回路、１８・・・加算回路、１９・・・
除算回路、２０・・・比較回路、２１・・・判定回路、
２２・・・乗算回路、２３・・・乗算回路、２４・・・
加算回路、２５・・・判定回路、２６・・・比較回路、
２７・・・データメモリ、２８・・・イオンビーム、２
９・・・二次イオン、３０・・・二次イオン検出器、３
】・・・配線、３２・・・層間絶縁膜、３３・・・下層
配線からの再付着物質、３４・・・スパッタ原子、３５
・・・再付着層、１Ｂ・・・ビーム電流、ｉｇＬ・・・
ブランキングアパーチャ電流、ｔＢ・・・電流サンプリ
ング時間、ｄ・・・ビーム径、Ｌ、、Ｌ、・・・加工中
、Ｍ・・・材質、ｆ　（Ｚ）・・・材質関数、Ｚ５・・
・加工深さ、ｇｏ・・・加工深さ関数、Ｚ（ｉ・・・目
標深さ、ｋＭ・・・材質Ｍの加工速度係数、■・・・ス
パッタ体積、Ａ・・・加工穴開ロ面墳、Ｄ・・・ドーズ
量、３６・・・２次電子、３７・・・ファラデーカップ
、３８・・・２次電子トラップ電極、３９・・・２次電
子トラップ電源、４０・・・加速電源、４１・・・引出
電源、４４・・・光データリンク、４５・・・ＣＰＵ０ 第 １八 図 人 ８１Ｃｑ区 第１目図 易１０図 ゛ノース１逆：う弁ヒｉｓ（μＡ） ８１に図 纂 １Ｌ区 名ＩＭ図 Ｒ ＺＩＰ図 第１Ｑ図 アパチャ電万気りな（７ｔＡ） 第 ２Ａ 図 第 Ｂ 図 第 ２Ｆ図 とσノ どｂノ （ｃ） （ｄ） （ａ） 第 ２Ｆ図 とｂノ 第 Ｇ 図 第 Ｃｔ 図 第 Ｄ 図 第 Ｈ 図 第 Ｉ 図 第 ３Ａ 図 第 Ｂ 図 第 Ｃ 図 第 Ｄ 図 第 ４Ｅ 図 Ｆ 図 ｑ＋ｂｅ １ｄ１ 第 Ｇ 図 第 Ｆ 図 １８ｅ １８ｔ 第 ５Ａ 図 第 Ｉ 図 第 Ｊ 囚 呉只−４懸 工＼Ｉ「Ｓ８又−へ１Ｂ　＋ｎＡＩ Ｔすτ々゛ターへＩＢ　＋ｎＡ＋ ・１［− ２１〇− 第 Ｑ 図 ミーＡ、、浸濶トよ ＋ｐｍ＋ 第 図 Ｊ 図 ６０１１ｐ−１ 第 Ｎ 図 ｂｕど とσノ 第 Ａ 図 乙りノ 第 Ｂ 因 ＩＯ２ 第 Ｅ 囚 第 Ｆ 図 第 ９Ｂ 図 第 Ｃ 図 第 Ｄ 図 第 ９Ｈ箇 ソ’＋Ｉ（Ｊ 冨　　〜 の 第 Ｉ 図 第 ９Ｊ 図 第 ９に 図 第 Ｌ 図 第 Ｐ 図 第 図 第 Ｖ 図 第 Ｗ 図

Claims (1)

1. 【特許請求の範囲】 １、エネルギービームを集束偏向走査し、被加工物を加
   工するエネルギービーム施工方法において、所定時間毎
   に照射ビームの電流を測定して時間積分値を求め、この
   時間積分値から加工深さを算出することを特徴とするエ
   ネルギービーム加工方法。 ２、エネルギービームを集束偏向走査し、被加工物を加
   工するエネルギービーム加工方法において、予め単位照
   射イオン童に対する被加工物のスパッタ体積で表される
   加工速度係数を求め、更に所定時間毎に照射ビームの電
   流を測定してその時間積分値から全照射イオン量を求め
   、更にビーム走査面積を求め、これら求められた加工速
   度係数、全照射イオン量及びビーム走査面積から加工深
   さを算出することを特徴とするエネルギービーム加工方
   法。 ３、エネルギービームを集束偏向走査し、被加工物を加
   工するエネルギービーム加工方法において、予め照射イ
   オン量と加工深さとの関係である加工深さ関数を求め、
   更に所定時間毎に照射ビームの電流を測定してその時間
   積分値から全照射イオン量を求め、これら求められた加
   工深さ関数及び全照射イオン量から加工深さを算出する
   ことを特徴とするエネルギービーム加工方法。 ４、エネルギービームを集束偏向走査し、被加工物を加
   工するエネルギービーム加工装置において、所定時間毎
   に照射ビームの電流を測定する測定手段と、該測定手段
   から測定されたビーム電流について時間積分値を求める
   時間積分値抽出手段と、該時間積分値抽出手段によって
   求められた時間積分値から加工深さを算出する加工深さ
   算出手段とを備えたことを特徴とするエネルギービーム
   加工装置。 ５、エネルギービームを集束偏向走査し、被加工物を加
   工するエネルギービーム加工装置において、予め単位照
   射イオン量に対する被加工物のスパッタ体積で表される
   加工速度係数を指定する加工速度係数手段と、更に所定
   時間毎に照射ビームの電流を測定する測定手段と、該測
   定手段から測定されたビーム電流についての時間積分値
   から全照射イオン量を求める全照射イオン量抽出手段と
   、更にビーム走査面積を求めるビーム走査面積抽出手段
   と、上記加工速度係数手段により指定された加工速度係
   数、上記全照射イオン量抽出手段により抽出された全照
   射イオン量及び上記ビーム走査面積抽出手段により抽出
   されたビーム走査面積から加工深さを算出する加工深さ
   算出手段とを備えたことを特徴とするエネルギービーム
   加工装置。 ６、エネルギービームを集束偏向走査し、被加工物を加
   工するエネルギービーム加工装置において、予め照射イ
   オン量と加工深さとの関係である加工深さ関数を指定す
   る加工深さ関数手段と更に所定時間毎に照射ビームの電
   流を測定する測定手段と、該測定手段から測定されたビ
   ーム電流についての時間積分値から全照射イオン量を求
   める全照射イオン量抽出手段と、上記加工深さ関数手段
   により指定された加工深さ関数及び上記全照射イオン量
   抽出手段により抽出された全照射イオン量から加工深さ
   を算出する加工深さ算出手段とを備えたことを特徴とす
   るエネルギービーム加工装置。 ７、イオンビーム発生手段と、このイオンビーム発生手
   段により発生されるイオンビームの集束手段と、試料表
   面にイオンビームを走査するための偏向手段と、イオン
   ビームの照射を断続するためのブランキング手段とを備
   えた加工装置を用い、２層以上に積層されてなる試料に
   ついて所定深さの内部層に位置する被加工部にイオンビ
   ームを照射して該被加工部の加工を行う際に、前記被加
   工部と同深または略同深に形成された所定形状の加工用
   基準マークを参照してイオンビームの照射位置を決定し
   、当該被加工部の加工を行うことを特徴とするイオンビ
   ーム加工方法。 ８、前記加工用基準マークの上に積層され、該加工用基
   準マークの形状が正確に反映されている露出層の表面形
   状から前記加工用基準マークの位置を特定することを特
   徴とする請求項第７項記載のイオンビーム加工方法。 ９、前記加工用基準マークの形状が正確に反映している
   露出層の表面にイオンビームを走査し、その際に発生す
   る二次電子または二次イオンの変化から前記加工用基準
   マークの位置を特定することを特徴とする請求項第８項
   記載のイオンビーム加工方法。 １０、前記加工用基準マークの表面に直接イオンビーム
   を走査し、その際に発生する二次電子または二次イオン
   の変化から前記加工用基準マークの位置の特定を行うこ
   とを特徴とする請求項第７項記載のイオンビーム加工方
   法。 １１、前記加工用基準マークの上に位置する層形成材料
   にイオンビームを照射することにより該層形成材料を除
   去して前記加工用基、準マークを露出させた後、該加工
   用基準マークの表面にイオンビームを走査することを特
   徴とする請求項第１０項記載のイオンビーム加工方法。 １２、前記加工用基準マークが形成されている内部層と
   は異なる層にずれ検出用マークを形成するとともに、該
   ずれ検出用マークと同じ層に加工用補助マークを形成し
   、該ずれ検出用マークと前記加工用基準マークとの位置
   ずれ量を測定し、この位置ずれ量で前記加工用補助マー
   クに層間ずれの補正を行い、補正後の該加工用補助マー
   クを基準に被加工部の位置決めを行うことを特徴とする
   請求項第７項記載のイオンビーム加工方法。 １３、前記ずれ検出用マークおよび加工用補助マークが
   試料の最上部に位置されていることを特徴とする請求項
   第１２項記載のイオンビーム加工方法。 １４、前記加工用補助マークの表面にイオンビームを走
   査し、その際に発生する二次電子または二次イオンの変
   化から該加工用補助マークの位置を特定することを特徴
   とする請求項第１２項記載のイオンビーム加工方法。 １５、素子領域と深さ方向の構造および形成履歴が同一
   な試加工領域を有することを特徴とする半導体装置。 １６、前記素子領域のイオンビーム加工に先立って前記
   試加工領域を加工することにより、当該素子領域の加工
   における所望の深さまでの所要ドーズ量が予め把握され
   ることを特徴とする請求項第１５項記載の半導体装置。 １７、イオンビーム加工による配線の切断・露出により
   て、論理修正・設計不良対策・不良解析が行われる論理
   素子であることを特徴とする請求項第１５項記載の半導
   体装置。 １８、少なくとも一つの層からなる被加工物の所定の面
   積の第１の部位に収束されたイオンビームを照射して加
   工し、加工中に被加工物から発生される荷電粒子または
   発光スペクトルの変化に基づいて計測される前記各層の
   加工の所要時間によりて、加工中に計測されるイオンビ
   ーム電流を積分することにより、前記各層の単位面積当
   りの加工に要するドーズ量を把握する第１の段階と、前
   記各層の単位面積当たりの加工に要するドーズ量に基づ
   いて、前記被加工物の任意の第２の部位における目的の
   深さまでの加工に要する目標ドーズ量を設定し、加工中
   のイオンビーム電流を加工時間で積分して得られるドー
   ズ量が前記目標ドーズ量に達するまで前記第２の部位の
   加工を行う第２の段階とからなることを特徴とするイオ
   ンビーム加工方法。 １９、前記荷電粒子が前記被加工物に対する前記イオン
   ビームの入射部位から発生される二次電子または二次イ
   オンであることを特徴とする請求項第１８項記載のイオ
   ンビーム加工方法。 ２０、前記被加工物が、複数の半導体装置が形成された
   半導体ウェハであり、該半導体装置の任意の深さに位置
   する配線の切断による論理修正・設計不良対策、または
   目的の配線の深さまでの穴開けによる不良解析に用いら
   れることを特徴とする請求項第１８項記載のイオンビー
   ム加工方法。 ２１、イオン源と、このイオン源から放射されるイオン
   ビームを制御するイオンビーム光学系と、前記被加工物
   の加工部位から発生される荷電粒子または発光スペクト
   ルを検出する検出手段と、イオンビーム電流を計測する
   イオンビーム電流計測手段と、前記被加工物から発生さ
   れる前記荷電粒子または発光スペクトルの変化に基づい
   て前記被加工物を構成する個々の層の加工の所要時間を
   計測し、該所要時間によって前記各層の加工中に計測さ
   れるイオンビーム電流を積分することにより、前記被加
   工物における前記各層の単位面積当たりの加工に要する
   ドーズ量を算出するドーズ量演算部と、算出された前記
   各層の単位面積当たりの加工に要するドーズ量を保持す
   るドーズ量格納部とを備え、前記被加工物の第１の部位
   における前記各層の単位面積当たりの加工に要するドー
   ズ量を把握して前記ドーズ量格納部に格納する第１の段
   階と、このドーズ量格納部に保持された前記被加工物の
   第１の部位における前記各層の単位面積当たりの加工に
   要するドーズ量に基づいて、前記被加工物の第２の部位
   における目的の深さまでの加工に要する目標ドーズ量を
   設定し、加工中のイオンビーム電流を加工時間で積分し
   て得られるドーズ量が前記目標ドーズ量に達するまで加
   工を行う第２の段階とを経て、前記第２の部位の加工が
   遂行されることを特徴とするイオンビーム加工装置。 ２２、前記荷電粒子が前記被加工物に対する前記イオン
   ビームの入射部位から発生される二次電子または二次イ
   オンであることを特徴とする請求項第２１項記載のイオ
   ンビーム加工装置。 ２３、前記被加工物が半導体装置であり、該半導体装置
   の任意の深さに位置する配線の切断・露出による論理修
   正・設計不良対策・不良解析に用いられることを特徴と
   する請求項第２１項記載のイオンビーム加工装置。 ２４、フローティング状態の予備バンプ又は予備パッド
   を有することを特徴とする半導体集積回路装置。 ２５、前記予備バンプ又は前記予備パッドが内部回路の
   不良箇所の電位を測定するための予備バンプ又は予備パ
   ッドであることを特徴とする請求項第２４項記載の半導
   体集積回路装置。 ２６、レーザーＣＶＤにより形成された接続用配線によ
   り前記不良箇所と前記予備バンプ又は前記予備パッドと
   が接続されることを特徴とする請求項第２５項記載の半
   導体集積回路装置。 ２７、フローティング状態の予備配線を有することを特
   徴とする請求項第２４項記載の半導体集積回路装置。 ２８、レーザーＣＶＤにより形成された接続用配線と前
   記予備配線とにより前記不良箇所と前記予備バンプ又は
   前記予備パッドとが接続されることを特徴とする請求項
   第２７項記載の半導体集積回路装置。 ２９、前記予備バンプ又は前記予備パッドを複数個有す
   ることを特徴とする請求項第２４項記載の半導体集積回
   路装置。 ３０、前記予備配線が三層目のアルミニウム配線及び四
   層目のアルミニウム配線から成ることを特徴とする請求
   項第２４項記載の半導体集積回路装置。 ３１、前記接続用配線がモリブデン配線又はタングステ
   ン配線であることを特徴とする請求項第１項記載の半導
   体集積回路装置。 ３２、前記半導体集積回路装置がバイポーラＬＳＩであ
   ることを特徴とする請求項第２４項記載の半導体集積回
   路装置。 ３３、集束イオンビーム等のエネルギビームと、これを
   試料面上で走査する偏向走査系と、このビームをプラン
   キングする機構をもつ集束イオンビーム等の加工装置を
   用いた加工において、（ａ）単位電流による単位時間当
   りの被加工物の加工体積（以下加工速度係数と呼ぶ）を
   あらかじめ求めておき、 （ｂ）加工中に所定時間毎に、ビーム電流を測定し、あ
   るいはビーム電流を正確に算出できる他の物理量を測定
   しこれよりビーム電流を算出し、 （ｃ）このビーム電流と加工速度係数の積を時間積分し
   加工体積を求め、これをビームスキャン領域面積で除し
   加工深さを得る、 ことを特徴とする集束イオンビーム等のエネルギービー
   ム加工における深さモニタ方法。 ３４、請求項第３３項記載の深さモニタ方法において、
   前記被加工物が複数の材料からなる多層試料であるとき
   、 （ｂ）それぞれの材料の加工速度係数と、それぞれの材
   料の層の厚さをあらかじめ求めておき、（ｅ）（ｂ）の
   方法でビーム電流を求め、 （ｆ）このビーム電流と、現在加工中の材質に応じた加
   工速度係数の積を時間積分し加工体積を求め、これをビ
   ームスキャン領域面積で除し加工深さを得る、 ことを特徴とする集束イオンビーム等のエネルギービー
   ムによる加工における深さモニタ方法。 ３５、ソース電流等を測定する装置と、ソース電流値か
   らビーム電流値を計算する回路と、ビーム電流より加工
   体積及び加工深さを計算する回路と、加工深さを表示す
   る装置からなる深さモニタ装置。 ３６、基板上を第１の方同に延在する第１正規配線と同
   層でかつ同一方向に延在する第１予備配線と、前記第１
   正規配線及び第１予備配線を覆う絶縁膜上を第２の方向
   に延在する第２正規配線と、該第２正規配線と同層でか
   つ同一方向に延在する第２予備配線とを有し、前記第１
   予備配線の所定部の上に、前記第２正規配線及び第２予
   備配線と同層の導電層を前記第１予備配線と接続して設
   けたことを特徴とする半導体装置。 ３７、前記第１予備配線に接続して設けた導電層は、第
   １予備配線と第２予備配線の交差部の近傍に設けてある
   ことを特徴とする請求項第３６項記載の半導体装置。 ３８、前記第１予備配線、第２予備配線及び第１予備配
   線に接続して設けられた前記導電層は、配線の変更に用
   いるものであることを特徴とする請求項第３６項記載の
   半導体装置。 ３９、前記配線の変更をイオンビームによるスパッタリ
   ング及び選択ＣＶＤによりて行うことを特徴とする請求
   項第３６項記載の半導体装置。 ４０、前記第１予備配線は、第２予備配線との交差部の
   近傍において切り離されており、これら切り離された２
   つの第１予備配線をこれらの間の上に設けた前記導電層
   によって接続したことを特徴とする請求項第３６項記載
   の半導体装置。 ４１、エネルギービームの照射によって導電物質を析出
   させるＣＶＤガスの存在下において、エネルギービーム
   を半導体装置表面に照射して導電物質を析出させつつ上
   記エネルギービームの照射位置と上記半導体装置との相
   対位置を移動させ、上記半導体装置表面上に上記導電物
   質より形成したＣＶＤ配線同士を交叉させる際、上記半
   導体装置内に存在する配線の一部に一度上記ＣＶＤ配線
   を接続し、上記配線の一部の別の場所から引き出し、他
   のＣＶＤ配線を上記配線の一部の上記接続点を避けて形
   成することにより、一本又は複数本の上記ＣＶＤ配線を
   交叉させることを特徴とする半導体集積回路装置の配線
   形成方法。 ４２、上記配線の一部として上記半導体装置の配線層の
   一部をエネルギービームの照射による加工工程で切り離
   した領域を使用する請求項第４１項の半導体集積回路装
   置の配線形成方法。 ４３、上記配線の一部として上記半導体装置の製造工程
   において形成した他の配線に接続していない島領域を使
   用する請求項第４１項の配線形成方法。 ４４、上記配線の一部として上記半導体装置の製造工程
   において形成された他の配線と接続していない島領域の
   ２つの場所の上記島領域上に存在する保護膜を除去した
   上記島領域を使用する請求項第４１項の配線形成方法。 ４５、上記保護膜を一部除去した部分に酸素に対する反
   応速度の遅い金属で被覆、又は、埋め込んだ上記島領域
   を使用する請求項第４４項の配線形成方法。 ４６、基板、半導体層、導電層、及び絶縁層より成る半
   導体装置において、上層に近い導電層中に他の導電配線
   と接続していない島状の導電領域を形成したことを特徴
   とする半導体集積回路装置。 ４７、上記島状の導電領域上の２つの部分において上層
   に存在する保護膜を除去した請求項第４６項の半導体集
   積回路装置。 ４８、上記保護膜を除去した部分に酸素との反応速度の
   遅い金属を充填又は上記金属で被覆した請求項第４７項
   の半導体集積回路装置。 ４９、上記酸素との反応速度の遅い金属と上記島領域を
   形成する金属との間に別種の金属を介在させた請求項第
   ４８項の半導体集積回路装置。 ５０、以下の構成よりなるＧａＡｓ基板を用いた半導体
   集積回路装置： （ａ）実質的に長方形又は正方形の板状の半絶縁性Ｇａ
   Ａｓ基板は相互に対向する第１及び第２の主面を有する
   ； （ｂ）非常に多数の素子が上記第１の主面に形成されて
   いる； （ｃ）上記第１の主面上に第１の層間絶縁膜を介して主
   にＸ軸方向に多数延在する第１のメタル配線群； （ｄ）上記第１の層間絶縁膜及びメタル配線詳上に形成
   された第２の層間絶縁膜を介して主にＹ軸方向に多数延
   在する第２メタル配線群；（ｅ）上記第２メタル配線群
   とほぼ平行に延在し、それらと同時に形成されたメタル
   層からなる少なくとも１つの第２層のＹ方向予備配線群
   ；と （ｆ）上記第２の層間絶縁膜、第２のメタル配線群、及
   び第２の予備配線上のほぼ全面に形成された上面保護用
   絶縁膜。 ５１、上記請求項第５０項の半導体集積回路装置は更に
   以下の構成よりなる： （ｇ）上記第１の配線群と第２の絶縁膜の間にそれぞれ
   層間絶縁膜を介して設けられた主にＹ軸方向に多数延在
   する下層の第３の配線群と主にＸ軸方向に多数延在する
   上層の第４の配線群。 ５２、上記請求項第５０項の半導体集積回路装置は更に
   以下の構成よりなる： （ｈ）上記第１の主面上には、少なくとも１つの予備ゲ
   ートが設けられている。 ５３、上記請求項第５２項の半導体集積回路装置は更に
   以下の構成よりなる： （ｉ）上記第１の主面上に設けられた上記予備ゲートに
   接続され、上記第１のメタル配線群と同一の層でつくら
   れたアンテナ配線は、ほぼＸ軸方向に少なくとも１つの
   上記第２メタル配線を横断するような長さにわたり延在
   している。 ５４、上記請求項第５１項の半導体集積回路装置は更に
   以下の構成よりなる： （ｊ）上記第１の主面上に設けられた上記第４の配線群
   と同一層のメタル層からなるＸ方向予備配線群のそれぞ
   れは上記第２メタル配線群の内、少なくとも隣接する複
   数本を横断している。 ５５、（ａ）相互に対向する第１及び第２の主面を有す
   るモノリシック集積回路を形成するための実質的に長方
   形又は正方形の板状の基板； （ｂ）上記第１の主面上に形成された非常に多数の回路
   素子； （ｃ）上記第１の主面上に形成された上記素子間を相互
   接続又は外部との接続のための複数の層からなるメタル
   配線群；と （ｄ）上記メタル配線群の内、最上層のメタル配線層上
   にほぼ上記第１の主面の全面を被覆するよラに設けられ
   た上面保護用絶線膜 よりなる半導体集積回路装置において、上記半導体集積
   回路装置は以下の構成よりなる： （ｅ）上記メタル配線群の内、最上層メタル配線層と同
   一の層からなる第１予備配線群。 ５６、上記請求項第５５項の半導体集積回路装置は更に
   以下の構成よりなる： （ｆ）上記第１の主面上に設けられた少なくとも１つの
   予備パッド又は予備バンプ電極。 ５７、上記請求項第５６項の半導体集積回路装置は更に
   以下の構成よりなる： （ｇ）上記第１の主面上には、上記メタル配線層間の合
   せずれを検出するために相互に近接した位置に設けられ
   た、それぞれの配線層と同一の層からなる層間ずれ検出
   用メタル・パターン。 ５８、上記請求項第５７項の半導体集積回路装置は更に
   以下の構成よりなる： （ｈ）上記第１の主面上には少なくとも１つの被加工領
   域とほぼ同一の膜構造を有する試し掘り領域。 ５９、上記請求項第５８項の半導体集積回路装置は更に
   以下の構成よりなる： （ｉ）上記メタル配線層の内の１つの配線層のパターン
   の基板上での座標を検出するための前記１つの配線層と
   同一の層から形成された座標検出用パターン。 ６０、上記請求項第５５項の半導体集積回路装置は更に
   以下の構成よりなる： （ｊ）上記第１の主面上の所望の回路素子の接続関係を
   変更するために上記上面保護用絶縁膜にＦＩＢにより形
   成された開口；と （ｋ）上記開口を通して上記所望の回路素子又は上記第
   １予備配線群の１本にその一方の端部が接続され、その
   他方の端部上記上面保護用絶縁膜上を連続的に延在して
   他の所定の回路又は素子又は電極に接続されたレーザー
   を用いた気相選択ＣＶＤによる相互接続修正配線。 ６１、上記請求項第５９項の半導体集積回路装置ペレッ
   トに以下の処理を行なうことを特徴とする半導体集積回
   路装置の製造方法： （ｌ）上記座標検出用パターンにより所望の配線層の座
   標原点を検出し、それにもとずいて所望の配線パターン
   に対応する上記上面保護膜に上記ＦＩＢにより開口又は
   切欠を形成して、配線の修正を行なう工程。 ６２、上記請求項第６１項の製造方法は以下の点を特徴
   とする；すなわち、上記第１主面上の保護膜、配線層、
   又は層間絶縁膜をＦＩＢにより加工するにあたり、注入
   イオン量をアナログ的又はデジタル的に積分し、その量
   をモニタしながら加工量を制御する。 ６３、上記請求項第６２項の製造方法は更に以下の工程
   を有する： （ｍ）層間ずれ検出用メタル・パターを用いて層間ずれ
   を検出し、それにもとずいて修正位置を決定する工程。 ６４、フローティング状態の予備パッド又は予備バンプ
   を用いて、ファイナル・パッシベーション形成後に、Ｆ
   ＩＢを用いて所望の配線修正を行なうことを特徴とする
   半導体集積回路装置の製造方法。 ６５、フローティング状態の予備配線を用いて、ファイ
   ナル・パッシベーション形成後に、ＦＩＢを用いて所望
   の配線修正を行なうことを特徴とする半導体集積回路装
   置の製造方法。 ６６、注入イオン量を実時間でアナログ的又はデジタル
   的に積分し、その量をモニタしながら、加工量を制御し
   、ＦＩＢを用いてファイナル・パッシベーション形成後
   の配線修正を行なうことを特徴とする半導体集積回路装
   置の製造方法。 ６７、多数のロジック又はメモリＬＳＩチップを使用す
   るメイン・フレーム・コンピュータにおいて、上記多数
   のＬＳＩチップを少なくとも２個づつ用意しておき、第
   １組のＬＳＩでコンピュータを組立て、それによってデ
   バッグを完了した後、そのデバッグ・データに基づいて
   、第２組のＬＳＩを配線修正して、それによってコンピ
   ュータを組立てることを特徴とするメイン・フレーム・
   コンピュータの開発方法。