JPH0225068A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関し、例えば、Ａｊシャ
ント方式を採るダイナミック型ＲＡＭ　（ランダム・ア
クセス・メモリ）等に利用して特に有効な技術に関する
ものである。

〔従来の技術〕

直交して配置されるワード線と相補データ線及びこれん
のワード線と相補データ線の交点に格子状に配置される
メモリセルとを含むメモリアレイを基本構成とするダイ
ナミック型ＲＡＭがある。

また、このようなダイナミック型ＲＡＭの高速性を損な
うことなくその大容量化を図る一つの手段として、例え
ばポリシリコン層からなるワード線をその延長方向に分
割して複数の分割ワード線を形成し、これらの分割ワー
ド線を、例えば比較的導電率の大きなアルミニウム層か
らなるメインワード線に共通結合するいわゆるＡｊシャ
ント方式が提案されている。

Ａｌｌシャント方式については、例えば、１９８３年２
月、ｒアイ・ニス・ニス・シー・シー（ＩＳＳＣＣ）ダ
イジェスト・オブ・テクニカル・べ一バーズ（ＤＩＧＥ
ＳＴ　ＯＦ　ＴＥＣＨＮＩＣＡＬ　ＰＡＰＥＲ３）セッ
シ廖７−　Ｘ　Ｖｌ　（ＳＥＳＳＩＯＮ−Ｘ　Ｖｌ　）
　Ｊの第２２６頁〜第２２７頁に記載されている。

〔発明が解決しようとする課題〕

第５図には、上記Ａｌシャント方式を採るダイナミック
型ＲＡＭに含まれるメモリアレイの部分的なワード線構
成図が示されている。同図において、メモリアレイＭＡ
ＲＹの各行に配置される複数のメモリセルＭＣは、ワー
ド線の延長方向にそれぞれ群分割され、各群のメモリセ
ルＭＣのアドレス選択用ＭＯＳＦＥＴのゲートは、対応
する分割ワード線５ＷＯ−ＳＷｐにそれぞれ共通結合さ
れる。これらの分割ワード線は、例えばポリシリコン層
により形成され、実質的に上記アドレス選択用ＭＯＳ　
Ｆ　ＥＴのゲートを兼ねる。各行の分割ワード１ｌｊＩ
Ｓ　Ｗ　Ｏ−Ｓ　Ｗ　ｐは、さらに対応するメインワー
ド線ＭＷｎ等にそれぞれ共通結合される。

これらのメインワード線は、例えばアルミニウム層によ
り形成され、ロウアドレスデコーダＲＡＤにより択一的
に選択状態とされる。

つまり、このダイナミック型ＲＡＭでは、分割ワード線
がポリシリコン層により構成されメモリセルＭＣのゲー
トと兼用されることで、メモリアレイＭＡＲＹの高集積
化が図られるとともに、これらの分割ワード線がアルミ
ニウム層からなるメインワード線により実質的にシャン
トされることで、ワード線選択動作が高速化される。

ところが、上記のようなＡｌｌシャント方式を採るダイ
ナ＜７り型ＲＡＭには次のような問題点があることが、
本願発明者等によって明らかになった。すなわち、上記
ダイナミック型ＲＡＭにおいて、分割ワード線ｓｗｏ、
ＳＷｐには、対応する行の対応する複数のメモリセルＭ
Ｃのアドレス選択用ＭＯＳ　Ｆ　ＥＴのゲートが共通結
合され、これらの分割ワード線は、さらにコンタクトホ
ールを介して直接対応するメインワード線ＭＷｎ等に共
通結合される。つまり、メインワード線Ｍ　Ｗ　ｎ等に
は、対応する行に配置されるすべてのメモリセルＭＣの
アドレス選択用ＭＯＳ　Ｆ　ＥＴのゲート容量が、負荷
として結合される。ダイナミック型ＲＡＭの大容量化に
ともなって、各メインワード線に対する上記負荷は増大
し、ダイナミック型ＲＡＭの微細化にともなって、各メ
インワード線の断面積は縮小される。このため、メイン
ワード線の電流密度が増大し、エレクトロ・マイグレー
シランによる断線が発生して、ダイナミック型ＲＡＭの
信頼性が損なわれるものである。

この発明の目的は、ＡＪシャント方式を採るダイナミッ
ク型ＲＡＭ等のメインワード線に対する負荷を削減し、
エレクトロ・マイグレーシヨンによる断線を防止して、
ダイナミック型ＲＡＭの信頼性を高めることにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち１．ｌシャント方式を採るダイナミック型ＲＡ
Ｍのメインワード線と対応する複数の分割ワード線を、
対応して設けられる論理ゲート回路を介してそれぞれ結
合するものである。

〔作　　用〕

上記した手段によれば、各分割ワード線の駆動能力を上
記論理ゲート回路により確保しつつ、メインワード線に
対する負荷を軽減できる。これにより、メインワード線
の電流密度を削減し、エレクトロ・マイグレーションに
よる断線を防止できるため、Ａｌシャント方式を採るダ
イナミック型ＲＡＭ等の信雌性を高めることができる。

〔実施例〕

第４図には、この発明が通用されたダイナミック型ＲＡ
Ｍの一実施例のブロック図が示されている。同図の各ブ
ロックを構成する回路素子は、公知の半導体集積回路の
製造技術によって、特に制限されないが、単結晶シリコ
ンのような１個の半導体基板上において形成される。

第４図において、メモリアレイＭＡＲＹは、同図の垂直
方向に平行して配置される複数のワード線と相補データ
線及びこれらのワード線と相補データ線の交点に格子状
に配置される複数のグイナミンク型メモリセルとを含む
、この実施例において、上記ワード線はその延長方向に
それぞれ分割され、特に制限されないが、ポリシリコン
層からなるｐ＋１本の分割ワード線５ｗｏ−３Ｗｐをそ
れぞれ含む、これらの分割ワード線は、後述するように
、対応する論理ゲート回路を介して、対応するメインワ
ード線Ｍ　Ｗ　ｎ等にそれぞれ共通結合される。これら
のメインワード線ＭＷｎ等は、特に制限されないが、ア
ルミニウム層からなり、ロウアドレスデコーダＲＡＤに
よって択一的にハイレベル又はロウレベルの選択状態と
される０分割ワード線ＳＷＯ〜ＳＷｐは、対応するメイ
ンワード線ＭＷｎ等が択一的に選択状態とされることで
、−斉にハイレベルの選択状態とされる。

メモリアレイＭＡＲＹの具体的な構成ならびにメインワ
ード線及び分割ワード線の接続方法については、後で詳
細に説明する。

ロウアドレスデコーダＲＡＤには、特に制限されないが
、ロウアドレスバッファＲＡＢからｉ＋１ビットの相補
内部アドレス信号ａｘＱ−ｗａｘｉ（ここで、例えば非
反転内部アドレス信号ａｘＱと反転内部アドレス信号ａ
ｘＱをあわせて相補内部アドレス信号上ｘＯのように表
す、以下同じ）が供給され、タイミング発生回路ＴＧか
らタイミング信号φＸが供給される。

ロウアドレスデコーダＲＡＤは、上記タイミング信号φ
Ｘがハイレベルとされることで、選択的に動作状態とさ
れる。この動作状態において、ロウアドレスデコーダＲ
ＡＤは、上記相補内部アドレス信号ａｘｏｘａｘｉをデ
コードし、メモリアレイＭＡＲＹの対応するメインワー
ド線を択一的にハイレベル又はロウレベルの選択状態と
する。

ロウアドレスバッファＲＡＢは、アドレスマルチプレク
サＡＭＸから伝達されるロウアドレス信号を、タイミン
グ発生回路ＴＯから供給されるタイミング信号φａｒに
従って取り込み、保持する。

また、これらのロウアドレス信号をもとに上記相補内部
アドレス信号上ｘＯ〜ａｘｉを形成し、ロウアドレスデ
コーダＲＡＤに供給する。

アドレスマルチプレクサＡＭＸは、特に？１１限されな
いが、ダイナミック型ＲＡＭが通常の動作モードとされ
タイミング発生回路ＴＯからロウレベルのタイミング信
号φｒｅｆが供給されるとき、外部端子ＡＯ−Ａｔを介
して時分割的に供給されるＸアドレス信号ＡＸＯ〜ＡＸ
ｉを選択し、上記ロウアドレス信号としてロウアドレス
バッファＲＡＢに伝達する。また、ダイナミック型ＲＡ
Ｍがリフレッシュモードとされ上記タイミング信号φｒ
ｅｒがハイレベルとされるとき、リフレッシュアドレス
カウンタＲＦＣから供給されるリフレッシュアドレス信
号ａｒｏ〜ａｒｉを選択し、上記ロウアドレス信号とし
てロウアドレスバッファＲＡＤＢに伝達する。

リフレッシュアドレスカウンタＲＦＣは、特に制限され
ないが、ダイナミック型ＲＡＭがリフレッシュモードと
されるとき、タイミング発生回路ＴＧから供給されるタ
イミング信号φｒｅに従って歩進動作を行う、その結果
、上記リフレッシュアドレス信号ａｒＱ−ａｒｉを形成
し、アドレスマルチプレクサＡＭＸに供給する。

一方、メモリアレイＭＡＲＹを構成する相補データ線は
、その一方において、センスアンプＳＡの対応する単位
増幅回路に結合され、その他方において、カラムスイッ
チＣ３Ｗの対応するスイッチＭＯＳ　Ｆ　ＥＴに結合さ
れる。

センスアンプＳＡは、メモリアレイＭＡＲＹの各相補デ
ータ線に対応して設けられる複数の単位増幅回路を含む
。これらの単位増幅回路には、タイミング発生回路ＴＧ
からタイミング信号φｐａが共通に供給される。

センスアンプＳＡの各単位増幅回路は、上記タイミング
信号φｐａがハイレベルとされることで、選択的に動作
状態とされる。この動作状態において、各単位増幅回路
は、メモリアレイＭＡＲＹの選択されたワード線に結合
される複数のメモリセルから対応する相補データ線を介
して出力される微小読み出し信号を増幅し、ハイレベル
又はロウレベルの２億読み出し信号とする。

カラムスイッチＣ３Ｗは、メモリアレイＭＡＲＹの各相
補データ線に対応して設けられる複数対のスイッチＭ　
ＯＳ　Ｆ　Ｅ　Ｔを含む、これらのスイッチＭＯＳ　Ｆ
　ＥＴの一方は、前述のように、メモリアレイＭＡＲＹ
の対応する相補データ線にそれぞれ結合され、その他方
は、相補共通データ線の非反転信号＆Ｉｉ＋ＣＤ及び反
転信号線ＣＤに交互に共通結合される。各対のスイッチ
Ｍ　ＯＳ　Ｆ’　Ｅ　Ｔのゲートはそれぞれ共通結合さ
れ、カラムアドレスデコーダＣＡＤから対応するデータ
線選択信号がそれぞれ供給される。

カラムスイッチＣ５Ｗの各対のスイッチＭＯＳＦＥＴは
、対応する上記データ線選択信号が択一的にハイレベル
とされることで、選択的にオン状態となる。その結果、
メモリアレイＭＡＲＹの対応する相補データ線を、上記
相補共通データ線ＣＤ−ＣＤに選択的に接続状態とする
。

カラムアドレスデコーダＣＡＤには、特に制限されない
が、カラムアドレスバッファＣＡＢから！＋１ピントの
相補内部アドレス信号ａｙＱ〜土ｙｉが供給され、タイ
ミング発生回路ＴＧからタイミング信号φｙが供給され
る。

カラムアドレスデコーダＣＡＤは、上記タイミング信号
φｙがハイレベルとされることで、選択的に動作状態と
される。この動作状態において、カラムアドレスデコー
ダＣＡＤは、上記相補内部アドレス信号工ｙＱ−ｗａｙ
ｉをデコードし、対応するデータ線選択信号を択一的に
ハイレベルとする。これらのデータ線選択信号は、前述
のように、上記力ラムスインチＣ８Ｗの対応するスイッ
チＭＯ５ＦＥＴにそれぞれ供給される。

カラムアドレスバッファＣＡＢは、外部端子ＡＯ〜Ａｉ
を介して時分割的に供給されるＹアドレス信号ＡＹＯ−
ＡＹＩを、タイミング発生回路ＴＧから供給されるタイ
ミング信号φａｃに従って取り込み、保持する。また、
これらのＹアドレス信号をもとに、上記相補内部アドレ
ス信号ａｙ。

〜ａｙｌを形成し、カラムアドレスデコーダＣＡＤに供
給する。

相ｉ！ｉ夫通データ線ＣＤ　−ＣＤは、特に＄１限され
ないが、データ入出力回路ｒ１０に結合される。

データ入出力回路Ｉ１０は、特に制限されないが、デー
タ人力バッファ及びデータ出カバ、ファを含む、このう
ち、データ人力バッファの入力端子は、特に制限されな
いが、データ入力端子Ｄｔｎに結合され、その出力端子
は、相補共通データ線ＣＤ　−ＣＤに結合される。デー
タ人力バッファには、タイミング発生回路ＴＧからタイ
ミング信号φＷが供給される。一方、データ出力バッフ
ァの入力端子は、上記相補共通データ線ＣＤ−ＣＤに共
通結合され１．その出力端子は、データ出力端子Ｄｏｕ
ｔに結合される。データ出力バッフ１には、タイミング
発生回路ＴＧからタイミング信号φｒが供給される。

データ入出力回路Ｉ１０のデータ人力バッファは、ダイ
ナミック型ＲＡＭが書き込みモードとされ上記タイミン
グ信号φＷがハイレベルとされることで、選択的に動作
状態とされる。この動作状態において、データ人力バッ
ファは、データ入力端子Ｄｉｎを介して供給される書き
込みデータに従った相補書き込み信号を形成し、相補共
通データ線ＣＤ　−ＣＤを介して、メモリアレイＭＡＲ
Ｙの選択されたメモリセルに供給する。特に制限されな
いが、上記タイミング信号φＷがロウレベルとされると
き、データ人力バッファの出力はハイインピーダンス状
態とされる。

データ入出力回路Ｉ１０のデータ出力バッファは、ダイ
ナミック型ＲＡＭが読み出しモードとされ上記タイミン
グ信号φｒがハイレベルとされることで、選択的に動作
状態とされる。この動作状態において、データ出力バッ
ファは、メモリアレイＭＡＲＹの選択されたメモリセル
から対応する相補データ線及び相補共通データ線ＣＤ　
−ＣＤを介して出力される２値読み出し信号をさらに増
幅し、データ出力端子Ｄｏｕｔから送出する。・特に制
限されないが、上記タイミング信号φｒがロウレベルと
されるとき、データ出力バッファの出力はハイインピー
ダンス状態とされる。

タイミング発生回路ＴＧは、外部から起動制御信号とし
て供給されるロウアドレスストローブ信号ＲＡＳ、カラ
ムアドレスストローブ信号ＣＡＳ及びライトイネーブル
信号ＷＥをもとに、上記各種のタイミング信号を形成し
、ダイナミック型ＲＡＭの各回路に供給する。

第１図には、第４図のダイナミック型ＲＡＭのメモリア
レイＭＡＲＹの一実施例のワード線構成図が示されてい
る。同図に従って、この実施例のダイナミック型ＲＡＭ
のメモリアレイＭＡＲＹの具体的な構成とメインワード
線及び分割ワード線の接続方法について説明する。なお
、第１図には、メインワード線ＭＷｎとこのメインワー
ド線に対応する分割ワード線Ｓ　Ｗ　Ｏ−Ｓ　Ｗ　ｐと
が例示的に示される。その他のメインワード線及び分割
ワード線も、それぞれ同様な構成とされる。

第１図において、メモリアレイＭＡＲＹは、同図の垂直
方向に平行して配置される複数のメインワード線ＭＷｎ
等を含む、これらのメインワード線は、特に制限されな
いが、比較的大きな導電率を持つアルミニウム層により
形成され、直列形態とされるｐ＋１組のＣＭＯＳインバ
ータ回路Ｎ１・Ｎ２ないしＮ５・ＮＧを介して、分割ワ
ード線ＳＷＯ〜ＳＷｐに結合される。これにより、分割
ワード線ＳＷＯ〜ＳＷｐは実質的に対応するメインワー
ド線ＭＷｎ等によってシャントされた形となり、ワード
線の選択動作が高速化される。

分割ワード線ＳＷＯ〜ＳＷｐには、対応する行の対応す
る複数のメモリセルＭＣのアドレス選択用ＭＯ５ＦＥＴ
のゲートがそれぞれ共通結合される。これらのアドレス
選択用ＭＯＳＦＥＴのドレインは、メモリアレイＭＡＲ
Ｙの対応する相補データ線の非反転信号線又は反転信号
線に、所定の規則性をもって交互に共通結合される。第
１図において、メモリセルＭＣが結合される相補データ
線は、煩雑を避けるため、図示されない１分割ワード線
５ｗｏ−５Ｗｐは、特に制限されないが、ポリシリコン
層により形成され、対応する複数のメモリセルＭＣのア
ドレス選択用ＭＯＳ　Ｆ　ＥＴのゲートを兼ねる。これ
により、メモリアレイＭＡＲＹはさらに高集積化され、
ダイナミック型ＲＡＭのチップサイズが小型化される。

メインワード線Ｍ　Ｗ　ｎ　等は、ロウアドレスデコー
ダＲＡＤに結合され、Ｘアドレス信号ＡＸＯ〜ＡＸｉに
従って択一的に選択状態とされる。

この実施例において、メインワード線ＭＷｎ等のレベル
は、特に制限されないが、それが非選択状態とされると
き回路の接地電位のようなロウレベルとされ、選択状態
とされるとき回路の電源電圧のようなハイレベルとされ
る。

メインワード線ＭＷｎ等がロウレベルとされるとき、対
応するインバータ回路Ｎ１．Ｎ３ないしＮ５の出力はハ
イレベルとなり、また対応するインバータ回路Ｎ２．Ｎ
４ないしＮ６の出力はロウレベルとなる。したがって、
メモリアレイＭＡＲＹの対応する分割ワードｌＪＩ　Ｓ
　Ｗ　Ｏ〜ＳＷｐは、斉にロウレベルとされる。その結
果、これらの分割ワード線に結合される複数のメモリセ
ルＭＣは、そのアドレス選択用ＭＯＳＦＥＴがオフ状態
とされ、非選択状態とされる。

一方、メインワード線ＭＷｎ等がハイレベルとされると
き、対応するインバータ回路Ｎｌ、Ｎ３ないしＮ５の出
力はロウレベルとなり、また対応するインバータ回路Ｎ
２．Ｎ４ないしＮ６の出力はハイレベルとなる。したが
って、メモリアレイＭＡＲＹの対応する分割ワード線Ｓ
ＷＯ〜ＳＷｐは、−斉にハイレベルとされる。その結果
、これらの分割ワード線に結合される複数のメモリセル
Ｍ　Ｃは、そのアドレス選択用ＭＯＳＦＥＴがオン状態
とされ、選択状態とされる。

以上のように、この実施例のダイナミック型ＲへＭでは
、メモリアレイＭＡＲＹを構成するワード線がその延長
方向にそれぞれ分割され、ｐ＋１本の分割ワード線５ｗ
ｏ−３Ｗｐが形成される。

これらの分割ワード線は、直列形態とされる２（［１の
インバータ回路を介して、対応するメインワード線ＭＷ
ｎ等にそれぞれ共通結合される。このため、各メインワ
ード線に結合される負荷は、前段のインバータ回路Ｎ１
．Ｎ３ないしＮ５の入力容量のみとなる。ところで、こ
の実施例の場合、各ワード線の駆動能力は、直列形態と
される２個のＣＭＯＳインバータ回路によって順次拡大
される。

このため、前段のインバータ回路Ｎ１．Ｎ３ないしＮ５
を構成するＭＯＳＦＥＴのサイズは、比較的小さくする
ことができる。これにより、各メインワード線からみた
負荷量は、ＡＪシャント方式を採る従来のダイナミック
型ＲＡＭに比較して著しく削減される。その結果、相対
的に各メインワード線の電流密度を削減できるため、エ
レクトロ・マイグレーシヨンによるワード線の切断障害
を防止できるものである。

以上の本実施例に示されるように、この発明をＡｔシャ
ント方式を採るダイナミック型ＲＡＭに通用することで
、次のような作用・効果を得ることができる。すなわち
、 （１１Ａｆｆｉシャント方式を採るダイナミック型ＲＡ
Ｍのメインワード線と対応する複数の分割ワード線を、
対応して設けられる論理ゲート回路を介してそれぞれ結
合することで、分割ワード線の駆動部力を上記論理ゲー
ト回路によって確保しつつ、メインワード線に対する負
荷を軽減できるという効果が得られる。

（２）上記（１）項により、メインワード線の電流密度
を削減し、エレクトロ・マイグレーションによるメイン
ワード線の断線障害を防止できるという効果が得られる
。

（３）上記（１）項及び（２）項により、Ａｌシャント
方式を採るダイナミック型ＲＡＭの信頼性を高めること
ができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、各分割ワード
線は、第２図に示されるように、１段のインバータ回路
Ｎ７〜Ｎ９を介してメインワード線ＭＷｎ等に結合され
るものであってもよいし、第３図に示されるように、ノ
アゲート回路Ｎ０ＧＩ〜Ｎ０Ｇ３ならびにＮ０Ｇ４〜Ｎ
０Ｇ６を介してメインワード線ＭＷｎに結合されるもの
であってもよい、第２図の実施例において、メインワー
ドｌＪＩ　Ｍ　Ｗ　ｎは、非選択状態とされるときハイ
レベルとされ、選択状態とされるときロウレベルとされ
る。この場合、分割ワード線ＳＷＯ〜ＳＷｐは、１段の
インバータ回路を介してメインワード線ＭＷｎ等に結合
されるため、メモリアレイＭＡＲＹのレイアウト所要面
積がさらに縮小される。一方、第３図の実施例において
、メインワード線ＭＷｎ等は、隣接する２組の分割ワー
ド線の間に配置される。ノアゲート回路Ｎ００１〜Ｎ０
Ｇ３の他方の入力端子には、非反転内部アドレス信号ａ
ｘＱが共通に供給され、ノアゲート回路Ｎ００４〜Ｎ０
Ｇ６の他方の入力端子には、反転内部アドレス信号ａｘ
Ｑが共通に供給される。その結果、分割ワード線５ＷＬ
Ｏ〜５ＷＬｐは、メインワードｋｌ　Ｍ　Ｗ　ｎがロウ
レベルとされかつ非反転内部アドレス信号ａｘＯがロウ
レベルとされるとき選択状態とされ、分割ワード線５Ｗ
ＲＯ〜５ＷＲｐは、メインワード線ＭＷｎがロウレベル
とされかつ反転内部アドレス信号ａＸＯがロウレベルと
されるとき選択状態とされる。この場合、メインワード
線ＭＷｎ等のレイアウトピッチが分割ワード線の２倍に
なるとともに、ノアデーｌ−回路Ｎ００１〜Ｎ０Ｇ３な
らびにＮ００４〜Ｎ０Ｇ６がロウアドレスデコーダＲＡ
Ｄの一部を兼ねる。このため、メモリアレイＭＡＲＹは
、ワード線ドライバを含めて、効率的にレイアウトされ
、ダイナミック型ＲＡＭの低コスト化及び高集積化が図
られる。各実施例において、メインワード線と分割ワー
ド線との間に設けられる論理ゲート回路は、例えばＢｉ
−ＣＭＯ３複合論理ゲート回路であってもよいし、その
論理機能は、用途に応じて様々な実施形態をとり得る。

メインワード線Ｍ　Ｗ　ｎ等は、その導電率が比較的大
きいことを条件に、アルミニウム以外の材料を用いても
よい。

また、各分割ワード線は、シリサイドあるいはその他の
材料を用いてもよい、第４図において、メモリアレイＭ
ＡＲＹは、複数のメモリマットにより構成されることも
よい、また、各アドレスデコーダは、複数段のプリデコ
ーダを含むものであってもよい。さらに、第１図〜第３
図に示されるメモリアレイＭＡＲＹの具体的な構成や、
第４図に示されるダイナミック型ＲＡＭのブロック構成
ならびに制御信号及びアドレス信号の組み合わせ等、種
々の実施形態を採りうる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるダイナミック型ＲＡ
Ｍに通用した場合について説明したが、それに限定され
るものではな（、例えばスタティック型ＲＡＭ等の各種
半導体記憶装置にも通用できる０本発明は、少なくとも
Ａｌシャント方式又は分割ワード線方式を採る半導体記
憶装置あるいはこのような半導体記憶装置を含むディジ
クル装置に広く適用できる。

［発明の効果〕 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、Ａｊ？シャント方式を採るダイナミック
型ＲＡＭのメインワード線と対応する複数の分割ワード
線を、対応して設けられる論理ゲート回路を介してそれ
ぞれ結合することで、分割ワード線としての駆動能力を
論理ゲート回路によって確保しつつ、メインワード線に
対する負荷を軽減できる。これにより、メインワード線
の電流密度を削減し、エレクトロ・マイグレーションに
よるメインワード線の断線障害を防止できるため、Ａｎ
シャント方式を採るダイナミック型ＲＡＭの信頼性を高
めることができる。

【図面の簡単な説明】

第１図は、この発明が適用されたダイナミック型ＲＡＭ
のメモリアレイの一実施例を示す部分的なワード線構成
図、 第２図は、この発明が適用されたダイナミック型ＲＡＭ
のメモリアレイの第２の実施例を示す部分的なワード線
構成図、 第３図は、この発明が通用されたダイナミック型ＲＡＭ
のメモリアレイの＠３の実施例を示す部分的なワード線
構成図、 第４図は、この発明が通用されたダイナミック型ＲＡ　
Ｍの一実施例を示すブロック図、第５図は、従来のダイ
ナミック型ＲＡＭのメモリアレイの一例を示す部分的な
ワード線構成図である。 ＭＡＲＹ・・・メモリアレイ、Ｍ　Ｗ　ｎ・・・メイン
ワード線、Ｓ　Ｗ　Ｏ−Ｓ　Ｗ　ｐ　、　　Ｓ　Ｗ　Ｌ
　Ｏ〜Ｓ　ＷＬｐ、５ＷＲＯ〜５ＷＲｐ・・・分割ワー
ド線、ＭＣ・・・メモリセル、Ｎｌ−Ｎ９・・・インバ
ータ回路、Ｎ００１〜Ｎ０Ｇ６・・−ノアゲート回路。 ＳＡ・・・センスアンプ、Ｃ５Ｗ・・・カラムスイッチ
、ＲＡＤ・・・ロウアドレスデコーダ、ＣＡＤ・・・カ
ラムアドレスデコーダ、ＲＡＢ・・・ロウアドレスバッ
ファ、ＡＭＸ・−・ア°ドレスマルチプレクサ、ＣＡＢ
・・・カラムアドレスバッファ、Ｉｌｏ・・・データ入
出力回路、ＲＦＣ・・・リフレッシュアドレスカウンク
、ＴＯ・・・タイミング発生回路。 第５図 第 図 第 図 第 ヨ 図

Claims (1)

1. 【特許請求の範囲】 １、その延長方向に分割され対応する行の対応する複数
   のメモリセルのアドレス選択用ＭＯＳＦＥＴのゲートが
   それぞれ共通結合される複数の分割ワード線と、対応す
   る行の複数の上記分割ワード線が対応する論理ゲート回
   路を介してそれぞれ共通結合されロウアドレスデコーダ
   によって択一的に選択状態とされる複数のメインワード
   線とを含むメモリアレイを具備することを特徴とする半
   導体記憶装置。 ２、上記分割ワード線はポリシリコン層により形成され
   、上記メインワード線はアルミニウム層により形成され
   ることを特徴とする特許請求の範囲第１項記載の半導体
   記憶装置。