JPH08148656A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH08148656A JPH08148656A JP6287739A JP28773994A JPH08148656A JP H08148656 A JPH08148656 A JP H08148656A JP 6287739 A JP6287739 A JP 6287739A JP 28773994 A JP28773994 A JP 28773994A JP H08148656 A JPH08148656 A JP H08148656A
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- JP
- Japan
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- wiring
- word
- memory cell
- resistance
- word line
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Classifications
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/488—Word lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/14—Word line organisation; Word line lay-out
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】比較的配線抵抗の高いワード線および比較的低
抵抗の裏打ち配線を接続するコンタクトが不良の場合に
は、常温においてその半導体メモリをあらかじめ除去す
ることにより、信頼性の高い半導体メモリを提供する。 【構成】ワード駆動回路の要部は、アルミ配線層からな
るワード線１０１ａにメモリセル１０４ａを含むメモリ
セル群が接続され、ワード線１０１ｂにメモリセル１０
４ｂを含むメモリセル群が接続され、その上部の配線層
として多結晶シリコン層による配線１０２ａを含む裏打
ち配線群が配設され、これらの裏打ち配線群は行デコー
ダ１０５の各出力端にそれぞれ接続されている。さらに
これらの裏打ち配線群とワード線１０１ａおよび１０１
ｂとは各１個所がコンタクト１０３ａおよび１０３ｂに
よりそれぞれ電気的に接続されている。
抵抗の裏打ち配線を接続するコンタクトが不良の場合に
は、常温においてその半導体メモリをあらかじめ除去す
ることにより、信頼性の高い半導体メモリを提供する。 【構成】ワード駆動回路の要部は、アルミ配線層からな
るワード線１０１ａにメモリセル１０４ａを含むメモリ
セル群が接続され、ワード線１０１ｂにメモリセル１０
４ｂを含むメモリセル群が接続され、その上部の配線層
として多結晶シリコン層による配線１０２ａを含む裏打
ち配線群が配設され、これらの裏打ち配線群は行デコー
ダ１０５の各出力端にそれぞれ接続されている。さらに
これらの裏打ち配線群とワード線１０１ａおよび１０１
ｂとは各１個所がコンタクト１０３ａおよび１０３ｂに
よりそれぞれ電気的に接続されている。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリに関し、特
にワード線を所定の配線層で裏打ちしてワード線に供給
される信号の遅延時間を改善した半導体メモリに関す
る。
にワード線を所定の配線層で裏打ちしてワード線に供給
される信号の遅延時間を改善した半導体メモリに関す
る。
【０００２】
【従来の技術】半導体メモリは、一般的に、外部アドレ
ス信号が行デコーダでデコードされて所定のワードが選
択された後、列アドレスデコーダにより所定のビット線
が選択され、その交点に位置するメモリセルに入出力コ
ントロール回路を介して所定の情報が書き込まれ、また
は読み出されてセンスアンプで増幅されて入出力コント
ロール回路を介して外部に出力される。
ス信号が行デコーダでデコードされて所定のワードが選
択された後、列アドレスデコーダにより所定のビット線
が選択され、その交点に位置するメモリセルに入出力コ
ントロール回路を介して所定の情報が書き込まれ、また
は読み出されてセンスアンプで増幅されて入出力コント
ロール回路を介して外部に出力される。
【０００３】上述したワード線は、トランジスタゲート
材料として一般的に用いられるポリシリコン等の比較的
高抵抗の配線層で形成され、メモリを高速化しかつ安定
にビット線の信号をセンスアンプで増幅させるために
は、配線抵抗によるワード線の信号伝達遅れを最小限に
する必要がある。
材料として一般的に用いられるポリシリコン等の比較的
高抵抗の配線層で形成され、メモリを高速化しかつ安定
にビット線の信号をセンスアンプで増幅させるために
は、配線抵抗によるワード線の信号伝達遅れを最小限に
する必要がある。
【０００４】その解決の一手法としては、ワード線に対
して平行にアルミニウム等で形成された比較的に配線抵
抗が低い特性をもつワード配線を配設することによっ
て、ワード駆動信号の伝達遅延時間が初期の速さを満足
するように、ワード線とその配線抵抗低減させるために
別の配線層を設けた裏打ち配線とを任意の個所でコンタ
クト接続し、ゲート電極にポリシリコンによる高抵抗の
導体を用いることによって、信号がワード線へ伝達され
るときの遅延速度の時定数が低くなるように設定してい
る。
して平行にアルミニウム等で形成された比較的に配線抵
抗が低い特性をもつワード配線を配設することによっ
て、ワード駆動信号の伝達遅延時間が初期の速さを満足
するように、ワード線とその配線抵抗低減させるために
別の配線層を設けた裏打ち配線とを任意の個所でコンタ
クト接続し、ゲート電極にポリシリコンによる高抵抗の
導体を用いることによって、信号がワード線へ伝達され
るときの遅延速度の時定数が低くなるように設定してい
る。
【０００５】例えば、１６ＭＤＲＡＭ或いは６４ＭＤＲ
ＡＭ等高密度メモリにおいてはワード線１本で選択され
るメモリセルのトランジスタゲートが４，０００個或い
は８，０００個以上を有するようになってきており、そ
のためワード線長が長くなるので、高抵抗材料によるワ
ード線ではワード駆動信号遅延が増加し、高速化できな
いことになる。従って、比較的低抵抗のワード配線によ
っていわば裏打ちをしてワード駆動信号の伝達に関して
ワード線の時定数を小さくし、高速化を実現している。
ＡＭ等高密度メモリにおいてはワード線１本で選択され
るメモリセルのトランジスタゲートが４，０００個或い
は８，０００個以上を有するようになってきており、そ
のためワード線長が長くなるので、高抵抗材料によるワ
ード線ではワード駆動信号遅延が増加し、高速化できな
いことになる。従って、比較的低抵抗のワード配線によ
っていわば裏打ちをしてワード駆動信号の伝達に関して
ワード線の時定数を小さくし、高速化を実現している。
【０００６】上述した従来のワード線の構成手段は、ワ
ード線と裏打ち配線を接続することが必要であり、半導
体メモリにおいてはコンタクトと呼ぶ接続方式が一般的
に採用されている。高密度の半導体メモリでは、チップ
面積を最小限の大きさにするためにはコンタクトの大き
さも小さくせざるを得ない。従って、半導体メモリの製
造工程の過程において半導体メモリの表面に付着する微
細なゴミの影響で、コンタクトホールが十分に開孔せ
ず、そのためワード線と裏打ち配線とが十分に接続され
ないか、あるいは孔抵抗のみで接続される場合が発生す
る。
ード線と裏打ち配線を接続することが必要であり、半導
体メモリにおいてはコンタクトと呼ぶ接続方式が一般的
に採用されている。高密度の半導体メモリでは、チップ
面積を最小限の大きさにするためにはコンタクトの大き
さも小さくせざるを得ない。従って、半導体メモリの製
造工程の過程において半導体メモリの表面に付着する微
細なゴミの影響で、コンタクトホールが十分に開孔せ
ず、そのためワード線と裏打ち配線とが十分に接続され
ないか、あるいは孔抵抗のみで接続される場合が発生す
る。
【０００７】上述した裏打ち配線の一例が特開昭６３−
４８１８２号公報に記載されている。その構造をメモリ
セルトランジスタとワード線と裏打ち配線の関係を断面
図で示した図３（ａ）およびワード線と裏打ち配線が第
１のアルミ配線を介して接続される関係の断面図を示し
た図３（ｂ）を参照すると、Ｐ型Ｓｉ基板上に１層の多
結晶シリコン膜と２層のアルミニウム配線層を用いて記
憶回路を構成する。多結晶シリコン膜はワード線３０
６、ワードトランジスタのゲート電極および容量プレー
ト３０５を形成する。ビット線は第１アルミニウム配線
層３０９で形成され、ソース・ドレイン拡散層への開口
を通してセルに結線される。第２アルミニウム配線３１
１は多結晶シリコン膜で形成されたワード線３０６の低
抵抗裏打ち配線であり、あらかじめワード線３０６と結
線された第１アルミニウム配線３０９と開口を通して接
続される。
４８１８２号公報に記載されている。その構造をメモリ
セルトランジスタとワード線と裏打ち配線の関係を断面
図で示した図３（ａ）およびワード線と裏打ち配線が第
１のアルミ配線を介して接続される関係の断面図を示し
た図３（ｂ）を参照すると、Ｐ型Ｓｉ基板上に１層の多
結晶シリコン膜と２層のアルミニウム配線層を用いて記
憶回路を構成する。多結晶シリコン膜はワード線３０
６、ワードトランジスタのゲート電極および容量プレー
ト３０５を形成する。ビット線は第１アルミニウム配線
層３０９で形成され、ソース・ドレイン拡散層への開口
を通してセルに結線される。第２アルミニウム配線３１
１は多結晶シリコン膜で形成されたワード線３０６の低
抵抗裏打ち配線であり、あらかじめワード線３０６と結
線された第１アルミニウム配線３０９と開口を通して接
続される。
【０００８】ワード線３０６および容量プレート３０５
上を第１の層間絶縁膜３０８を介して第１アルミニウム
で形成されたビット線３０９が通過しており、ｎ＋拡散
層からなるソース・ドレイン領域３０７に結線されてい
る。さらにその上を第２の層間絶縁膜３１０を介して第
２アルミニウム配線３１１が通過している。
上を第１の層間絶縁膜３０８を介して第１アルミニウム
で形成されたビット線３０９が通過しており、ｎ＋拡散
層からなるソース・ドレイン領域３０７に結線されてい
る。さらにその上を第２の層間絶縁膜３１０を介して第
２アルミニウム配線３１１が通過している。
【０００９】ワード線３０６と低抵抗化裏打ち用の第２
アルミニウム配線３１１とが第１アルミニウム配線３０
９を介して接続される。
アルミニウム配線３１１とが第１アルミニウム配線３０
９を介して接続される。
【００１０】上述した裏打ち用の配線を有する半導体メ
モリのメモリセル群とワード線と裏打ち配線との関係を
模式化して示した図４を参照すると、第１のアルミ配線
層からなるワード線２０１にメモリセル２０４ａを含む
メモリセル群が接続され、その上部に第２の配配線層と
して多結晶シリコン層による配線２０２ａを含む裏打ち
配線群が配設され、これらの裏打ち配線群は行デコーダ
２０５の各出力端にそれぞれ接続されている。さらにこ
れらの裏打ち配線群とワード線群２０１とはこれらの配
線の任意の位置において任意の個所がコンタクト２０３
ａにより電気的に接続されている。
モリのメモリセル群とワード線と裏打ち配線との関係を
模式化して示した図４を参照すると、第１のアルミ配線
層からなるワード線２０１にメモリセル２０４ａを含む
メモリセル群が接続され、その上部に第２の配配線層と
して多結晶シリコン層による配線２０２ａを含む裏打ち
配線群が配設され、これらの裏打ち配線群は行デコーダ
２０５の各出力端にそれぞれ接続されている。さらにこ
れらの裏打ち配線群とワード線群２０１とはこれらの配
線の任意の位置において任意の個所がコンタクト２０３
ａにより電気的に接続されている。
【００１１】上述の構成において、例えば、メモリセル
２０４ａの内容を読み出す時には、デコーダ２０５によ
り選択された比較的低抵抗の裏打ち配線２０２にワード
駆動信号φ２ｗが活性化されて伝達される。その後、コ
ンタクト２０３ａを介して比較的高抵抗のワード線２０
１ａに伝達され、メモリセルトランジスタ２０４ａのゲ
ートが活性化される。このメモリセル２０４ａの内容は
列デコーダ（不図示）により選択されたビット線の上に
読み出されてセンスアンプにより増幅が行なわれる。
２０４ａの内容を読み出す時には、デコーダ２０５によ
り選択された比較的低抵抗の裏打ち配線２０２にワード
駆動信号φ２ｗが活性化されて伝達される。その後、コ
ンタクト２０３ａを介して比較的高抵抗のワード線２０
１ａに伝達され、メモリセルトランジスタ２０４ａのゲ
ートが活性化される。このメモリセル２０４ａの内容は
列デコーダ（不図示）により選択されたビット線の上に
読み出されてセンスアンプにより増幅が行なわれる。
【００１２】ワード線２０１ａの配線抵抗は、裏打ち配
線２０２ａの配線抵抗の１０倍から１００倍の抵抗値を
一般的に有するので、ワード駆動の高速化はコンタクト
２０３ａ、２０３ｂ，〜，をどの位の頻度でワード線２
０１ａおよび裏打ち配線２０２ａに対して形成するかに
よって実質的に決定できる。図２に示す例では、コンタ
クトの部分から左右３個分のメモリセルを駆動する構成
を模式化してある。
線２０２ａの配線抵抗の１０倍から１００倍の抵抗値を
一般的に有するので、ワード駆動の高速化はコンタクト
２０３ａ、２０３ｂ，〜，をどの位の頻度でワード線２
０１ａおよび裏打ち配線２０２ａに対して形成するかに
よって実質的に決定できる。図２に示す例では、コンタ
クトの部分から左右３個分のメモリセルを駆動する構成
を模式化してある。
【００１３】
【発明が解決しようとする課題】上述した従来の半導体
メモリにおいては、例えば、コンタクト２０３ａが何ら
かの故障により接続不可能なオープン状態となった場
合、メモリセル２０４ａの活性化はコンタクト２０３ｂ
を経由して供給される信号によることになる。この場
合、ワード線２０１の配線抵抗の影響により、本来の信
号伝達経路であるコンタクト２０３ａから供給される信
号に比較すると、メモリセル２０４ａは迂回した分の配
線抵抗および寄生容量により信号の伝送速度が低下し、
活性化が遅くなる。すなわち、ワード駆動信号φ２ｗの
活性化からメモリセル２０４ａの活性化までの信号伝達
時間が、本来の設計値に対してワード線２０１ａの配線
抵抗および寄生容量の影響分だけ遅延することになる。
メモリにおいては、例えば、コンタクト２０３ａが何ら
かの故障により接続不可能なオープン状態となった場
合、メモリセル２０４ａの活性化はコンタクト２０３ｂ
を経由して供給される信号によることになる。この場
合、ワード線２０１の配線抵抗の影響により、本来の信
号伝達経路であるコンタクト２０３ａから供給される信
号に比較すると、メモリセル２０４ａは迂回した分の配
線抵抗および寄生容量により信号の伝送速度が低下し、
活性化が遅くなる。すなわち、ワード駆動信号φ２ｗの
活性化からメモリセル２０４ａの活性化までの信号伝達
時間が、本来の設計値に対してワード線２０１ａの配線
抵抗および寄生容量の影響分だけ遅延することになる。
【００１４】高速化をめざす半導体メモリでは、このよ
うなコンタクト不良が生じた場合でも、ある程度の条件
下ではビット線のセンスアンプが正しく行なわれるよう
設計できる。すなわち、コンタクト不良が生じた場合の
ワード線の遅延をカバーできるように、ワード線駆動信
号φ２ｗの活性化からビット線のセンスアンプの開始ま
での時間をある程度余裕をもたせた長さに設計できる。
しかしながら、半導体メモリには周囲温度０℃〜７０℃
における正常動作が課せらており、この例の場合、多結
晶シリコンが低温になるとその配線抵抗が高抵抗をもつ
ようになるため、コンタクト２０４ｂを迂回した信号の
伝達速度はさらに遅延することになる。
うなコンタクト不良が生じた場合でも、ある程度の条件
下ではビット線のセンスアンプが正しく行なわれるよう
設計できる。すなわち、コンタクト不良が生じた場合の
ワード線の遅延をカバーできるように、ワード線駆動信
号φ２ｗの活性化からビット線のセンスアンプの開始ま
での時間をある程度余裕をもたせた長さに設計できる。
しかしながら、半導体メモリには周囲温度０℃〜７０℃
における正常動作が課せらており、この例の場合、多結
晶シリコンが低温になるとその配線抵抗が高抵抗をもつ
ようになるため、コンタクト２０４ｂを迂回した信号の
伝達速度はさらに遅延することになる。
【００１５】例え常温において電気的に正常な動作をす
る場合でもこのコンタクト不良を有する半導体メモリは
あらかじめ除去する必要があり、したがって、電気的特
性選別が最も効率的でかつ必須となる。
る場合でもこのコンタクト不良を有する半導体メモリは
あらかじめ除去する必要があり、したがって、電気的特
性選別が最も効率的でかつ必須となる。
【００１６】本発明の目的は上述した欠点に鑑みなされ
たものであり、比較的配線抵抗の高いワード線および比
較的配線抵抗の低い裏打ち配線を接続するコンタクトが
不良の場合には、常温において電気的選別によってその
半導体メモリをあらかじめ除去することにより、信頼性
の高い半導体メモリを提供することにある。
たものであり、比較的配線抵抗の高いワード線および比
較的配線抵抗の低い裏打ち配線を接続するコンタクトが
不良の場合には、常温において電気的選別によってその
半導体メモリをあらかじめ除去することにより、信頼性
の高い半導体メモリを提供することにある。
【００１７】
【課題を解決するための手段】本発明の半導体メモリの
特徴は、アドレスデコーダの出力端に接続される第１の
ワード配線層とこのワード配線層が任意の個所でコンタ
クトにより接続される第２のワード配線層とこの第２の
ワード配線層に接続されるメモリセルとを有する半導体
メモリにおいて、前記第２のワード線を前記コンタクト
ごとに分割して配設する配線手段と分割された前記第２
のワード配線層ごとの前記メモリセル間の信号遅延を整
合する手段とを有することにある。
特徴は、アドレスデコーダの出力端に接続される第１の
ワード配線層とこのワード配線層が任意の個所でコンタ
クトにより接続される第２のワード配線層とこの第２の
ワード配線層に接続されるメモリセルとを有する半導体
メモリにおいて、前記第２のワード線を前記コンタクト
ごとに分割して配設する配線手段と分割された前記第２
のワード配線層ごとの前記メモリセル間の信号遅延を整
合する手段とを有することにある。
【００１８】また、前記配線手段は、前記メモリセル群
を所定の数のグループに分割し、それぞれのグループご
とに前記第２のワード線を分割して配設するとともにこ
れらのワード線にそれぞれ対応する前記メモリセル群を
接続し、分割された前記第２のワード線はそれぞれ１個
の前記コンタクトを用いて前記第１のワード線に接続さ
れる。
を所定の数のグループに分割し、それぞれのグループご
とに前記第２のワード線を分割して配設するとともにこ
れらのワード線にそれぞれ対応する前記メモリセル群を
接続し、分割された前記第２のワード線はそれぞれ１個
の前記コンタクトを用いて前記第１のワード線に接続さ
れる。
【００１９】さらに、前記メモリセル間の信号遅延を整
合する手段は、配線幅があらかじめ定めた所定値になる
ように配設された前記メモリセル間の配線抵抗と前記コ
ントタクトの抵抗とこれら配線上に形成される寄生容量
との値で決る時定数の許容範囲内において、前記コンタ
クトから最も離れて配置されたメモリセルまでの配線抵
抗が最小の抵抗値に、前記コンタクトから最も近いメモ
リセルまでの配線抵抗が最大の抵抗値になるようにそれ
ぞれ配設し、これら最大および最小の抵抗値をもつ配線
間に配置されるメモリセル間の各配線抵抗値は、前記最
大の抵抗値に対して順次小さくなるように配設すること
ができる。
合する手段は、配線幅があらかじめ定めた所定値になる
ように配設された前記メモリセル間の配線抵抗と前記コ
ントタクトの抵抗とこれら配線上に形成される寄生容量
との値で決る時定数の許容範囲内において、前記コンタ
クトから最も離れて配置されたメモリセルまでの配線抵
抗が最小の抵抗値に、前記コンタクトから最も近いメモ
リセルまでの配線抵抗が最大の抵抗値になるようにそれ
ぞれ配設し、これら最大および最小の抵抗値をもつ配線
間に配置されるメモリセル間の各配線抵抗値は、前記最
大の抵抗値に対して順次小さくなるように配設すること
ができる。
【００２０】
【実施例】次に本発明について図面を参照しながら説明
する。
する。
【００２１】図１は本発明の第１の実施例における半導
体メモリのワード駆動回路の要部構成を示す模式図であ
る。図１を参照すると、ワード駆動回路の要部は、アル
ミ配線層からなるワード線１０１ａにメモリセル１０４
ａを含むメモリセル群が接続され、ワード線１０１ｂに
メモリセル１０４ｂを含むメモリセル群が接続され、そ
の上部の配線層として多結晶シリコン層による配線１０
２ａを含む裏打ち配線群が配設され、これらの裏打ち配
線群は行デコーダ１０５の各出力端にそれぞれ接続され
ている。さらにこれらの裏打ち配線群とワード線１０１
ａおよび１０１ｂとは各１個所がコンタクト１０３ａお
よび１０３ｂによりそれぞれ電気的に接続されている。
体メモリのワード駆動回路の要部構成を示す模式図であ
る。図１を参照すると、ワード駆動回路の要部は、アル
ミ配線層からなるワード線１０１ａにメモリセル１０４
ａを含むメモリセル群が接続され、ワード線１０１ｂに
メモリセル１０４ｂを含むメモリセル群が接続され、そ
の上部の配線層として多結晶シリコン層による配線１０
２ａを含む裏打ち配線群が配設され、これらの裏打ち配
線群は行デコーダ１０５の各出力端にそれぞれ接続され
ている。さらにこれらの裏打ち配線群とワード線１０１
ａおよび１０１ｂとは各１個所がコンタクト１０３ａお
よび１０３ｂによりそれぞれ電気的に接続されている。
【００２２】すなわち、図４に示した従来の半導体メモ
リのワード駆動回路との相違点は、アルミ配線層からな
るワード線が複数の独立した配線に分割されそれぞれの
ワード線に接続されるメモリセル群も複数組に分割接続
され、それぞれのワード線ごとにコンタクトが配設され
たことである。それ以外の構成要素は同一であり、構成
要素の符号１０１ａと２０１ａ、１０２ａと２０１ａ、
１０３ａと２０３ａ、１０４ａと２０４ａ、１０５と２
０５がそれぞれ対応する。
リのワード駆動回路との相違点は、アルミ配線層からな
るワード線が複数の独立した配線に分割されそれぞれの
ワード線に接続されるメモリセル群も複数組に分割接続
され、それぞれのワード線ごとにコンタクトが配設され
たことである。それ以外の構成要素は同一であり、構成
要素の符号１０１ａと２０１ａ、１０２ａと２０１ａ、
１０３ａと２０３ａ、１０４ａと２０４ａ、１０５と２
０５がそれぞれ対応する。
【００２３】再び図１を参照すると、上述の構成におい
て、例えばメモリセル１０４ａの内容を読み出す時に
は、デコーダ１０５により選択された比較的低抵抗の裏
打ち配線１０２にワード駆動信号φ１ｗが活性化されて
伝達される。その後、コンタクト１０３ａ、１０３ｂ、
〜、を介して比較的高い配線抵抗のワード線１０１ａ、
１０１ｂ、〜、に伝達され、メモリセル１０４ａ、１０
４ｂ、〜、の各トランジスタゲートが活性化される。こ
こで選択すべきメモリセル、この場合はメモリセル１０
４ａが列デコーダ（不図示）により選択され、その内容
がビット線の上に読み出されてセンスアンプにより増幅
が行なわれる。
て、例えばメモリセル１０４ａの内容を読み出す時に
は、デコーダ１０５により選択された比較的低抵抗の裏
打ち配線１０２にワード駆動信号φ１ｗが活性化されて
伝達される。その後、コンタクト１０３ａ、１０３ｂ、
〜、を介して比較的高い配線抵抗のワード線１０１ａ、
１０１ｂ、〜、に伝達され、メモリセル１０４ａ、１０
４ｂ、〜、の各トランジスタゲートが活性化される。こ
こで選択すべきメモリセル、この場合はメモリセル１０
４ａが列デコーダ（不図示）により選択され、その内容
がビット線の上に読み出されてセンスアンプにより増幅
が行なわれる。
【００２４】もしも、コンタクト１０３ａが不具合を生
じた場合、メモリセル１０４ａにはデコーダ１０５の出
力信号が伝達されないため、メモリセル１０４ａが列デ
コーダにより選択されても、その内容がビット線の上に
は読み出されない。
じた場合、メモリセル１０４ａにはデコーダ１０５の出
力信号が伝達されないため、メモリセル１０４ａが列デ
コーダにより選択されても、その内容がビット線の上に
は読み出されない。
【００２５】したがって拡散工程終了後のウェハ状態で
実行される常温の電気的特性選別のときは、この種の不
良が除去されることになり、従来の連続したワード線の
任意の個所に任意の個数のコンタクトを配設した構成で
は不可欠であった低温選別が不要となる。
実行される常温の電気的特性選別のときは、この種の不
良が除去されることになり、従来の連続したワード線の
任意の個所に任意の個数のコンタクトを配設した構成で
は不可欠であった低温選別が不要となる。
【００２６】上述したことから、拡散工程中に発生する
ゴミ等の不良原因の情報を、早い段階でフィードバック
することができるようになり、このようなウェハ状態で
の選別歩留情報は拡散工程改善のスピードアップに大き
く貢献する。もちろん組立工程終了後でも電気的選別が
可能であることは当然である。
ゴミ等の不良原因の情報を、早い段階でフィードバック
することができるようになり、このようなウェハ状態で
の選別歩留情報は拡散工程改善のスピードアップに大き
く貢献する。もちろん組立工程終了後でも電気的選別が
可能であることは当然である。
【００２７】次に、第２の実施例を模式図で示した図２
を参照すると、この模式の構成はワード線駆動信号の活
性化遅延時間に着目したものであり、ワード線選択後か
らビット線のセンスアンプに入力されるまでの動作速度
をメモリセル全体において極力同一速度に統一すること
ができることを示した一例である。設計時において、ワ
ード線１０１ａを含むワード線の多結晶シリコン配線層
の寄生配線容量と配線抵抗等を考慮して最適な値に設定
される。
を参照すると、この模式の構成はワード線駆動信号の活
性化遅延時間に着目したものであり、ワード線選択後か
らビット線のセンスアンプに入力されるまでの動作速度
をメモリセル全体において極力同一速度に統一すること
ができることを示した一例である。設計時において、ワ
ード線１０１ａを含むワード線の多結晶シリコン配線層
の寄生配線容量と配線抵抗等を考慮して最適な値に設定
される。
【００２８】すなわち、第１の実施例との相違点は、コ
ンタクト抵抗要素１０６ａ、１０６ｂと、これらのコン
タクト抵抗要素１０６ａから各メモリセルとの間に信号
伝達速度整合の手段としてそれぞれ抵抗要素１０７ａ、
１０７ｂ、〜、１０７ｆが挿入されるように多結晶シリ
コン配線層の配線幅がそれぞれあらかじめ配設されてい
ることである。このとき、チップ上の素子配置に関し
て、配線幅があらかじめ定めた所定値になるように配設
されたメモリセル間の配線抵抗とコントタクトの抵抗と
これら配線上に形成される寄生容量との値で決る時定数
の許容範囲内において、これら配線抵抗値がコンタクト
抵抗要素１０６ａ、１０６ｂ、〜、から最も離れたメモ
リセルまでの伝達速度を考慮すると、抵抗要素１０７ｆ
を最小の抵抗値になるように決定し、抵抗要素１０７
ｅ、１０７ｄの順に小さくする。同様に抵抗要素１０７
ａを最小の抵抗値になるように決定し、抵抗要素１０７
ｃ、１０７ｂの順に小さくする。すなわち、これら最大
および最小の抵抗値をもつ配線間に配置されるメモリセ
ル間の各配線抵抗値は、最大の抵抗値に対して順次小さ
くなるように配設する。
ンタクト抵抗要素１０６ａ、１０６ｂと、これらのコン
タクト抵抗要素１０６ａから各メモリセルとの間に信号
伝達速度整合の手段としてそれぞれ抵抗要素１０７ａ、
１０７ｂ、〜、１０７ｆが挿入されるように多結晶シリ
コン配線層の配線幅がそれぞれあらかじめ配設されてい
ることである。このとき、チップ上の素子配置に関し
て、配線幅があらかじめ定めた所定値になるように配設
されたメモリセル間の配線抵抗とコントタクトの抵抗と
これら配線上に形成される寄生容量との値で決る時定数
の許容範囲内において、これら配線抵抗値がコンタクト
抵抗要素１０６ａ、１０６ｂ、〜、から最も離れたメモ
リセルまでの伝達速度を考慮すると、抵抗要素１０７ｆ
を最小の抵抗値になるように決定し、抵抗要素１０７
ｅ、１０７ｄの順に小さくする。同様に抵抗要素１０７
ａを最小の抵抗値になるように決定し、抵抗要素１０７
ｃ、１０７ｂの順に小さくする。すなわち、これら最大
および最小の抵抗値をもつ配線間に配置されるメモリセ
ル間の各配線抵抗値は、最大の抵抗値に対して順次小さ
くなるように配設する。
【００２９】他のコンタクトに対応するメモリセルにお
いても同様である。
いても同様である。
【００３０】上述した２つの実施例は、ワード駆動回路
を用いて説明したが、ビット線あるいは入力出力バスラ
インが複数種類の導体で構成される場合にも適用でき
る。すなわち、これらの実施例によればコンタクトが不
具合となる確率は、組立完成した半導体メモリの不良率
に換算して数百ｐｐｍから数十ｐｐｍと低い。従来はコ
ンタクト不具合の半導体メモリを除去するために、低温
電気的特性選別のように特殊な工程を必要としたので、
その分コスト高になっていたが、この問題も解決され
る。
を用いて説明したが、ビット線あるいは入力出力バスラ
インが複数種類の導体で構成される場合にも適用でき
る。すなわち、これらの実施例によればコンタクトが不
具合となる確率は、組立完成した半導体メモリの不良率
に換算して数百ｐｐｍから数十ｐｐｍと低い。従来はコ
ンタクト不具合の半導体メモリを除去するために、低温
電気的特性選別のように特殊な工程を必要としたので、
その分コスト高になっていたが、この問題も解決され
る。
【００３１】また現在及び将来、更に高信頼性がメモリ
に要求されるため数十ｐｐｍの不良率であっても完全に
不良を除去する必要があり、更に本発明の意義が高まる
と考えられる。測定装置が高性能高額化する昨今本発明
は非常に重要な技術を提供することができる。
に要求されるため数十ｐｐｍの不良率であっても完全に
不良を除去する必要があり、更に本発明の意義が高まる
と考えられる。測定装置が高性能高額化する昨今本発明
は非常に重要な技術を提供することができる。
【００３２】
【発明の効果】以上説明したように本発明の半導体メモ
リは、アルミ配線層からなるワード線にメモリセル群が
接続され、その上部の配線層として多結晶シリコン層に
よる裏打ち配線群が配設され、これらの裏打ち配線群は
行デコーダの各出力端にそれぞれ接続され、さらにこれ
らの裏打ち配線群とワード線とは各１個所がコンタクト
によりそれぞれ電気的に接続された構成を備えるので、
ワード線をコンタクト毎に分割して配設することにな
り、コンタクトの不具合なワード線に接続されたメモリ
セルにおいてはデータの書き込み、読み出しが出来ない
ためコンタクト不良が潜在する半導体メモリを、常温に
おいて容易に電気的選別で除去でき、信頼性の向上に寄
与するという効果を有する。
リは、アルミ配線層からなるワード線にメモリセル群が
接続され、その上部の配線層として多結晶シリコン層に
よる裏打ち配線群が配設され、これらの裏打ち配線群は
行デコーダの各出力端にそれぞれ接続され、さらにこれ
らの裏打ち配線群とワード線とは各１個所がコンタクト
によりそれぞれ電気的に接続された構成を備えるので、
ワード線をコンタクト毎に分割して配設することにな
り、コンタクトの不具合なワード線に接続されたメモリ
セルにおいてはデータの書き込み、読み出しが出来ない
ためコンタクト不良が潜在する半導体メモリを、常温に
おいて容易に電気的選別で除去でき、信頼性の向上に寄
与するという効果を有する。
【図１】本発明の第１の実施例における半導体メモリの
ワード駆動回路の要部構成を示す模式図である。
ワード駆動回路の要部構成を示す模式図である。
【図２】第２の実施例における半導体メモリのワード駆
動回路の要部構成を示す模式図である。
動回路の要部構成を示す模式図である。
【図３】（ａ）従来の半導体メモリのメモリセルトラン
ジスタとワード線と裏打ち配線の状態を示す断面図であ
る。 （ｂ）ワード線と裏打ち配線が第１のアルミ配線を介し
て接続される状態を示す断面図である。
ジスタとワード線と裏打ち配線の状態を示す断面図であ
る。 （ｂ）ワード線と裏打ち配線が第１のアルミ配線を介し
て接続される状態を示す断面図である。
【図４】従来の半導体メモリのワード線駆動回路の要部
構成を示す模式図である。
構成を示す模式図である。
１０１ａ，１０１ｂ，２０１ ワード線 １０２，２０２ 裏打ち配線 １０３ａ，１０３ｂ，２０３ａ，２０３ｂ コンタク
ト １０４ａ，２０４ａ メモリセル １０５，２０５ 行デコーダ １０６ａ，１０６ｂ コンタクトの模式的抵抗要素 １０７ａ，１０７ｂ ワード線の模式的抵抗要素
ト １０４ａ，２０４ａ メモリセル １０５，２０５ 行デコーダ １０６ａ，１０６ｂ コンタクトの模式的抵抗要素 １０７ａ，１０７ｂ ワード線の模式的抵抗要素
Claims (3)
- 【請求項１】 アドレスデコーダの出力端に接続される
第１のワード配線層とこのワード配線層が任意の個所で
コンタクトにより接続される第２のワード配線層とこの
第２のワード配線層に接続されるメモリセルとを有する
半導体メモリにおいて、前記第２のワード線を前記コン
タクトごとに分割して配設する配線手段と分割された前
記第２のワード配線層ごとの前記メモリセル間の信号遅
延を整合する手段とを有することを特徴とする半導体メ
モリ。 - 【請求項２】 前記配線手段は、前記メモリセル群を所
定の数のグループに分割し、それぞれのグループごとに
前記第２のワード配線層を分割して配設するとともにこ
れらのワード配線層にそれぞれ対応する前記メモリセル
群を接続し、分割された前記第２のワード配線層はそれ
ぞれ１個の前記コンタクトを用いて前記第１のワード配
線層に接続されることを特徴とする請求項１記載の半導
体メモリ。 - 【請求項３】 前記メモリセル間の信号遅延を整合する
手段は、配線幅があらかじめ定めた所定値になるように
配設された前記メモリセル間の配線抵抗と前記コントタ
クトの抵抗とこれら配線上に形成される寄生容量との値
で決る時定数の許容範囲内において、前記コンタクトか
ら最も離れて配置されたメモリセルまでの配線抵抗が最
小の抵抗値に、前記コンタクトから最も近いメモリセル
までの配線抵抗が最大の抵抗値になるようにそれぞれ配
設し、これら最大および最小の抵抗値をもつ配線間に配
置されるメモリセル間の各配線抵抗値は、前記最大の抵
抗値に対して順次小さくなるように配設することを特徴
とする請求項１記載の半導体メモリ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6287739A JPH08148656A (ja) | 1994-11-22 | 1994-11-22 | 半導体メモリ |
| US08/560,689 US5661676A (en) | 1994-11-22 | 1995-11-20 | Semiconductor memory and method of fabricating the same |
| KR1019950043689A KR100190780B1 (ko) | 1994-11-22 | 1995-11-21 | 반도체 메모리 및 그 제조 방법 |
| US08/761,823 US5733807A (en) | 1994-11-22 | 1996-12-06 | Method of fabricating a semiconductor memory having an address decoder |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6287739A JPH08148656A (ja) | 1994-11-22 | 1994-11-22 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08148656A true JPH08148656A (ja) | 1996-06-07 |
Family
ID=17721136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6287739A Pending JPH08148656A (ja) | 1994-11-22 | 1994-11-22 | 半導体メモリ |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5661676A (ja) |
| JP (1) | JPH08148656A (ja) |
| KR (1) | KR100190780B1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5903491A (en) * | 1997-06-09 | 1999-05-11 | Micron Technology, Inc. | Single deposition layer metal dynamic random access memory |
| JP2009260158A (ja) * | 2008-04-21 | 2009-11-05 | Toshiba Corp | 半導体集積回路装置における配線方法及び半導体集積回路装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60206164A (ja) * | 1984-03-30 | 1985-10-17 | Toshiba Corp | 半導体メモリ装置 |
| JPH0225068A (ja) * | 1988-07-13 | 1990-01-26 | Hitachi Ltd | 半導体記憶装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6348182A (ja) * | 1986-08-11 | 1988-02-29 | Toyota Motor Corp | 誘導電動機の運転制御装置 |
| JPH02246087A (ja) * | 1989-03-20 | 1990-10-01 | Hitachi Ltd | 半導体記憶装置ならびにその冗長方式及びレイアウト方式 |
| US5457648A (en) * | 1992-10-08 | 1995-10-10 | Intel Corporation | Random access memory with digital signals running over the small signal region of the array |
| JP3272888B2 (ja) * | 1993-12-28 | 2002-04-08 | 株式会社東芝 | 半導体記憶装置 |
| JPH07211081A (ja) * | 1994-01-06 | 1995-08-11 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1994
- 1994-11-22 JP JP6287739A patent/JPH08148656A/ja active Pending
-
1995
- 1995-11-20 US US08/560,689 patent/US5661676A/en not_active Expired - Lifetime
- 1995-11-21 KR KR1019950043689A patent/KR100190780B1/ko not_active Expired - Fee Related
-
1996
- 1996-12-06 US US08/761,823 patent/US5733807A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60206164A (ja) * | 1984-03-30 | 1985-10-17 | Toshiba Corp | 半導体メモリ装置 |
| JPH0225068A (ja) * | 1988-07-13 | 1990-01-26 | Hitachi Ltd | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR960019716A (ko) | 1996-06-17 |
| KR100190780B1 (ko) | 1999-06-01 |
| US5733807A (en) | 1998-03-31 |
| US5661676A (en) | 1997-08-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970408 |