JPH0225075A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0225075A JPH0225075A JP63174755A JP17475588A JPH0225075A JP H0225075 A JPH0225075 A JP H0225075A JP 63174755 A JP63174755 A JP 63174755A JP 17475588 A JP17475588 A JP 17475588A JP H0225075 A JPH0225075 A JP H0225075A
- Authority
- JP
- Japan
- Prior art keywords
- poly
- layer
- pattern
- silicon
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Non-Volatile Memory (AREA)
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
半導体装置の製造方法、特にポリシリコン・パターンの
形成方法に関し、 表面荒れを生ぜず、且つエツチング端部の平坦化が図れ
るポリＳｉパターンの形成方法を提供することを目的と
し、 ポリシリコン・パターンの形成に際して、第１のポリシ
リコン層を気相成長する工程、該第１のポリシリコン層
上に、該第１のポリシリコン層の成長温度より低温度で
第２のポリシリコン層を気相成長する工程と、該第２の
ポリシリコン層及びその下部の第１のポリシリコン層を
、レジストパターンをマスクにし、等方性ドライエツチ
ング手段によりパターニングする工程とを含んで構成す
る。
形成方法に関し、 表面荒れを生ぜず、且つエツチング端部の平坦化が図れ
るポリＳｉパターンの形成方法を提供することを目的と
し、 ポリシリコン・パターンの形成に際して、第１のポリシ
リコン層を気相成長する工程、該第１のポリシリコン層
上に、該第１のポリシリコン層の成長温度より低温度で
第２のポリシリコン層を気相成長する工程と、該第２の
ポリシリコン層及びその下部の第１のポリシリコン層を
、レジストパターンをマスクにし、等方性ドライエツチ
ング手段によりパターニングする工程とを含んで構成す
る。
本発明は半導体装置の製造方法、特にポリシリコン・パ
ターンの形成方法に関する。
ターンの形成方法に関する。
ＬＳＩ等の高集積度を有する半導体ＩＣ上に配設される
ＥＰＲＯＭやＥＥＰＲＯＭは極度に高集積化されてきて
おり、それらのコントロールゲートの電極幅及び厚みも
極度に縮小されてきている。
ＥＰＲＯＭやＥＥＰＲＯＭは極度に高集積化されてきて
おり、それらのコントロールゲートの電極幅及び厚みも
極度に縮小されてきている。
そのため、コントロールゲート形成面の凹凸段差特にフ
ローティングゲ−１・電極の端部に生ずる段差部におけ
るコントロールゲ・−ト電極の断線が顕現化しており、
改善が望まれている。
ローティングゲ−１・電極の端部に生ずる段差部におけ
るコントロールゲ・−ト電極の断線が顕現化しており、
改善が望まれている。
第５図はＥＰＲＯ？Ｉの構造を模式的に示す平面図（ａ
）、Ａ−Ａ矢視断面図（′ｂ）及びＢ−Ｂ矢視断面図（
Ｃ１である。
）、Ａ−Ａ矢視断面図（′ｂ）及びＢ−Ｂ矢視断面図（
Ｃ１である。
図において、１はｐ型シリコン（Ｓｉ）基板、２はフィ
ールド酸化膜、３はゲート酸化膜、４は下層ポリＳｉ層
（ＰＡ）よりなるフローティングゲート電極、５はゲー
ト間絶縁膜、６は上層ポリＳｉ層（ＰＢ）等よりなるワ
ード線、７はｎ゛゛ソース領域、８はｎ゛型トドレイン
領域９は不純物ブロック用酸化膜、１０は燐珪酸ガラス
（ＰＳＧ）よりなる眉間絶縁膜、１１はコンタクト窓、
１２はアルミニウム等よりなるビット線を示す。なおチ
ャネルストッパは図示しない。
ールド酸化膜、３はゲート酸化膜、４は下層ポリＳｉ層
（ＰＡ）よりなるフローティングゲート電極、５はゲー
ト間絶縁膜、６は上層ポリＳｉ層（ＰＢ）等よりなるワ
ード線、７はｎ゛゛ソース領域、８はｎ゛型トドレイン
領域９は不純物ブロック用酸化膜、１０は燐珪酸ガラス
（ＰＳＧ）よりなる眉間絶縁膜、１１はコンタクト窓、
１２はアルミニウム等よりなるビット線を示す。なおチ
ャネルストッパは図示しない。
この図に示されるようにＥＰＲＯＭにおいては、フロー
ティングゲート電極４を構成する下層ポリＳｉ層（ＰＡ
）パターンの端部にその厚さに対応する３０００人程度
０段差が形成される。そして当初は該下層ポリＳｉ層（
ＰＡ）のパターニングがエツチングの異方性を有するリ
アクティブイオンエツチング法で形成されていたために
、該フローティングゲート電極４を構成する下層ポリ５
ｉｊｉＦ （ＰＡ）の端部には図示のようにほぼ垂直に
近い急峻な段差が形成されており、そのため該フローテ
ィングゲート電極４上にこれに沿って延在配設されるワ
ード［６の上記段差部におけるカバレージが悪くなり、
該段差部に図示のような断Ｎ１３が形成されてその部分
で該ワード線６が断線するという問題が生ずる。
ティングゲート電極４を構成する下層ポリＳｉ層（ＰＡ
）パターンの端部にその厚さに対応する３０００人程度
０段差が形成される。そして当初は該下層ポリＳｉ層（
ＰＡ）のパターニングがエツチングの異方性を有するリ
アクティブイオンエツチング法で形成されていたために
、該フローティングゲート電極４を構成する下層ポリ５
ｉｊｉＦ （ＰＡ）の端部には図示のようにほぼ垂直に
近い急峻な段差が形成されており、そのため該フローテ
ィングゲート電極４上にこれに沿って延在配設されるワ
ード［６の上記段差部におけるカバレージが悪くなり、
該段差部に図示のような断Ｎ１３が形成されてその部分
で該ワード線６が断線するという問題が生ずる。
この問題は高集積化されてワード線６の幅及び厚さが縮
小された再に顕現化してきており、ワード線抵抗を減少
させて高速化を図るために、ワード線をポリＳｉよりも
低抵抗の高融点金属シリサイド例えばタングステンシリ
サイド（ＷＳｉｚ）等で形成した際には、該高融点金属
シリサイド層形成の際のステップカバレージ性の悪さか
ら一層断線の発生は顕著に現れるようになる。
小された再に顕現化してきており、ワード線抵抗を減少
させて高速化を図るために、ワード線をポリＳｉよりも
低抵抗の高融点金属シリサイド例えばタングステンシリ
サイド（ＷＳｉｚ）等で形成した際には、該高融点金属
シリサイド層形成の際のステップカバレージ性の悪さか
ら一層断線の発生は顕著に現れるようになる。
そこで従来、第５図（ａ）〜（Ｃ）に示す工程断面図を
参照して以下に説明する方法によりフローティングゲー
ト電極となる下層ポリＳｉ層（ＰΔ）の端部を平坦化す
ることによって、ワード線の断線防止がなされていた。
参照して以下に説明する方法によりフローティングゲー
ト電極となる下層ポリＳｉ層（ＰΔ）の端部を平坦化す
ることによって、ワード線の断線防止がなされていた。
第６図ｆａ）参照
即ちフィールド酸化膜２によって素子形成領域１４が画
定されたｐ型Ｓｉ基板１上にゲート酸化膜３を形成した
後、フローティングゲート電極の材料である厚さ３００
０人程度０段ンドープのポリＳｉ層（ＰＡ）を形成し、
次いで該ポリＳｉ層（ＰＡ）の表層部に高ドーズ量（１
０” 〜１０ ” ＣＩＤ −２程度）で燐をイオン注
入する。１４は燐イオン（Ｐ゛）注入領域を示す。
定されたｐ型Ｓｉ基板１上にゲート酸化膜３を形成した
後、フローティングゲート電極の材料である厚さ３００
０人程度０段ンドープのポリＳｉ層（ＰＡ）を形成し、
次いで該ポリＳｉ層（ＰＡ）の表層部に高ドーズ量（１
０” 〜１０ ” ＣＩＤ −２程度）で燐をイオン注
入する。１４は燐イオン（Ｐ゛）注入領域を示す。
なおこの注入領域１４には、ポリＳｉ層（ＰＡ）表面か
ら内部に向かって順次低くなるｐ （Ｐ）の濃度分布を
生ずる。
ら内部に向かって順次低くなるｐ （Ｐ）の濃度分布を
生ずる。
第６図（ｂｌ参照
次いで上記ポリＳｉ層（ＰＡ）上にフローティングゲー
ト電橋の一方向に対向する両端部を画定する形状を有す
る第１のレジストパターン１５を形成し、次いで該レジ
ストパターン１５をマスクし、弗素系のガスによる等方
性を有するドライエツチング手段によりポリＳｉ層（Ｐ
Ａ）の表出面をエツチングする。
ト電橋の一方向に対向する両端部を画定する形状を有す
る第１のレジストパターン１５を形成し、次いで該レジ
ストパターン１５をマスクし、弗素系のガスによる等方
性を有するドライエツチング手段によりポリＳｉ層（Ｐ
Ａ）の表出面をエツチングする。
この際弗素ラジカル（Ｆ・）によるエツチングレートは
高燐濃度の表面部で早く低ｎ？Ｍ度を有する深部に行く
に従って遅くなるので、サイドエツチング量即ちサイド
エツチング部１６の幅四）も表面部で大きく深部に行く
に従って小さくなる。
高燐濃度の表面部で早く低ｎ？Ｍ度を有する深部に行く
に従って遅くなるので、サイドエツチング量即ちサイド
エツチング部１６の幅四）も表面部で大きく深部に行く
に従って小さくなる。
第６図（Ｃ１参照
そしてバターニングを完了したポリＳｉ層（ＰＡ）の端
部には例えばθ＝６０〜４５度程度のテーバ部１７が形
成される。このテーパはＰ゛のドーズ量が多い程、小さ
い角度即ち緩やかに形成される。
部には例えばθ＝６０〜４５度程度のテーバ部１７が形
成される。このテーパはＰ゛のドーズ量が多い程、小さ
い角度即ち緩やかに形成される。
しかし上記従来のポリＳｉ層の平坦化技術においては、
フローティングゲート電極の材料であるポリ５ｉＮ（Ｐ
Ａ）の表面に高ドーズ量で不純物が打ち込まれるので表
面が荒れて、該ポリＳｉ層（ＰＡ）の表面に細かい凹凸
が形成されるや そのため第５図に示すように該ポリＳｉ層（ＰＡ）上に
熱酸化によりゲート間絶縁膜５を形成した際、該ゲート
間絶縁膜５の厚みが薄いために該絶縁膜５の膜質が低下
し、該ゲート間絶縁膜５上に形成されるワード線６と下
層ポリＳｉ層（ＰＡ）により形成されるフローティング
ゲート電極４との間の絶縁耐圧が極端に低下して、該Ｅ
ＦＲＯＭの情報の信鯨性が撰なわれるという問題を生ず
る。
フローティングゲート電極の材料であるポリ５ｉＮ（Ｐ
Ａ）の表面に高ドーズ量で不純物が打ち込まれるので表
面が荒れて、該ポリＳｉ層（ＰＡ）の表面に細かい凹凸
が形成されるや そのため第５図に示すように該ポリＳｉ層（ＰＡ）上に
熱酸化によりゲート間絶縁膜５を形成した際、該ゲート
間絶縁膜５の厚みが薄いために該絶縁膜５の膜質が低下
し、該ゲート間絶縁膜５上に形成されるワード線６と下
層ポリＳｉ層（ＰＡ）により形成されるフローティング
ゲート電極４との間の絶縁耐圧が極端に低下して、該Ｅ
ＦＲＯＭの情報の信鯨性が撰なわれるという問題を生ず
る。
そこで本発明は、表面荒れを生ぜず、且つエツチング端
部の平坦化が図れるポリＳｉパターンの形成方法を提供
することを目的とする。
部の平坦化が図れるポリＳｉパターンの形成方法を提供
することを目的とする。
上記課題は、ポリシリコン・パターンの形成に際して、
第１のポリシリコン層を気相成長する工程、該第１のポ
リシリコン層上に、該第１のポリシリコン層の成長温度
より低温度で第２のポリシリコン層を気相成長する工程
と、該第２のポリシリコン層及びその下部の第１のポリ
シリコン層を、レジストパターンをマスクにし、等方性
ドライエツチング手段によりパターニングする工程とを
含む本発明による半導体記憶装置の製造方法によって解
決される。
第１のポリシリコン層を気相成長する工程、該第１のポ
リシリコン層上に、該第１のポリシリコン層の成長温度
より低温度で第２のポリシリコン層を気相成長する工程
と、該第２のポリシリコン層及びその下部の第１のポリ
シリコン層を、レジストパターンをマスクにし、等方性
ドライエツチング手段によりパターニングする工程とを
含む本発明による半導体記憶装置の製造方法によって解
決される。
第１図は本発明の原理を示す工程断面図である。
即ち本発明の方法においては第１図（ａｌに示すように
ポリＳｉ層（ＰＡ）を、高温成長の第１のポリＳｉ層（
ＰＡＤ）と該第１のポリＳｉ層（ＰＡＤ）より低温成長
による第２のポリＳｉ層（ＰＡりとの２段階成長によっ
て形成する。（１８は絶縁膜） そして第１図（ｂｌに示すように、レジストパターン１
５をマスクにし、弗素ラジカル（Ｆ・）による等方性ド
ライエツチングによりレジストパターン１５外に表出す
る第２のポリＳｉ層（ＰＡ２）と第１のポリＳｉ層（Ｆ
ＡＩ）を続いてエツチングする。
ポリＳｉ層（ＰＡ）を、高温成長の第１のポリＳｉ層（
ＰＡＤ）と該第１のポリＳｉ層（ＰＡＤ）より低温成長
による第２のポリＳｉ層（ＰＡりとの２段階成長によっ
て形成する。（１８は絶縁膜） そして第１図（ｂｌに示すように、レジストパターン１
５をマスクにし、弗素ラジカル（Ｆ・）による等方性ド
ライエツチングによりレジストパターン１５外に表出す
る第２のポリＳｉ層（ＰＡ２）と第１のポリＳｉ層（Ｆ
ＡＩ）を続いてエツチングする。
第２図はポリ５４層の成長温度と上記エツチングにおけ
るエツチングレートとの関係を示した図であるが、この
図のカーブＥに示されるように、５５０℃程度の低温成
長によるポリＳｉ層のエツチングレートは、６５０℃程
度の高温成長によるポリＳｉ層のエツチングレートの１
．４倍程度になるので、サイドエツチング幅も同様な比
率になる。
るエツチングレートとの関係を示した図であるが、この
図のカーブＥに示されるように、５５０℃程度の低温成
長によるポリＳｉ層のエツチングレートは、６５０℃程
度の高温成長によるポリＳｉ層のエツチングレートの１
．４倍程度になるので、サイドエツチング幅も同様な比
率になる。
従って第１図（′ｂ）に示すレジストパターン１５下部
のサイドエツチング部１６の端面ば裾が拡がった斜面状
に形成されて行く。
のサイドエツチング部１６の端面ば裾が拡がった斜面状
に形成されて行く。
そしてバターニングが完了した時点で、第１図ｆｃｌに
示すようにθ＝６０〜４５度程度の裾拡がりの斜面状端
面を有するポリＳｉパターン（ＰＡ−Ｐ）が形成される
。
示すようにθ＝６０〜４５度程度の裾拡がりの斜面状端
面を有するポリＳｉパターン（ＰＡ−Ｐ）が形成される
。
なお上記テーバ角θは高温成長層ＰＡ、と低温成長Ｊｉ
ｒ’Ａｚとの厚さの組合せにより制御され、低温成長層
ＰＡ、の膜厚の比率が大きい程θの小さいより平坦化さ
れたパターンの形成が可能になる。
ｒ’Ａｚとの厚さの組合せにより制御され、低温成長層
ＰＡ、の膜厚の比率が大きい程θの小さいより平坦化さ
れたパターンの形成が可能になる。
以上のように本発明の方法においては、側面が斜面状に
平坦化されたポリＳｉ層パターン（ＰＡ−Ｐ）を形成す
る際に、該ポリＳｉ層への不純物のイオン注入がなされ
ないので、ポリ３４層パターン（ＰＡ−Ｐ）表面に面荒
れによる凹凸が形成されることがない。
平坦化されたポリＳｉ層パターン（ＰＡ−Ｐ）を形成す
る際に、該ポリＳｉ層への不純物のイオン注入がなされ
ないので、ポリ３４層パターン（ＰＡ−Ｐ）表面に面荒
れによる凹凸が形成されることがない。
従って該ポリ３４層パターン（ＰＡ−Ｐ）上に成長され
る薄い絶縁膜の高品質が確保され、該ポリＳｉ層パター
ン（ＰＡ−Ｐ）と上記絶縁膜を介して該ポリ５ｔＪＷパ
ターン（ＰＡ−Ｐ）上に積層される導電体層との間の絶
縁耐圧は向上する。
る薄い絶縁膜の高品質が確保され、該ポリＳｉ層パター
ン（ＰＡ−Ｐ）と上記絶縁膜を介して該ポリ５ｔＪＷパ
ターン（ＰＡ−Ｐ）上に積層される導電体層との間の絶
縁耐圧は向上する。
以下本発明を、ＥＦＲＯＭ形成の際の一実施例について
、第３図（ａｌ〜ｆｄｌに示す工程平面図及び第４図（
ａ）〜（ｄ）に示す工程断面図を参照して具体的に説明
する。
、第３図（ａｌ〜ｆｄｌに示す工程平面図及び第４図（
ａ）〜（ｄ）に示す工程断面図を参照して具体的に説明
する。
第３図（ａ）及び第４図（ａ）参照
即ちフィールド酸化膜２によって素子形成領域１４が画
定されたｐ型Ｓｉ基板１上にゲート酸化膜３を形成した
後、該基板上に例えば６５０℃における通常のモノシラ
ン（ＳｉＨｓ）からの化学気相成長により厚さ２５００
人程度０高温成長による第１のポリＳｉ層（ＦＡＩ）を
成長し、次いで５５０℃において該第１のポリＳｉ層（
ＰＡＤ）上に厚さ５００人程０の低温成長による第２の
ポリ５ｉＪｉ（ＰＡｚ）を成長する。
定されたｐ型Ｓｉ基板１上にゲート酸化膜３を形成した
後、該基板上に例えば６５０℃における通常のモノシラ
ン（ＳｉＨｓ）からの化学気相成長により厚さ２５００
人程度０高温成長による第１のポリＳｉ層（ＦＡＩ）を
成長し、次いで５５０℃において該第１のポリＳｉ層（
ＰＡＤ）上に厚さ５００人程０の低温成長による第２の
ポリ５ｉＪｉ（ＰＡｚ）を成長する。
なお低抵抗化のための不純物拡散は各層毎即ちＦＡＩ
、ＰＡＺ毎に行う。
、ＰＡＺ毎に行う。
第３図（′１１１）及び第４図（ｂｌ参照次いで上記第
２のポリ５ｉｊｉ（ＰＡｚ）上にフローティングデー１
−電極の一方向（図ではＹ方向）に対向する両端部を画
定する形状を有する第１のレジストパターン１５を形成
し、次いで該レジストパターン１５をマスクし、弗素系
のガスによる例えばダウンフロ一方式の等方性ドライエ
ツチング手段により第２のポリＳｉ層（ｐＡｚ）及び続
いて第１のボ’Ｊ ５ｉＪｉ （ＦＡＩ）の表出面をエ
ツチングする。この際弗素ラジカル（Ｆ・）によるエツ
チングレート及びこれに伴うサイドエツチング量は前述
のように低温成長によるポリＳｉ層（ＰＡｚ）が大きく
高温成長によるポリＳｉ層（ＦＡＩ）が小さいので、エ
ツチング端面１９は斜面状にエツチングされて行く。
２のポリ５ｉｊｉ（ＰＡｚ）上にフローティングデー１
−電極の一方向（図ではＹ方向）に対向する両端部を画
定する形状を有する第１のレジストパターン１５を形成
し、次いで該レジストパターン１５をマスクし、弗素系
のガスによる例えばダウンフロ一方式の等方性ドライエ
ツチング手段により第２のポリＳｉ層（ｐＡｚ）及び続
いて第１のボ’Ｊ ５ｉＪｉ （ＦＡＩ）の表出面をエ
ツチングする。この際弗素ラジカル（Ｆ・）によるエツ
チングレート及びこれに伴うサイドエツチング量は前述
のように低温成長によるポリＳｉ層（ＰＡｚ）が大きく
高温成長によるポリＳｉ層（ＦＡＩ）が小さいので、エ
ツチング端面１９は斜面状にエツチングされて行く。
第３図（Ｃ）及び第４図（Ｃ）参照
この図はバターニングを完了し、レジストパターン１５
を除去した状態を示しており、フローティングゲート形
成用の上記第１のポリＳｉ層（ＰＡＩ）と第２のポリＳ
ｉ層（ＰＡ２）よりなる下層ポリＳｉパターン（ＰＡ−
Ｐ）の端部には例えばθ＝６０〜４５度程度のテーバ部
１７が形成される。このテーバは前述のように低温成長
によるポリ５ｉｉｉ（ＰＡｚ）の厚さの比率が高い程緩
やかになる。
を除去した状態を示しており、フローティングゲート形
成用の上記第１のポリＳｉ層（ＰＡＩ）と第２のポリＳ
ｉ層（ＰＡ２）よりなる下層ポリＳｉパターン（ＰＡ−
Ｐ）の端部には例えばθ＝６０〜４５度程度のテーバ部
１７が形成される。このテーバは前述のように低温成長
によるポリ５ｉｉｉ（ＰＡｚ）の厚さの比率が高い程緩
やかになる。
第３図（ｄｌ及び第４図（ｄｌ参照
以後通常の製造方法に従って、上記下層ポリＳｉパター
ン（ＰＡ−Ｐ）の表面に熱酸化等により厚さ５００人程
０のゲート間絶縁膜９を形成し、該基板上にポリサイド
構造のワード線を形成するための厚さ２０００人程度０
上層ポリＳｉ層（ＰＢ）を気相成長し、次いでその上に
スパッタ法により厚さ１０００人程度０例えばタングス
テンシリサイド（ＷＳ ｉ ｚ） Ｎ ２０を形成し、
通常のりソグラフィ手段により上記ｈｓｉ、Ｊｉ２０及
び上層ポリＳｉ層（ＰＢ）とその下部の下層ポリＳｉパ
ターン（ＰＡ−Ｐ）をバターニングして、ポリサイド構
造を有するワード線６とその下部のポリＳｉ・フローテ
ィングゲート電極４を形成し、次いで上記ゲート電極を
マスクにして不純物を導入してｎ゛゛ソース領域７及び
ｎ゛型トドレイン領域８形成し、次いで不純物ブロック
用酸化膜９を形成し、ＰＳＧ等よりなる層間絶縁膜１０
を形成し、核層間絶縁膜１０にドレイン領域８を表出す
るコンタクト窓１１を形成し、該眉間絶縁膜１０上に前
記コンタクト窓１１においてドレイン領域８に接するＡ
Ｉ等よりなるビット線１２を形成する。
ン（ＰＡ−Ｐ）の表面に熱酸化等により厚さ５００人程
０のゲート間絶縁膜９を形成し、該基板上にポリサイド
構造のワード線を形成するための厚さ２０００人程度０
上層ポリＳｉ層（ＰＢ）を気相成長し、次いでその上に
スパッタ法により厚さ１０００人程度０例えばタングス
テンシリサイド（ＷＳ ｉ ｚ） Ｎ ２０を形成し、
通常のりソグラフィ手段により上記ｈｓｉ、Ｊｉ２０及
び上層ポリＳｉ層（ＰＢ）とその下部の下層ポリＳｉパ
ターン（ＰＡ−Ｐ）をバターニングして、ポリサイド構
造を有するワード線６とその下部のポリＳｉ・フローテ
ィングゲート電極４を形成し、次いで上記ゲート電極を
マスクにして不純物を導入してｎ゛゛ソース領域７及び
ｎ゛型トドレイン領域８形成し、次いで不純物ブロック
用酸化膜９を形成し、ＰＳＧ等よりなる層間絶縁膜１０
を形成し、核層間絶縁膜１０にドレイン領域８を表出す
るコンタクト窓１１を形成し、該眉間絶縁膜１０上に前
記コンタクト窓１１においてドレイン領域８に接するＡ
Ｉ等よりなるビット線１２を形成する。
そして以後図示しないが被覆絶縁膜の形成等がなされて
、本発明の方法を用いたＥＦＲＯＭが完成する。
、本発明の方法を用いたＥＦＲＯＭが完成する。
上記実施例に示すように本発明の方法を用いて形成した
ポリＳｉ・フローティングゲート電極のワード線延在方
向の端面ば、４５〜６０度程度の勾配に平坦化されるの
で、該フローティングゲート電極上をこれに沿って延在
するワード線の該フローティングゲート端部における断
層等の欠陥の発生がなくなりその配線抵抗の増大や断線
等は防止される。
ポリＳｉ・フローティングゲート電極のワード線延在方
向の端面ば、４５〜６０度程度の勾配に平坦化されるの
で、該フローティングゲート電極上をこれに沿って延在
するワード線の該フローティングゲート端部における断
層等の欠陥の発生がなくなりその配線抵抗の増大や断線
等は防止される。
またフローティング電橋形成用のポリＳｉパターン形成
に際して、高濃度に不純物のイオン注入がなされること
がないので、フローティングゲート電極の表面に凹凸上
の面荒れを生ずることがなく、ゲート間絶縁膜の高品質
が保証されて、フローティングゲートとワード線間の高
絶縁耐圧が確保される。
に際して、高濃度に不純物のイオン注入がなされること
がないので、フローティングゲート電極の表面に凹凸上
の面荒れを生ずることがなく、ゲート間絶縁膜の高品質
が保証されて、フローティングゲートとワード線間の高
絶縁耐圧が確保される。
なお本発明は上記実施例の他に積層ゲート構造を有する
ＥＥＦＲＯＭにも勿論適用され、更に電極配線の形成面
を平坦化する手段としても適用される。
ＥＥＦＲＯＭにも勿論適用され、更に電極配線の形成面
を平坦化する手段としても適用される。
以上説明のように本発明によれば、ポリＳｉパターンの
端面を容易に斜面状に平坦化することができ、且つ該斜
面状端面を有するポリＳｉパターンの形成に際し該ポリ
Ｓｉパターンに高濃度に不純物がイオン注入されること
がないので、該ポリＳｉ層パターン上に凹凸状の面荒れ
を生ずることがない。
端面を容易に斜面状に平坦化することができ、且つ該斜
面状端面を有するポリＳｉパターンの形成に際し該ポリ
Ｓｉパターンに高濃度に不純物がイオン注入されること
がないので、該ポリＳｉ層パターン上に凹凸状の面荒れ
を生ずることがない。
従って本発明によれば、ポリＳｉパターン上に薄い絶縁
膜を介して該ポリＳｉパターンを横切る配線が形成され
る構成において、ポリＳｉパターンの端部上における配
線の断線が防止されると共に、ボ’ＪＳｉパターン上の
薄い絶縁膜の高品質が保証されて、該ポリＳｉパターン
とその上部の配線との間の高絶縁耐圧が確保されるので
、特にＥＰｌ？ＯＭ等の積層造を有する半導体記憶装置
の信韻性向上が図れる。
膜を介して該ポリＳｉパターンを横切る配線が形成され
る構成において、ポリＳｉパターンの端部上における配
線の断線が防止されると共に、ボ’ＪＳｉパターン上の
薄い絶縁膜の高品質が保証されて、該ポリＳｉパターン
とその上部の配線との間の高絶縁耐圧が確保されるので
、特にＥＰｌ？ＯＭ等の積層造を有する半導体記憶装置
の信韻性向上が図れる。
第１図（ａｌ〜（Ｃ）は本発明の原理を示す工程断面図
、第２図はポリＳｉの成長温度とエツチングレートの関
係を示す図、 第３図（ａｌ〜（ｄ）は本発明の実施例の工程平面図、
第４図（ａ）〜ｆｄｌは本発明の実施例の工程断面図、
第５図はＥＦＲＯＭを模式的に示す平面図（ａ）、ＡＡ
矢視断面図（ｂ）及びＢ−Ｂ矢視断面図（Ｃ）、第６図
（ａ）〜（Ｃ）は従来方法の工程断面図である。 図において、 １はｐ型シリコン基板、 ２はフィールド酸化膜、 ３はゲート酸化膜、 ４はフローティングゲート電極、 ５はゲート間絶縁膜、 ６はワード線、 ７はｎ゛型ソース領域、 ８はｎ゛型ドレイン領域、 ９は不純物ブロック用酸化膜、 １０は眉間絶縁膜、 １１はコンタクト窓、 １２はピッｌ−線、 １３は断層、 １４は素子形成領域、 １５はレジストパターン、 １６はサイドエツチング部、 １７はテーパ部、 １８は絶縁膜、 １９はエンチング端面、 ２０はＷＳｉ２層、 ＰＡは下層ポリＳｉ層、 ＰＢは上層ポリＳｉＮ、 ＰＡ＋ は高温成長による第１のポリＳｉ層、ＰＡ、は
低温成長による第２のポリＳｉ層ＰＡ−ＰはポリＳｉパ
ターン を示す。 本発明のＲ理をホ丁二程跨面図 第 １ 区 「す５１の成＆温戊と工・／すンフ゛シートの関係郵２
図 弔 図 第 霞 （副子 面 図 （ｂ） Ａ−へ矢視ＩＩｆＴＩｆＩ口 （Ｃ，） Ｂ−Ｂ天ａ町面図 ＥＰ尺ＯＭの模式図 箔５′口
、第２図はポリＳｉの成長温度とエツチングレートの関
係を示す図、 第３図（ａｌ〜（ｄ）は本発明の実施例の工程平面図、
第４図（ａ）〜ｆｄｌは本発明の実施例の工程断面図、
第５図はＥＦＲＯＭを模式的に示す平面図（ａ）、ＡＡ
矢視断面図（ｂ）及びＢ−Ｂ矢視断面図（Ｃ）、第６図
（ａ）〜（Ｃ）は従来方法の工程断面図である。 図において、 １はｐ型シリコン基板、 ２はフィールド酸化膜、 ３はゲート酸化膜、 ４はフローティングゲート電極、 ５はゲート間絶縁膜、 ６はワード線、 ７はｎ゛型ソース領域、 ８はｎ゛型ドレイン領域、 ９は不純物ブロック用酸化膜、 １０は眉間絶縁膜、 １１はコンタクト窓、 １２はピッｌ−線、 １３は断層、 １４は素子形成領域、 １５はレジストパターン、 １６はサイドエツチング部、 １７はテーパ部、 １８は絶縁膜、 １９はエンチング端面、 ２０はＷＳｉ２層、 ＰＡは下層ポリＳｉ層、 ＰＢは上層ポリＳｉＮ、 ＰＡ＋ は高温成長による第１のポリＳｉ層、ＰＡ、は
低温成長による第２のポリＳｉ層ＰＡ−ＰはポリＳｉパ
ターン を示す。 本発明のＲ理をホ丁二程跨面図 第 １ 区 「す５１の成＆温戊と工・／すンフ゛シートの関係郵２
図 弔 図 第 霞 （副子 面 図 （ｂ） Ａ−へ矢視ＩＩｆＴＩｆＩ口 （Ｃ，） Ｂ−Ｂ天ａ町面図 ＥＰ尺ＯＭの模式図 箔５′口
Claims (1)
- 【特許請求の範囲】 ポリシリコン・パターンの形成に際して、 第１のポリシリコン層を気相成長する工程、該第１のポ
リシリコン層上に、該第１のポリシリコン層の成長温度
より低温度で第２のポリシリコン層を気相成長する工程
と、 該第２のポリシリコン層及びその下部の第１のポリシリ
コン層を、レジストパターンをマスクにし、等方性ドラ
イエッチング手段によりパターニングする工程とを含む
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63174755A JP2674112B2 (ja) | 1988-07-13 | 1988-07-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63174755A JP2674112B2 (ja) | 1988-07-13 | 1988-07-13 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0225075A true JPH0225075A (ja) | 1990-01-26 |
| JP2674112B2 JP2674112B2 (ja) | 1997-11-12 |
Family
ID=15984117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63174755A Expired - Fee Related JP2674112B2 (ja) | 1988-07-13 | 1988-07-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2674112B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100440782B1 (ko) * | 1999-06-28 | 2004-07-21 | 주식회사 하이닉스반도체 | 반도체소자의 폴리실리콘 배선 형성방법 |
| CN108063087A (zh) * | 2017-11-29 | 2018-05-22 | 北京燕东微电子有限公司 | 一种角度可控的SiC衬底缓坡刻蚀方法 |
-
1988
- 1988-07-13 JP JP63174755A patent/JP2674112B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100440782B1 (ko) * | 1999-06-28 | 2004-07-21 | 주식회사 하이닉스반도체 | 반도체소자의 폴리실리콘 배선 형성방법 |
| CN108063087A (zh) * | 2017-11-29 | 2018-05-22 | 北京燕东微电子有限公司 | 一种角度可控的SiC衬底缓坡刻蚀方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2674112B2 (ja) | 1997-11-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0171234B1 (ko) | 비휘발성 메모리셀 및 그 제조방법 | |
| JPH0475390A (ja) | 半導体記憶装置 | |
| US4532696A (en) | Method of manufacturing a semiconductor device for forming a deep field region in a semiconductor substrate | |
| JPS5933880A (ja) | 半導体装置の製造方法 | |
| KR100289978B1 (ko) | 불휘발성반도체기억장치및그제조방법 | |
| JPH0964208A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| JPH0225075A (ja) | 半導体装置の製造方法 | |
| JPH0563206A (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JPS6242522A (ja) | 半導体装置の製造方法 | |
| JP2695812B2 (ja) | 半導体装置 | |
| JPS6292470A (ja) | 半導体装置 | |
| CN1227719C (zh) | 制造具有不同栅氧化物层的半导体器件的方法 | |
| JPH0715954B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| KR100567889B1 (ko) | 플래시 메모리 소자의 제조 방법 | |
| JPH06169082A (ja) | 半導体装置及びその製造方法 | |
| TW200908229A (en) | Method of manufacturing non-volatile memory | |
| KR960004464B1 (ko) | 반도체 메모리장치의 제조방법 | |
| JP2877587B2 (ja) | 半導体集積回路およびその作製方法 | |
| JPH01235269A (ja) | 半導体装置 | |
| JPS61247073A (ja) | 半導体装置の製造方法 | |
| JPS5893344A (ja) | 半導体装置及びその製造方法 | |
| JPH0244142B2 (ja) | ||
| JPS641935B2 (ja) | ||
| JPH0429318A (ja) | 半導体装置の製造方法 | |
| JPS6312389B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |