JPH0475390A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は二重ゲート電極トランジスタを有する不揮発性
半導体記憶装置に関する。

〔従来の技術］ 従来、この種の半導体記憶装置の高集積化を図ったもの
として、第４図に示すものが知られてし）る。この半導
体記憶装置は、半導体基板を工・ンチングして形成した
溝内に絶縁膜を埋込んで素子分離領域を形成するもので
あり、１９８６　ＶＬＳＩ　ＳＹＭＰＯ３Ｉ［Ｊｌ’！
？発表されたものである。（Ｄｉｇｅｓｔ　ｏｆ　Ｔｅ
ｃｈ−ｎｏｌｏｇｙ　　Ｐａｐｅｒ、　１９８６．　Ｖ
ＬＳＩ　ＳＹＭＰＯＳＩＵＭ、　Ｐ８７．　Ｋ。

５ｅｋｉｙａ　ｅｔ　ａｌ、　） 以下、第４図（ａ）〜（ｅ）により、この半導体記憶装
置を説明する。

第４図（ａ）はその一部を破断した平面図、同図（ｂ）
〜（ｅ）はそれぞれ同図（ａ）のＢ−ＢＣ−Ｃ，Ｄ−Ｄ
、Ｅ−Ｅ線に沿う断面図である。

Ｐ型半導体基板１０１に長方形をした溝１０２を枡目位
置に形成し、この溝１０１内に酸化膜を埋設して素子分
離領域１０３を形成する。また、素子骨Ｍ　ｆｉｌ域１
０３間に構成される素子領域には第１のゲート酸化膜１
０４．第１の多結晶シリコン膜１０５．第２のゲート酸
化膜１０６を順次堆積し、さらに全面上には第２の多結
晶シリコン膜１０７を横方向（第４図（ａ）の左右方向
）に沿って複数本形成し、この第２の多結晶シリコン膜
１０７をワード線（コントロールゲート）として形成し
ている。そして、このワード線１０７以外の領域におい
て前記第２のゲート酸化膜１０６、第２の多結晶シリコ
ン膜１０５をエツチング除去し、ワード！ｌｌＡ１０７
の下側の素子領域に残された第２の多結晶シリコン膜１
０５でフローティングゲートを構成している。

また、ワード線１０７の下側以外の素子領域の半導体基
板１０１にはＮ型不純物を導入し、ドレイン領域１１０
とソース領域１１１を形成している。

その上で、全面を層間絶縁膜１１３で覆い、かつＮ型ド
レイン領域上にコンタクトホール１１４を開口した上で
、このコンタクトホール１１４を通してドレイン領域１
１０に接触される複数本のデータ線としてのアルミニウ
ム線１１６を縦方向（第４図（ａ）の上下方向）に形成
して、セルアレイが完成されている。

〔発明が解決しようとする課題〕

上述した従来の半導体記憶装置では、ワード線１０７が
素子分離領域１０３からソース領域１１１にはみ出ない
ように、第４図（ａ）のＸで示す部分に重ね合わせマー
ジンを設ける必要がある。このため、この寸法Ｘだけワ
ード線の幅方向に沿うセルアレイの縮小化の障害になる
という問題がある。

また、この場合、同図（ａ）にＹで示すソース領域１１
１の寸法を縮めることにより、高集積化を図ろうとする
と、ソース抵抗の増大を招き、セルの書込み特性ならび
に読出し特性を悪化させるという問題が生じる。

本発明の目的は、セルにおける特性を悪化させることな
く高集積化を可能として半導体記憶装置を提供すること
にある。

〔課題を解決するための手段〕

本発明の半導体記憶装置は、半導体基板の平面一方向に
沿って所要間隔で配列された複数本の溝に絶縁材を埋設
して形成した素子分離領域と、この素子分離領域で画成
される素子領域の所要箇所にゲート酸化膜を介して設け
られたフローティングゲートと、このフローティングゲ
ート上に第２ゲート酸化膜を介して平面他方向に沿って
配列された複数本のワード線と、このワード線とその下
側のフローティングゲートの各側壁に絶縁膜で形成され
たサイドウオールと、このサイドウオールで囲まれた前
記素子領域に不純物を導入して形成されたソース領域お
よびドレイン領域と、これらソース領域およびドレイン
領域上に形成され、ソース領域では平面他方向に沿って
一連状態に、ドレイン領域では個別に分離された状態で
それぞれ形成された低抵抗導体膜と、前記素子領域上の
絶縁膜を介した最上層に平面一方向に延設され、かつ前
記ドレインＭ域において前記低抵抗導体膜にコンタクト
される複数本のデータ線とを備えている。

〔作用〕

本発明によれば、ワード線およびフローティングゲート
の側壁に絶縁膜のサイドウオールを形成することでワー
ド線とソース領域との重なりが防止でき、ワード線と素
子分離領域との重ね合わせマージンを不要としてワード
線の幅方向のセルアレイ寸法を縮小できる。

また、ソース領域には低抵抗の導体膜が設けられている
ため、ソース領域の幅寸法を縮小してもソース抵抗を低
（抑えることができる。

〔実施例〕

次に、本発明を図面を参照して説明する。

第１図は本発明の半導体記憶装置の一実施例を示してお
り、同図（ａ）はセルアレイの一部を破断した平面図、
同図（ｂ）、（ｃ）、（ｄ）、（ｅ）はそれぞれ同図（
ａ）のＢ−Ｂ、Ｃ−Ｃ，Ｄ−Ｄ。

Ｅ−Ｅ線に沿った断面図である。

これらの図において、Ｐ型半導体基板ｌに縦方向（同図
（ａ）の上下方向）に延びる複数本の溝２を横方向に所
定間隔で形成し、この溝２内に酸化膜を埋込んで素子分
離領域３を形成する。また、素子分離領域３間に画成さ
れる素子領域の所要箇所には第１のゲート酸化膜４．第
１の多結晶シリコン膜５を順次堆積してフローティング
ゲートを構成している。また、全面には第２のゲート酸
化膜６を堆積し、この上には第２の多結晶シリコン膜７
と第２の絶縁膜８を横方向に沿って複数本形成し、この
第２の多結晶シリコン膜７をワード線（コントロールゲ
ート）として形成している。そして、このワード線７と
フローティングゲート５の各側壁には絶縁膜からなるサ
イドウオール９を形成している。なお、ここではこのサ
イドウオール９は素子分離領域３の側壁にも形成されて
いる。

また、前記ワード線７の直下以外の素子領域の半導体基
板ｌにはＮ型不純物を導入し、ドレイン領域１０とソー
ス領域１１を形成している。これらトレイン領域ＩＯと
ソース領域１１上にはＣ■Ｄタングステン膜１２を形成
しており、このＣ■Ｄタングステン膜１２はソース領域
１１では横方向に一連に連続されているが、ドレイン領
域１０では各ドレイン領域別に離間されている。

その上で、全面を層間絶縁膜１３で覆い、かつＮ型ドレ
イン領域上にコンタクトホール１４を開口した上で、こ
のコンタクトホール１４内にＮ型にドープされた多結晶
シリコン膜１５を形成し、かつこの上に複数本のデータ
線としてのアルミニウム線１６を縦方向に形成して、セ
ルアレイが完成されている。

次に、第１図に示した半導体記憶装置の製造方法の一例
を第２図を用いて説明する。

先ず、第２図（ａ）の断面図に示すように、Ｐ型半導体
基板１上に厚さ５０〜３００人の第１のゲート酸化膜４
．第１の多結晶シリコン膜５．絶縁膜２１、多結晶シリ
コン膜２２を順次形成する。

次に、同図（ｂ）の平面図、同図（ｃ）の断面図に示す
ように、周知のフォトリソグラフィ技術により、フォト
レジスト２３を形成し、これをマスクに多結晶シリコン
膜２２．絶縁膜２１．第１の多結晶シリコン膜５．第１
のゲート酸化膜４を順次エツチングして、４層が積層さ
れてなる相互に平行でかつ離間した複数本の縦方向ライ
ンを形成し、さらにライン間のシリコン基板１を例えば
１〜３μｍ程度エツチングして溝２を形成する。

次に、同図（ｄ）の断面図に示すように、フォトレジス
ト２３を除去した後、気相成長法により全面にＣＶＤ酸
化膜３を例えば２μｍ程度堆積した後、多結晶シリコン
膜２２の表面が露出するまでエツチングバックを行って
溝２内にＣＶＤ酸化膜３を埋込み、複数本のライン状の
素子分離領域３を形成する。この時、多結晶シリコン膜
２２はエツチングバック時、下の第１多結晶シリコン膜
５を保護するとともに、素子分離領域３の表面が第１の
多結晶シリコン膜５よりも深くならないようにする役割
がある。

次に、同図（ｅ）の断面図に示すように、多結晶シリコ
ン膜２２．絶縁膜２１を例えばＲＩＥ（反応性イオンエ
ツチング）法による異方性のエツチングで除去した後、
新たに第１の多結晶シリコン膜５上に第２のゲート酸化
膜６を形成する。

この絶縁膜としては、例えばトータル膜厚１００〜４０
０成長度のＯＮＯ（酸化膜−窒化膜一酸化膜）多層膜が
ある。次いで、第２の多結晶シリコン膜７、第２の絶縁
膜８を堆積する。

次に、同図（ｆ）の平面図に示すように、周知のフォト
リソグラフィ技術によりフォトレジスト２４を形成し、
これをマスクに第２の絶縁膜８゜第２の多結晶シリコン
膜７を順次エツチングして二層が積層されてなる相互に
平行で相互に分離されたワード線としての複数のライン
を形成する。

これらのワード線７は素子分離領域３のラインと直交し
ている。ここで、ワード線７上のフォトレジスト２４は
残しておく。

次いで、同図（ｇ）の平面図に示すように、第２のゲー
ト酸化膜６．第１の多結晶シリコン膜５を、ワード線７
に対して自己整合的にエツチング除去して、第１の多結
晶シリコン膜５からなる複数のフローティングゲート５
を素子領域上のワード線７の下側位置に形成する。

一方、ワード線７の間における第２のゲート酸化膜６．
第１の多結晶シリコン膜５は除去される。

次に、同図（ｈ）の平面図に示すように、フォトレジス
ト２４を除去した後、例えばイオン注入法によりＮ形不
純物をワード線７をマスクに自己整合的に半導体基板１
に導入して、複数のＮ型ドレイン領域１０とＮ型ソース
領域１１を形成する。

なお、便宜上ドレイン領域１０上の第１のゲート酸化膜
は表示を省いた。

次に、同図（ｉ）の平面図に示すように、全面に酸化膜
を例えば１０００〜５０００人程度堆積し、適成長異方
性のエツチングを行うことによりワード線７およびその
下側のフローティングゲート５の側壁にサイドウオール
９を形成する。なお、同図（ｊ）、（ｋ）はそれぞれ同
図（ｉ）のＪ−Ｊ。

Ｋ−に線に沿う断面図である。

次に、同図（１）の平面図およびそのＭ−Ｍｉに沿う同
図（ｍ）の断面図に示すように、ワードｗｃ７の間の領
域のうち、ドレイン領域１０側をフォトレジスト２５で
覆い、シリコンを例えば２５ＫｅＶでＩ　ＸＩＯ”ｃｍ
−”程度イオン注入することにより、ソース領域側の素
子分離領域３の絶縁膜表面にシリコン原子２６を導入す
る。

次に、同図（ｎ）および同図（０）の各断面図に示すよ
うに、ＣＶＤタングステン膜１２を例えば５０００〜１
００００人選択成長させる。この時、ソース領域１１で
は同図（ｎ）に示すようにＣＶＤタングステン膜１２は
Ｎ型ソース領域ｌｌ上だけでなく、素子分離領域上にも
成長し、その結果素子分離領域３を介して隣合うＮ型ソ
ース領域１１がＣＶＤタングステン膜１２で連続的に接
続される。

なお、絶縁膜表面にシリコンをイオン注入することによ
り、酸化膜上に選択ＣＶＤタングステン成長を行う技術
は、例えばＪｏｕｒｎｄ　ｏｆ　Ｅｌｅｃｔｒｏｃｈｅ
ｍｉｃａｌ　５ｏｃｉｅｔｙ誌ＪＵＬＹ　１９８８　Ｐ
１７３０　ｒｓｅｌｅｃｔｉｖｅＣＶＤ　Ｔｕｎｇｓｔ
ｅｎ　ｏｎ　５ｉｌｉｃｏｎ　Ｉｍｐｌａｎｔｅｄ　Ｓ
ｉＯ□」に載せられている。

一方、ドレイン領域１０では同図（０）に示すように、
ＣＶＤタングステン膜１２はサイドウオール９に囲まれ
たドレイン領域１０の上にのみ成長し、素子分離領域３
を介して隣合うＮ型ドレイン領域１０はそれぞれ分離さ
れたままとなる。最終的な状態を同図（ｐ）の平面図に
示す。

次に、同図（ｑ）の平面図に示すように、眉間絶縁膜１
３を堆積した後、ドレイン領域上にコンタクトホール１
４を開孔する。最後に第１図に示したように、コンタク
トホール１４内にＮ型にドープされた多結晶シリコン膜
１５を埋込んだ後、アルミニウム配線１６を形成し、セ
ルアレイが完成される。

このように形成された半導体記憶装置では、ワード線７
の側壁に絶縁膜のサイドウオール９を形成しているため
、このサイドウオール９によってワード線７とソース領
域１１との重なりを防止することが可能となる。これに
より、第４図（ａ）に示したようなワード線と素子分離
領域との重ね合わせマージンＸが不要となり、その分セ
ルアレイの縦方向の寸法を縮小できる。

また、ソース領域１１にはＣＶＤタングステン膜１２が
各ソース領域にわたって連続して設けられているため、
第４図（ａ）に示したようなソース領域の幅寸法Ｙを縮
小してもソース抵抗を低く抑えることができ、セルの書
込み特性ならびに読出し特性を悪化させることはない。

この場合、ドレイン領域１０ではＣＶＤタングステン膜
１２がそれぞれ個別に設けられているため、各ドレイン
領域が短絡されることはない。

したがって、半導体記憶装置の特性を悪化することなく
、その高集積化を実現することが可能となる。

なお、本発明の半導体記憶装置は、その製造工程の一部
を第３図のように変更することで、その構造の一部を相
違させることもできる。

すなわち、前記した製造方法の第２図（ｇ）まで製造工
程を進めた後、第３図（ａ）の平面図に示すように、ワ
ードｉｓ７の間のＮ域のうちとレイン領域側をフォトレ
ジスト２７で覆い、適度な異方性エツチングを行うこと
により、ソース領域１１側の素子分離領域３および半導
体基板１の各表面を例えば３０００〜８０００人程度の
深さ（厚成長にエツチングする。

さらに、前屈製造方法と同様に工程を進めていくと、第
２図（ｈ）に相当する工程では、第３図（ｂ）の断面図
に示すようになる。

次に、第３図（ｃ）の断面図に示すように、ＣＶＤタン
グステン膜１２の選択成長を行う。すると、エツチング
されていないドレイン領域１０の基板面がソース領域１
１の基板面よりも高いため、ドレイン領域１０上のＣＶ
Ｄタングステン膜１２は、ソース領域１１上のタングス
テン膜１２よりも突出する。その後、例えばシリカ塗布
膜を用いて平坦な層間絶縁膜１３を形成する。

次に、第３図（ｄ）の断面図に示すように、層間絶縁膜
１３を適度にエツチングバックして、ドレイン領域１０
上のＣＶＤタングステン膜１２のみを露出させ、その上
にアルミニウム配線１６を形成する。

この製造方法により形成される半導体記憶装置では、ド
レインコンタクトをドレイン領域１０上のＣＶＤタング
ステン膜１２に対し自己整合的に形成するので、ドレイ
ンコンタクトとドレイン領域１０上のＣＶＤタングステ
ン膜１２との重ね合わせマージンを確保する必要がない
ため、より高集積なセルアレイを製造することができる
。

〔発明の効果］ 以上説明したように本発明は、ワード線およびその下側
のフローティングゲートの各側壁に絶縁膜のサイドウオ
ールを形成することでワード線とソース領域との重なり
を防止しているので、ワード線と素子分離領域との重ね
合わせマージンが不要となり、その分ワード線の幅方向
のセルアレイ寸法を縮小できる。また、ソース領域には
低抵抗の導体膜が設けられているため、ソース領域の幅
寸法を縮小してもソース抵抗を低く抑えることができ、
セルの書込み特性ならびに読出し特性を悪化させること
はない。これにより、セルアレイの縮小を可能とし、半
導体記憶装置の高集積化が実現できる効果がある。

【図面の簡単な説明】

第１図（ａ）ないし第１図（ｅ）は本発明の半導体記憶
装置の一実施例の平面図ならびに断面図、第２図（ａ）
ないし第２図（ｑ）は第１図の構造を製造する方法の一
例を示す平面図ならびに断面図、第３図（ａ）ないしく
ｄ）は異なる製造方法の一部の工程を示す平面図ならび
に断面図、第４図（ａ）ないし第４図（ｅ）は従来の半
導体記憶装置の平面図ならびに断面図である。 １・・・Ｐ型半導体基板、２・・・溝、３・・・素子分
離領域、４・・・第１のゲート酸化膜、５・・・第２の
多結晶シリコン膜（フローティングゲート）、６・・・
第２のゲート酸化膜、７・・・第２の多結晶シリコン膜
（ワード線）、８・・・第２の絶縁膜、９・・・サイド
ウオール、ｌＯ・・・Ｎ型ドレイン領域、１１・・・Ｎ
型ソース領域、１２・・・ＣＶＤタングステン膜、１３
川層間絶縁膜、１４・・・コンタクトホール、１５・・
・Ｎ型ドープ多結晶シリコン膜、１６・・・アルミニウ
ム配線（データ線）、２１・・・絶縁膜、２２・・・多
結晶シリコン膜、２３　２４．２５・・・フォトレジス
ト、２６・・・シリコン原子、２７−・・・フォトレジ
スト、１０１・・・Ｐ型半導体基板、１０２・・・溝、
１０３・・・素子分離領域、１０４・・・第１のゲート
酸化膜、１０５・・・第１の多結晶シリコン膜（フロー
ティングゲート）、１０６・・・第２のゲート酸化膜、
１０７・・・第２の多結晶シリコン膜（ワード線）、１
１０・・・Ｎ型ドレイン領域、１１１・・・Ｎ型ソース
領域、１１３・・・層間絶縁膜、１１４・・・コンタク
トホール、１１６・・・アルミニウム配線（データ線）
。 第１図 （ｂ） 第 図 （ｄ） ゝ１ （ｅ） 第 図 （ｂ） 第２図 （Ｃ） （ｄ） （ｅ） 第 図 （ｋ） ト　ｂ−一 第２ 図 （ｍ） ↓ ↓ １５′ 番 ↓ 第 図 第 図 （ａ） （ｂ） 」 第 図 （Ｃ） （ｄ） 第 図 （ｂ） （Ｃ） 第４ 図 （ａ） 第４ 図 （ｄ） （ｅ）

Claims (1)

【特許請求の範囲】
1. １、半導体基板の平面一方向に沿って所要間隔で配列さ
   れた複数本の溝に絶縁材を埋設して形成した素子分離領
   域と、この素子分離領域で画成される素子領域の所要箇
   所にゲート酸化膜を介して設けられたフローティングゲ
   ートと、このフローティングゲート上に第２ゲート酸化
   膜を介して前記素子分離領域と交差するように平面他方
   向に沿って配列された複数本のワード線と、このワード
   線とその下側のフローティングゲートの各側壁に絶縁膜
   で形成されたサイドウォールと、このサイドウォールで
   囲まれた前記素子領域に不純物を導入して形成されたソ
   ース領域およびドレイン領域と、これらソース領域およ
   びドレイン領域上に形成され、ソース領域では平面他方
   向に沿って一連状態に、ドレイン領域では個別に分離さ
   れた状態でそれぞれ形成された低抵抗導体膜と、前記素
   子領域上の絶縁膜を介した最上層に平面一方向に延設さ
   れ、かつ前記ドレイン領域において前記低抵抗導体膜に
   コンタクトされる複数本のデータ線とを備えることを特
   徴とする半導体記憶装置。