JPH02252066A - シミュレーション装置及びシミュレーション方法 - Google Patents
シミュレーション装置及びシミュレーション方法Info
- Publication number
- JPH02252066A JPH02252066A JP1072611A JP7261189A JPH02252066A JP H02252066 A JPH02252066 A JP H02252066A JP 1072611 A JP1072611 A JP 1072611A JP 7261189 A JP7261189 A JP 7261189A JP H02252066 A JPH02252066 A JP H02252066A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- simulated
- error
- timing
- timing error
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/24—Marginal checking or other specified testing methods not covered by G06F11/26, e.g. race tests
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/261—Functional testing by simulating additional hardware, e.g. fault simulation
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Quality & Reliability (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は被シミュレーション回路の各素子のタイミン
グエラーを検証しつつ各素子のシミュレーションを行う
シミュレーション装置に関するものである。
グエラーを検証しつつ各素子のシミュレーションを行う
シミュレーション装置に関するものである。
論理回路設計において、その論理動作及びタイミング検
証のチエツク手段として論理シミュレーション装置が多
く用いられている。また、タイミング検証専用のシミュ
レーション装置もある。
証のチエツク手段として論理シミュレーション装置が多
く用いられている。また、タイミング検証専用のシミュ
レーション装置もある。
第８図は従来のシミュレーション装置のタイミング検証
動作を示すフローチャートである。以下、同図を参照し
つつその動作を説明する。
動作を示すフローチャートである。以下、同図を参照し
つつその動作を説明する。
まず、ステップＳ１で被シミュレーション回路の入力端
子に入力テストパターン信号を人力し、各素子の入力値
に対する出力値を計算することにより、被シミュレーシ
ョン回路のシミュレーションを実行する。次いで、ステ
ップＳ１で得られたシミュレーション結果に基づき、ス
テップＳ２で被シミュレーション回路の各素子の入出力
信号におけるタイミングエラーを検証する。
子に入力テストパターン信号を人力し、各素子の入力値
に対する出力値を計算することにより、被シミュレーシ
ョン回路のシミュレーションを実行する。次いで、ステ
ップＳ１で得られたシミュレーション結果に基づき、ス
テップＳ２で被シミュレーション回路の各素子の入出力
信号におけるタイミングエラーを検証する。
次に、ステップＳ３において、タイミングエラーが発生
したと認識された場合、ステップＳ４に移り、ステップ
Ｓ４で、タイミングエラーの種類、エラーが発生した時
刻、エラーが発生した素子等の、タイミングエラーの原
因究明の参考となるエラーメツセージリストを出力する
。一方、ステップＳ３においてタイミングエラーが発生
しなかったと認識された場合、ステップＳ４に移ること
なくステップＳ５に移る。
したと認識された場合、ステップＳ４に移り、ステップ
Ｓ４で、タイミングエラーの種類、エラーが発生した時
刻、エラーが発生した素子等の、タイミングエラーの原
因究明の参考となるエラーメツセージリストを出力する
。一方、ステップＳ３においてタイミングエラーが発生
しなかったと認識された場合、ステップＳ４に移ること
なくステップＳ５に移る。
ステップＳ５において、被シミュレーション回路の全素
子のシミュレーションが終了したかのチエツクを行い、
未だシミュレーションが完了していない素子が存在すれ
ば、ステップＳ１に戻り、以下、全素子のシミュレーシ
ョンが終了するまでステップ８１〜Ｓ５が繰り返される
。
子のシミュレーションが終了したかのチエツクを行い、
未だシミュレーションが完了していない素子が存在すれ
ば、ステップＳ１に戻り、以下、全素子のシミュレーシ
ョンが終了するまでステップ８１〜Ｓ５が繰り返される
。
このようにしてシミュレーション装置によりタイミング
検証が行われる。
検証が行われる。
従来のシミュレーション装置は以上のように各素子のタ
イミングエラーを検証し、タイミングエラーメツセージ
を出力していた。
イミングエラーを検証し、タイミングエラーメツセージ
を出力していた。
しかしながら、タイミングエラーメツセージはタイミン
グエラーの種類、エラーが発生した時刻、エラーが発生
した素子等の情報に止どまっており、上記したエラーメ
ツセージを参考にするだけではエラー原因究明には更に
、人出により多大な時間を費やさなければならないとい
う問題点があった。
グエラーの種類、エラーが発生した時刻、エラーが発生
した素子等の情報に止どまっており、上記したエラーメ
ツセージを参考にするだけではエラー原因究明には更に
、人出により多大な時間を費やさなければならないとい
う問題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、タイミングエラー原因究明が容易なシミュレ
ーション装置を得ることを目的とする。
たもので、タイミングエラー原因究明が容易なシミュレ
ーション装置を得ることを目的とする。
この発明にかかるシミュレーション装置は、遅延機能を
有する被シミュレーション回路の各素子のタイミングエ
ラーを検証しつつ前記被シミュレーション回路の動作シ
ミュレーションを行う装置であって、前記被シミュレー
ション回路の各素子ごとに割当てられた記憶エリアを有
する記憶手段と、前記被シミュレーション回路の複数の
入力端子に複数のテストパターン信号をそれぞれ付与す
る入力信号付与手段と、前記テストパターン信号に基づ
き、前記被シミュレーション回路の各素子の動作シミュ
レーションを行うシミュレーション実行手段と、前記被
シミュレーション回路の各素子の出力信号にレベル遷移
が生ずる毎に、当該素子に対応する前記記憶エリアに、
少なくとも、当該レベル遷移の内容を特定するレベル遷
移情報と、前記複数の入力端子のうちいずれの入力端子
に与えられたテストパターン信号が前記レベル遷移の原
因となったかを示すレベル遷移原因情報とを情報テーブ
ル形式で書込む情報テーブル作成手段と、前記被シミュ
レーション実行中に、前記被シミュレーション回路の各
素子の入出力信号のタイミングエラーを検出するタイミ
ングエラー検出手段と、前記タイミングエラー検出手段
よりタイミングエラーが検出されると、前記被シミュレ
ーション回路のうちエラーが検出、された素子について
の前記情報テーブルに基づき、少なくとも、前記タイミ
ングエラーの内容を特定する情報と、前記複数のテスト
パターン信号のうちいずれのテストパターン信号が当該
タイミングエラーの原因となったかを示すエラー原因パ
ターン特定情報とを含むタイミングエラーメツセージを
出力するタイミングエラーメツセージ出力手段とを備え
ている。
有する被シミュレーション回路の各素子のタイミングエ
ラーを検証しつつ前記被シミュレーション回路の動作シ
ミュレーションを行う装置であって、前記被シミュレー
ション回路の各素子ごとに割当てられた記憶エリアを有
する記憶手段と、前記被シミュレーション回路の複数の
入力端子に複数のテストパターン信号をそれぞれ付与す
る入力信号付与手段と、前記テストパターン信号に基づ
き、前記被シミュレーション回路の各素子の動作シミュ
レーションを行うシミュレーション実行手段と、前記被
シミュレーション回路の各素子の出力信号にレベル遷移
が生ずる毎に、当該素子に対応する前記記憶エリアに、
少なくとも、当該レベル遷移の内容を特定するレベル遷
移情報と、前記複数の入力端子のうちいずれの入力端子
に与えられたテストパターン信号が前記レベル遷移の原
因となったかを示すレベル遷移原因情報とを情報テーブ
ル形式で書込む情報テーブル作成手段と、前記被シミュ
レーション実行中に、前記被シミュレーション回路の各
素子の入出力信号のタイミングエラーを検出するタイミ
ングエラー検出手段と、前記タイミングエラー検出手段
よりタイミングエラーが検出されると、前記被シミュレ
ーション回路のうちエラーが検出、された素子について
の前記情報テーブルに基づき、少なくとも、前記タイミ
ングエラーの内容を特定する情報と、前記複数のテスト
パターン信号のうちいずれのテストパターン信号が当該
タイミングエラーの原因となったかを示すエラー原因パ
ターン特定情報とを含むタイミングエラーメツセージを
出力するタイミングエラーメツセージ出力手段とを備え
ている。
この発明においては、タイミングエラー発生時において
、そのエラーが発生した素子についての情報テーブルを
参照することにより、いずれのテストパターン信号がエ
ラーの原因になったかを出力する。このため、エラーの
原因をテストパターン信号との関係において究明可能で
あり、エラー原因究明が極めて容易となる。
、そのエラーが発生した素子についての情報テーブルを
参照することにより、いずれのテストパターン信号がエ
ラーの原因になったかを出力する。このため、エラーの
原因をテストパターン信号との関係において究明可能で
あり、エラー原因究明が極めて容易となる。
第２図はこの発明の一実施例であるシミュレーション装
置のハード構成を示すブロック図である。
置のハード構成を示すブロック図である。
同図に示すように、シミュレーション装置はＣＰＵ２１
．メモリ２２等を内部に有するコンピュータ２３、コン
ピュータ２３への情報入力手段としてのキーボード２４
、コンピュータ２３からの情報出力手段としてのＣＲＴ
２５及びプリンタ２６から構成されている。
．メモリ２２等を内部に有するコンピュータ２３、コン
ピュータ２３への情報入力手段としてのキーボード２４
、コンピュータ２３からの情報出力手段としてのＣＲＴ
２５及びプリンタ２６から構成されている。
第１図はこの発明の一実施例であるシミュレーション装
置の機能構成を示すブロック構成図である。
置の機能構成を示すブロック構成図である。
同図に示すように、被シミュレーション回路内の素子接
続関係を記述した回路情報１が外部から回路情報記憶手
段２に読み込まれる。この被シミュレーション回路の例
が第３図中に示されており、この回路は、ＮＡＮＤゲー
ト３１．ＮＯＲゲート３２およびＤフリップフロップ３
３を有している。
続関係を記述した回路情報１が外部から回路情報記憶手
段２に読み込まれる。この被シミュレーション回路の例
が第３図中に示されており、この回路は、ＮＡＮＤゲー
ト３１．ＮＯＲゲート３２およびＤフリップフロップ３
３を有している。
なお、Ｐ１〜Ｐ５はテストパターン入力端子、Ｐ６、Ｐ
７は出力端子である。また、被シミュレーション回路の
うちシミュレーション対象となる部分等を特定するシミ
ュレーション条件情報３、被シミュレーション回路の入
力端子に与える人力信号のテストパターン情報４及び素
子の入出力信号のタイミングエラー検証の基準となる、
タイミングチエツク条件情報５がシミュレーション実行
制御手段６に与えられる。尚、基本的なタイミングチエ
ツク条件はデータベース７よりシミュレーション実行制
御手段６に与えられている。
７は出力端子である。また、被シミュレーション回路の
うちシミュレーション対象となる部分等を特定するシミ
ュレーション条件情報３、被シミュレーション回路の入
力端子に与える人力信号のテストパターン情報４及び素
子の入出力信号のタイミングエラー検証の基準となる、
タイミングチエツク条件情報５がシミュレーション実行
制御手段６に与えられる。尚、基本的なタイミングチエ
ツク条件はデータベース７よりシミュレーション実行制
御手段６に与えられている。
シミュレーション実行制御手段６のシミュレーション実
行状況は絶えず情報テーブル作成手段８及びタイミング
チエツクプリミティブ９に与えられており、情報テーブ
ル作成手段８は被シミュレーション回路の各素子でのイ
ベント発生により、各素子の出力信号にレベル遷移が生
ずる毎に、情報テーブル記憶手段１０内に設けられてい
る情報テーブル１０ａに後述する情報の書込みを行って
いる。
行状況は絶えず情報テーブル作成手段８及びタイミング
チエツクプリミティブ９に与えられており、情報テーブ
ル作成手段８は被シミュレーション回路の各素子でのイ
ベント発生により、各素子の出力信号にレベル遷移が生
ずる毎に、情報テーブル記憶手段１０内に設けられてい
る情報テーブル１０ａに後述する情報の書込みを行って
いる。
情報テーブル１０ａの記憶のためのエリアは、情報テー
ブル作成手段８により被シミュレーション回路の各素子
に対応して情報テーブル記憶手段１０内に設けられてい
る。この情報テーブル１０ａに書込まれる内容は各素子
でのイベント発生により信号変化した時のその素子の出
力値、その時刻、その出力変化を起こす原因となったテ
ストパターンが被シミュレーション回路のいずれの入力
端子に与えられたテストパターンであるかを示す端子情
報、そしてそのエラー原因となったテストパターンの信
号値及びその時刻である。
ブル作成手段８により被シミュレーション回路の各素子
に対応して情報テーブル記憶手段１０内に設けられてい
る。この情報テーブル１０ａに書込まれる内容は各素子
でのイベント発生により信号変化した時のその素子の出
力値、その時刻、その出力変化を起こす原因となったテ
ストパターンが被シミュレーション回路のいずれの入力
端子に与えられたテストパターンであるかを示す端子情
報、そしてそのエラー原因となったテストパターンの信
号値及びその時刻である。
また、タイミングプリミティブ９内部のタイミングエラ
ー検証手段９ａは、シミュレーション実行制御手段６の
シミュレーション実行状況から、素子間の信号線の信号
変化から得られる素子の入出力信号変化を把握し、タイ
ミングチエツク条件情報に基づいてタイミングエラーを
検証する。
ー検証手段９ａは、シミュレーション実行制御手段６の
シミュレーション実行状況から、素子間の信号線の信号
変化から得られる素子の入出力信号変化を把握し、タイ
ミングチエツク条件情報に基づいてタイミングエラーを
検証する。
タイミングエラー検証としては例えば、検証する素子が
フリップフロップの場合、スパイクチエツクの他に、ハ
ザードチエツク（負のスパイクチエツク）、リレーショ
ンチエツク（２線間のタイミングチエツク）及びコンデ
イションチエツク（素子または回路枠の２つの入力ピン
に指定した信号変化が起きたかのチエツク）等がある。
フリップフロップの場合、スパイクチエツクの他に、ハ
ザードチエツク（負のスパイクチエツク）、リレーショ
ンチエツク（２線間のタイミングチエツク）及びコンデ
イションチエツク（素子または回路枠の２つの入力ピン
に指定した信号変化が起きたかのチエツク）等がある。
また、ループ回路を構成する素子に対しては、スパイク
チエツク、ハザードチエツクの他にレースチェク及びオ
シレートチエツク等のタイミング検証が行える。
チエツク、ハザードチエツクの他にレースチェク及びオ
シレートチエツク等のタイミング検証が行える。
スパイクチエツク、ハザードチエツク及びレースチェク
のタイミング検証は、着目している回路部分以外から当
該回路部分に入る信号に対してチエツクする機能であり
、オシレートチエツクはループ中に、入力値に対し出力
値が反転する素子（ＮＡＮＤゲート、ＮＯＲゲート等）
が奇数個存在するような回路につき、当該ループ中の全
ての素子がアクティブ状態となった時エラーとする機能
である。
のタイミング検証は、着目している回路部分以外から当
該回路部分に入る信号に対してチエツクする機能であり
、オシレートチエツクはループ中に、入力値に対し出力
値が反転する素子（ＮＡＮＤゲート、ＮＯＲゲート等）
が奇数個存在するような回路につき、当該ループ中の全
ての素子がアクティブ状態となった時エラーとする機能
である。
タイミングエラー原因解析手段９ｂは、タイミングエラ
ー検証手段９ａより上記したタイミングエラーが検出さ
れると、該当素子に付与された情報テーブル１０ａに基
づいてその原因遡及を行ない、それによって判明した結
果を後述するエラーメツセージとしてエラーメツセージ
出力手段１１に出力する。
ー検証手段９ａより上記したタイミングエラーが検出さ
れると、該当素子に付与された情報テーブル１０ａに基
づいてその原因遡及を行ない、それによって判明した結
果を後述するエラーメツセージとしてエラーメツセージ
出力手段１１に出力する。
次に、第３図に示す被シミュレーション回路につき、第
４図に示すテストパターン信号■１〜Ｖ５がそれぞれ入
力端子Ｐ１〜Ｐ５に与えられる場合を例にとって、この
シミュレーション装置の動作を説明する。なお、第５図
には、ＮＯＲゲート３２およびフリップフロップ３３に
ついての情報テーブル１０ａｌ、１０ａ２が示されてお
り、第６図にはこのシミュレーション装置の動作フロー
が示されている。
４図に示すテストパターン信号■１〜Ｖ５がそれぞれ入
力端子Ｐ１〜Ｐ５に与えられる場合を例にとって、この
シミュレーション装置の動作を説明する。なお、第５図
には、ＮＯＲゲート３２およびフリップフロップ３３に
ついての情報テーブル１０ａｌ、１０ａ２が示されてお
り、第６図にはこのシミュレーション装置の動作フロー
が示されている。
まず、第６図のステップＳｌｌにおいて、第３図の被シ
ミュレーション回路の素子接続情報が第２図の回路情報
１として入力される。また、ステップＳ１２において、
第４図のテストパターン信号Ｖ１〜Ｖ５などの情報が、
第２図の情報３〜５として入力される。そして、回路情
報１は回路情報記憶手段２に、また、他の情報はシミュ
レーション実行制御手段６に、それぞれ取込まれる。情
報テーブル作成手段８は、情報テーブル記憶手段１０中
の記憶エリアを、被シミュレーション回路に含まれる各
素子３１〜３３に割当てる。
ミュレーション回路の素子接続情報が第２図の回路情報
１として入力される。また、ステップＳ１２において、
第４図のテストパターン信号Ｖ１〜Ｖ５などの情報が、
第２図の情報３〜５として入力される。そして、回路情
報１は回路情報記憶手段２に、また、他の情報はシミュ
レーション実行制御手段６に、それぞれ取込まれる。情
報テーブル作成手段８は、情報テーブル記憶手段１０中
の記憶エリアを、被シミュレーション回路に含まれる各
素子３１〜３３に割当てる。
ステップ８１３においてシミュレーション実行制御手段
６が能動化されると、このシミュレーション実行制御手
段６が被シミュレーション回路の論理動作シミュレーシ
ョンを開始する。すなわち、第４図のテストパターン信
号Ｖ１〜ｖ５を入力端子Ｐ１〜Ｐ５にそれぞれ与え、各
素子３１〜３３の動作シミュレーションを行う。また、
このシミュレーションにおいて、各素子３１〜３３につ
いてのイベントが発生するごとに、情報テーブル作成手
段８は、情報テーブル１０ａに新たなデータを書込む。
６が能動化されると、このシミュレーション実行制御手
段６が被シミュレーション回路の論理動作シミュレーシ
ョンを開始する。すなわち、第４図のテストパターン信
号Ｖ１〜ｖ５を入力端子Ｐ１〜Ｐ５にそれぞれ与え、各
素子３１〜３３の動作シミュレーションを行う。また、
このシミュレーションにおいて、各素子３１〜３３につ
いてのイベントが発生するごとに、情報テーブル作成手
段８は、情報テーブル１０ａに新たなデータを書込む。
この情報テーブル１０ａの例を説明する準備として、第
４図のタイミングチャートについて説明しておく。第４
図のテストパターン信号Ｖ４．Ｖ５は第３図のＮＯＲゲ
ート３２に与えられる。したがって、第４図に示すよう
にｖ４−“Ｌ”である場合には、信号Ｖ５の遅延反転値
が信号ＶＴとして素子３２の出力信号として現れる。
４図のタイミングチャートについて説明しておく。第４
図のテストパターン信号Ｖ４．Ｖ５は第３図のＮＯＲゲ
ート３２に与えられる。したがって、第４図に示すよう
にｖ４−“Ｌ”である場合には、信号Ｖ５の遅延反転値
が信号ＶＴとして素子３２の出力信号として現れる。
そして、ＮＯＲゲート３２において、その入力信号の立
上がりに対する遅延時間Δｔ が、入力「 信号の立下りに対する遅延時間Δｔ、よりも長くなって
いるような場合を考える。すると、テストパターン信号
ｖ５におけるパルス幅Δ１０は、第３図のノードＩの位
置での信号ＶＴにおいてパルス幅Δｔ となり、このパ
ルス幅Δｔ がフリッＳ プフロップ３３の正常Ｔ入力として必要とされる閾値Δ
ｔｔｈ （例えば０．６ｎｓ ）よりも小さいときには
、このパルスはスパイクとなる。
上がりに対する遅延時間Δｔ が、入力「 信号の立下りに対する遅延時間Δｔ、よりも長くなって
いるような場合を考える。すると、テストパターン信号
ｖ５におけるパルス幅Δ１０は、第３図のノードＩの位
置での信号ＶＴにおいてパルス幅Δｔ となり、このパ
ルス幅Δｔ がフリッＳ プフロップ３３の正常Ｔ入力として必要とされる閾値Δ
ｔｔｈ （例えば０．６ｎｓ ）よりも小さいときには
、このパルスはスパイクとなる。
なお、テストパターン信号Ｖ１の時刻１ ．１０４”０
５におけるレベル遷移は、そのままフリップフロップ３
３のリセット入力における遷移となる。また、ｖ２−“
Ｌ”、Ｖ３−“Ｈ”であるから、ＮＡＮＤゲート３１の
出力は常に“Ｈ”である。
５におけるレベル遷移は、そのままフリップフロップ３
３のリセット入力における遷移となる。また、ｖ２−“
Ｌ”、Ｖ３−“Ｈ”であるから、ＮＡＮＤゲート３１の
出力は常に“Ｈ”である。
一方、フリップフロップ３３のＱ出力信号ＶＱは、リセ
ット信号である信号Ｖ１がアクティブ（“Ｌ”レベル）
となる時刻ｔｏ４から時間Δ１Ｄ遅延した時刻ｔ４に″
ビレベルに立下る。そして、Ｔ入力である信号ＶＴが“
Ｌ”−“Ｈ”レベルに立上がったと認識された時刻ｔ８
から時間Δｔ 遅延した時刻ｔ８′に“Ｈ”レベルに立
上がる。
ット信号である信号Ｖ１がアクティブ（“Ｌ”レベル）
となる時刻ｔｏ４から時間Δ１Ｄ遅延した時刻ｔ４に″
ビレベルに立下る。そして、Ｔ入力である信号ＶＴが“
Ｌ”−“Ｈ”レベルに立上がったと認識された時刻ｔ８
から時間Δｔ 遅延した時刻ｔ８′に“Ｈ”レベルに立
上がる。
（実際回路上では、時刻ｔ２〜ｔ３間に発生した信号ｖ
Ｔの“Ｈ”レベルパルスはスパイクであるため、時刻ｔ
３では“Ｈ”レベルと認識されないが、シミュレーショ
ンを続行する関係上、シミュレーション装置上では認識
する。）さらに、情報テーブル１０ａに関する以下の説
明では、第４図の時刻ｔ３′におけるテーブル状態を例
として考えている。
Ｔの“Ｈ”レベルパルスはスパイクであるため、時刻ｔ
３では“Ｈ”レベルと認識されないが、シミュレーショ
ンを続行する関係上、シミュレーション装置上では認識
する。）さらに、情報テーブル１０ａに関する以下の説
明では、第４図の時刻ｔ３′におけるテーブル状態を例
として考えている。
第５図に示すように、情報テーブル１０ａ （１０ａ１
．１０ａ２）の各々は、第１サブテーブルＡ１と第２サ
ブテーブルＡ２とから成っている。
．１０ａ２）の各々は、第１サブテーブルＡ１と第２サ
ブテーブルＡ２とから成っている。
図示していないが、ＮＡＮＤゲート３１の情報テーブル
も同様である。第１サブテーブルＡ１の各行は、対応す
る素子の出力信号にレベル遷移が生じた際の時刻（テー
ブル１０ａ２の例ではｔ ４ 。
も同様である。第１サブテーブルＡ１の各行は、対応す
る素子の出力信号にレベル遷移が生じた際の時刻（テー
ブル１０ａ２の例ではｔ ４ 。
ｔ３′）、そのレベル各位の内容（“Ｈ”または“Ｌ”
）、およびレベル遷移がどの素子端子において生じたか
を示す識別情報（テーブル１０ａ２の例では「Ｑ出力端
子」）を含んでいる。
）、およびレベル遷移がどの素子端子において生じたか
を示す識別情報（テーブル１０ａ２の例では「Ｑ出力端
子」）を含んでいる。
また、第２サブテーブルＡ２では、第１サブテーブルＡ
１の各行に対応するレベル遷移が、入力端子Ｐ１〜Ｐ５
のうちのいずれに与えられているテストパターン信号に
よって引起されたかを示すための情報を含んでいる。す
なわち、その各行において、その入力端子を示す端子番
号（ＰＩ〜Ｐ５のうちのいずれかひとつ）、そのテスト
パターン信号のどの時刻でのレベル遷移が素子側でのレ
ベル遷移の原因となったかを示す時刻情報（ｔ０４’ｔ
ｏ３）、そして、その時刻での当該テストパターンの信
号のレベル遷移（“Ｈ“または′Ｌ”）である。
１の各行に対応するレベル遷移が、入力端子Ｐ１〜Ｐ５
のうちのいずれに与えられているテストパターン信号に
よって引起されたかを示すための情報を含んでいる。す
なわち、その各行において、その入力端子を示す端子番
号（ＰＩ〜Ｐ５のうちのいずれかひとつ）、そのテスト
パターン信号のどの時刻でのレベル遷移が素子側でのレ
ベル遷移の原因となったかを示す時刻情報（ｔ０４’ｔ
ｏ３）、そして、その時刻での当該テストパターンの信
号のレベル遷移（“Ｈ“または′Ｌ”）である。
これらのうち、第２サブテーブルＡ２の各行の情報は、
当該素子の出力信号にレベル遷移が発生する毎に、その
素子の前段側の素子の情報テーブルから転送されてくる
ようになっている。また、各サブテーブルＡｌ、Ａ２は
少なくとも３行分（つまり、３回以上のイベント分）の
記憶容量を有しており、図示例では、その素子に関する
最新の３回分のイベントについての情報が記憶されてい
る。なお、新たなイベントが生じたときには、サブテー
ブルＡＩ、Ａ２中のそれぞれにおいて最も古い情報が消
去され、新たなイベントに対応する情報へと更新される
。
当該素子の出力信号にレベル遷移が発生する毎に、その
素子の前段側の素子の情報テーブルから転送されてくる
ようになっている。また、各サブテーブルＡｌ、Ａ２は
少なくとも３行分（つまり、３回以上のイベント分）の
記憶容量を有しており、図示例では、その素子に関する
最新の３回分のイベントについての情報が記憶されてい
る。なお、新たなイベントが生じたときには、サブテー
ブルＡＩ、Ａ２中のそれぞれにおいて最も古い情報が消
去され、新たなイベントに対応する情報へと更新される
。
第６図の次のステップ°Ｓ１５では、既述したようなタ
イミングエラーの検証が、第２図のタイミングエラー検
証手段９ａを用いて行なわれる。この検証等の目的で、
第３図に概念的に示すように、タイミングチエツクプリ
ミティブ９が各素子の入出力側に結合されている（第３
図では便宜上フリップフロップ３３の入出力側について
のみ示されている）。
イミングエラーの検証が、第２図のタイミングエラー検
証手段９ａを用いて行なわれる。この検証等の目的で、
第３図に概念的に示すように、タイミングチエツクプリ
ミティブ９が各素子の入出力側に結合されている（第３
図では便宜上フリップフロップ３３の入出力側について
のみ示されている）。
第２図のタイミングチエツク条件情報５に基いてこの検
証を行ない、第４図の期間ｔ２〜ｔ３での信号Ｖｌのス
パイクを検出した場合を考える。
証を行ない、第４図の期間ｔ２〜ｔ３での信号Ｖｌのス
パイクを検出した場合を考える。
このとき、第６図のステップＳ１６はをＹＥＳ”となり
、次のステップＳ１７でタイミングエラー原因解析手段
９ｂを能動化することにより、エラー原因の解析を行な
う。
、次のステップＳ１７でタイミングエラー原因解析手段
９ｂを能動化することにより、エラー原因の解析を行な
う。
具体的にはまず、タイミングエラーが発生した素子３３
の情報テーブル１０ａ２の最新情報を参照する。すると
、時刻ｔ３におけるエラーは、入力端子Ｐ５に入力され
たテストパターン信号ｖ５の、１−１０３におけるレベ
ル遷移に関係していることがわかる。このため、エラー
の原因は、テストパターン信号ｖ５が、もしくは、入力
端子Ｐ５からフリップフロップ３３に至るまでの回路部
分中の素子（図示例ではＮＯＲゲート３２）のいずれか
であることがわかる。
の情報テーブル１０ａ２の最新情報を参照する。すると
、時刻ｔ３におけるエラーは、入力端子Ｐ５に入力され
たテストパターン信号ｖ５の、１−１０３におけるレベ
ル遷移に関係していることがわかる。このため、エラー
の原因は、テストパターン信号ｖ５が、もしくは、入力
端子Ｐ５からフリップフロップ３３に至るまでの回路部
分中の素子（図示例ではＮＯＲゲート３２）のいずれか
であることがわかる。
そこでまず、エラー素子３３から入力端子Ｐ５へ向って
、上記回路部分に存在する各素子の動作状況を、各素子
についての情報テーブル１０ａを参照しつつ解析する。
、上記回路部分に存在する各素子の動作状況を、各素子
についての情報テーブル１０ａを参照しつつ解析する。
図示例では情報テーブル１０ａｌ、１０ａ２の内容によ
って、ＮＯＲゲート３２での立上り遅延と立下り遅延と
の差が原因であることがわかる。もし、ＮＯＲゲート３
２にこのような原因がなければ、入力端子Ｐ５に与えら
れたテストパターン信号Ｖ５に原因がある。
って、ＮＯＲゲート３２での立上り遅延と立下り遅延と
の差が原因であることがわかる。もし、ＮＯＲゲート３
２にこのような原因がなければ、入力端子Ｐ５に与えら
れたテストパターン信号Ｖ５に原因がある。
第３図の例ではわずか３個の素子３１〜３３が示されて
いるが、実際の被シミュレーション回路は極めて多くの
素子を有している。したがって、この動作のみで原因素
子を直接に特定できるとは限らないが、エラーに関係し
たテストパターン信号がどの入力端子に与えられたもの
であるかを知ることにより、少なくともその原因解析の
対象をかなりしぼり込むことができる。
いるが、実際の被シミュレーション回路は極めて多くの
素子を有している。したがって、この動作のみで原因素
子を直接に特定できるとは限らないが、エラーに関係し
たテストパターン信号がどの入力端子に与えられたもの
であるかを知ることにより、少なくともその原因解析の
対象をかなりしぼり込むことができる。
このような解析の後、第６図のステップＳ１８において
第２図のエラーメツセージ作成手段１１が能動化され、
第７図にその一部を例示するエラーメツセージリストが
プリンタ２６からプリントアウトされる。このエラーメ
ツセージは、タイミングエラーの内容を特定するための
情報として、■エラーが生じた素子番号、 ■エラー時刻、 ■エラ一種類、 を含んでいる。また、エラー原因に関連する情報として
、 ■エラーに関連した入力端子番号、 ■エラーに関連した入力端子において、エラーを引起し
たレベル遷移が生じた時刻、 ■原因素子を特定できたときはその素子番号、かりスト
アツブされている〇 したがって、このエラーメツセージをオペレータが見る
ことにより、被シミュレーション回路におけるタイミン
グエラーの原因究明が極めて容易となる。
第２図のエラーメツセージ作成手段１１が能動化され、
第７図にその一部を例示するエラーメツセージリストが
プリンタ２６からプリントアウトされる。このエラーメ
ツセージは、タイミングエラーの内容を特定するための
情報として、■エラーが生じた素子番号、 ■エラー時刻、 ■エラ一種類、 を含んでいる。また、エラー原因に関連する情報として
、 ■エラーに関連した入力端子番号、 ■エラーに関連した入力端子において、エラーを引起し
たレベル遷移が生じた時刻、 ■原因素子を特定できたときはその素子番号、かりスト
アツブされている〇 したがって、このエラーメツセージをオペレータが見る
ことにより、被シミュレーション回路におけるタイミン
グエラーの原因究明が極めて容易となる。
第６図の動作は、予定していたシミュレーションがすべ
て完了するまで行なわれ、シミュレーションが完了する
とステップＳ１９を経てルーチンは終了する。
て完了するまで行なわれ、シミュレーションが完了する
とステップＳ１９を経てルーチンは終了する。
なお、上記実施例では、エラーメツセージリストに、エ
ラー原因に関連する情報として■〜■をリストアツブし
ているが。少なくとも■の情報（つまり、入力された複
数のテストパターンのうちエラーに関連するテストパタ
ーンを特定する情報）が含まれておれば、従来と比較し
て、エラー原因究明の対象範囲がかなりしぼり込めるこ
とにな。したがって、上記■〜■のすべてを含むことが
望ましいが、■のみであってもよい。 また、上記実施
例では、フリップフロップにタイミングプリミティブ９
が設けられている例を示したが、ラッチやカウンタ、メ
モリ素子等であってもよく、同様の効果を奏する。また
、情報テーブル１０ａを利用することにより、出力端子
Ｐ６．Ｐ７に変化が起こった時、その変化がどの入力端
子から得られた入力信号か判別し、同時に出力端子Ｐ６
゜Ｐ７に至るまでのバスデイレイを求めることも可能で
ある。
ラー原因に関連する情報として■〜■をリストアツブし
ているが。少なくとも■の情報（つまり、入力された複
数のテストパターンのうちエラーに関連するテストパタ
ーンを特定する情報）が含まれておれば、従来と比較し
て、エラー原因究明の対象範囲がかなりしぼり込めるこ
とにな。したがって、上記■〜■のすべてを含むことが
望ましいが、■のみであってもよい。 また、上記実施
例では、フリップフロップにタイミングプリミティブ９
が設けられている例を示したが、ラッチやカウンタ、メ
モリ素子等であってもよく、同様の効果を奏する。また
、情報テーブル１０ａを利用することにより、出力端子
Ｐ６．Ｐ７に変化が起こった時、その変化がどの入力端
子から得られた入力信号か判別し、同時に出力端子Ｐ６
゜Ｐ７に至るまでのバスデイレイを求めることも可能で
ある。
以上説明したように、この発明によれば、各素子ごとに
その素子の出力信号変化がどの入力端子に与えられたテ
ストパターンに関連しているかを記憶しておくことによ
り、タイミングエラー発生時には、その情報に基いて出
力されたエラーメツセージによって、エラー原因究明の
対象範囲をしぼることができる。このため、タイミング
エラー原因究明が極めて容易となる。
その素子の出力信号変化がどの入力端子に与えられたテ
ストパターンに関連しているかを記憶しておくことによ
り、タイミングエラー発生時には、その情報に基いて出
力されたエラーメツセージによって、エラー原因究明の
対象範囲をしぼることができる。このため、タイミング
エラー原因究明が極めて容易となる。
第１図はこの発明の一実施例であるシミュレーション装
置の機能構成図、第２図は第１図で示したシミュレーシ
ョン装置のハード構成を示す構成図、第３図はタイミン
グチエツクプリミティブの概念を示す回路図、第４図は
第３図で示した回路の信号変化を示すタイミング図、第
５図は情報テーブルの状況を示す説明図、第６図は第１
図から第５図で示したシミュレーション装置のタイミン
グ検証動作を示すフローチャート、第７図は実施例にお
けるエラーメツセージリストの例を示す図、第８図は従
来のシミュレーション装置のタイミング検証動作を示す
フローチャートである。 図において、１は回路情報、２は回路情報記憶手段、３
はシミュレーション条件情報、４はテストパターン情報
、６はシミュレーション実行制御手段、８は情報テーブ
ル作成手段、９はタイミングチエツクプリミティブ、９
ａはタイミングエラー検証手段、９ｂはタイミングエラ
ー原因解析手段、１０は情報テーブル記憶手段、１０ａ
は情報テーブル、１１はエラーメツセージ作成手段であ
る。 なお、各図中同一符号は同一または相当部分を示す。
置の機能構成図、第２図は第１図で示したシミュレーシ
ョン装置のハード構成を示す構成図、第３図はタイミン
グチエツクプリミティブの概念を示す回路図、第４図は
第３図で示した回路の信号変化を示すタイミング図、第
５図は情報テーブルの状況を示す説明図、第６図は第１
図から第５図で示したシミュレーション装置のタイミン
グ検証動作を示すフローチャート、第７図は実施例にお
けるエラーメツセージリストの例を示す図、第８図は従
来のシミュレーション装置のタイミング検証動作を示す
フローチャートである。 図において、１は回路情報、２は回路情報記憶手段、３
はシミュレーション条件情報、４はテストパターン情報
、６はシミュレーション実行制御手段、８は情報テーブ
ル作成手段、９はタイミングチエツクプリミティブ、９
ａはタイミングエラー検証手段、９ｂはタイミングエラ
ー原因解析手段、１０は情報テーブル記憶手段、１０ａ
は情報テーブル、１１はエラーメツセージ作成手段であ
る。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- （１）遅延機能を有する被シミュレーション回路の各素
子のタイミングエラーを検証しつつ前記被シミュレーシ
ョン回路の動作シミュレーションを行うシミュレーショ
ン装置であって、 前記被シミュレーション回路の各素子ごとに割当てられ
た記憶エリアを有する記憶手段と、前記被シミュレーシ
ョン回路の複数の入力端子に複数のテストパターン信号
をそれぞれ付与する入力信号付与手段と、 前記テストパターン信号に基づき、前記被シミュレーシ
ョン回路の各素子の動作シミュレーションを行うシミュ
レーション実行手段と、 前記被シミュレーション回路の各素子の出力信号にレベ
ル遷移が生ずる毎に、当該素子に対応する前記記憶エリ
アに、少なくとも、当該レベル遷移の内容を特定するレ
ベル遷移情報と、前記複数の入力端子のうちいずれの入
力端子に与えられたテストパターン信号が前記レベル遷
移の原因となったかを示すレベル遷移原因情報とを情報
テーブル形式で書込む情報テーブル作成手段と、 前記被シミュレーション実行中に、前記被シミュレーシ
ョン回路の各素子の入出力信号のタイミングエラーを検
出するタイミングエラー検出手段と、 前記タイミングエラー検出手段よりタイミングエラーが
検出されると、前記被シミュレーション回路のうちエラ
ーが検出された素子についての前記情報テーブルに基づ
き、少なくとも、前記タイミングエラーの内容を特定す
る情報と、前記複数のテストパターン信号のうちいずれ
のテストパターン信号が当該タイミングエラーの原因と
なったかを示すエラー原因パターン特定情報とを含むタ
イミングエラーメッセージを出力するタイミングエラー
メッセージ出力手段とを備えたシミュレーション装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1072611A JP2522541B2 (ja) | 1989-03-24 | 1989-03-24 | シミュレ―ション装置及びシミュレ―ション方法 |
| US07/375,904 US5105374A (en) | 1989-03-24 | 1989-07-06 | Circuit simulator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1072611A JP2522541B2 (ja) | 1989-03-24 | 1989-03-24 | シミュレ―ション装置及びシミュレ―ション方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02252066A true JPH02252066A (ja) | 1990-10-09 |
| JP2522541B2 JP2522541B2 (ja) | 1996-08-07 |
Family
ID=13494362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1072611A Expired - Lifetime JP2522541B2 (ja) | 1989-03-24 | 1989-03-24 | シミュレ―ション装置及びシミュレ―ション方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5105374A (ja) |
| JP (1) | JP2522541B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0561931A (ja) * | 1991-08-30 | 1993-03-12 | Mitsubishi Electric Corp | シミユレーシヨン装置 |
| JPH05128199A (ja) * | 1991-08-30 | 1993-05-25 | Mitsubishi Electric Corp | シミユレーシヨン装置 |
| US8069025B2 (en) | 2007-12-26 | 2011-11-29 | Kabushiki Kaisha Toshiba | Logic simulator and logic simulation method |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5416717A (en) * | 1989-09-06 | 1995-05-16 | Hitachi, Ltd. | Circuit simulation method for a circuit realized by an LSI layout pattern based upon a circuit of a logic gate level realized by the layout pattern |
| JP2847310B2 (ja) * | 1990-01-12 | 1999-01-20 | 東京エレクトロン株式会社 | 論理シミュレーション方法 |
| KR0158887B1 (ko) * | 1990-01-12 | 1999-02-18 | 이노우에 키요시 | 논리 모의실험기 |
| US5363319A (en) * | 1990-09-29 | 1994-11-08 | Kabushiki Kaisha Toshiba | Logic simulator |
| US5517658A (en) * | 1990-11-09 | 1996-05-14 | Lsi Logic Corporation | Method for testing design timing parameters using a timing shell generator |
| US5410678A (en) * | 1991-01-11 | 1995-04-25 | Nec Corporation | Fault simulator comprising a signal generating circuit implemented by hardware |
| EP0508620B1 (en) * | 1991-04-11 | 1998-05-20 | Hewlett-Packard Company | Method and System for automatically determing the logical function of a circuit |
| EP0508619A2 (en) * | 1991-04-11 | 1992-10-14 | Hewlett-Packard Company | Bi-directional socket stimulus interface for a logic simulator |
| EP0510993A3 (en) * | 1991-04-26 | 1994-11-23 | Motorola Inc | Characterization of sequential circuits |
| JP3172211B2 (ja) * | 1991-09-05 | 2001-06-04 | 富士通株式会社 | 回路合成システム |
| US5381524B2 (en) * | 1991-11-12 | 1997-07-08 | Chronology Corp | Automated development of timing diagrams for electrical circuits |
| US5884065A (en) * | 1992-01-10 | 1999-03-16 | Nec Corporation | Logic circuit apparatus and method for sequentially performing one of a fault-free simulation and a fault simulation through various levels of a logic circuit |
| US5418931A (en) * | 1992-03-27 | 1995-05-23 | Cadence Design Systems, Inc. | Method and apparatus for detecting timing errors in digital circuit designs |
| US5359545A (en) * | 1992-04-10 | 1994-10-25 | Itt Corporation | Dynamic video display for logic simulation systems |
| US5359535A (en) * | 1992-05-04 | 1994-10-25 | Motorola, Inc. | Method for optimization of digital circuit delays |
| DE69327389T2 (de) * | 1992-10-29 | 2000-06-15 | Altera Corp., San Jose | Verfahren zum Prüfen von Entwürfen für programmierbare Logikschaltungen |
| US5694579A (en) * | 1993-02-18 | 1997-12-02 | Digital Equipment Corporation | Using pre-analysis and a 2-state optimistic model to reduce computation in transistor circuit simulation |
| US5535223A (en) * | 1993-05-28 | 1996-07-09 | Sun Microsystems, Inc. | Method and apparatus for the verification and testing of electrical circuits |
| US6144930A (en) * | 1993-06-09 | 2000-11-07 | Compaq Computer Corporation | Method for providing a memory model of a memory device for use in simulation |
| US5604895A (en) * | 1994-02-22 | 1997-02-18 | Motorola Inc. | Method and apparatus for inserting computer code into a high level language (HLL) software model of an electrical circuit to monitor test coverage of the software model when exposed to test inputs |
| US5675502A (en) * | 1995-08-22 | 1997-10-07 | Quicklogic Corporation | Estimating propagation delays in a programmable device |
| US5850355A (en) * | 1996-02-20 | 1998-12-15 | Sun Microsystems, Inc. | System for characterization of multiple-input circuits |
| US6625770B1 (en) * | 2000-06-20 | 2003-09-23 | Lsi Logic Corporation | Method of automatically generating schematic and waveform diagrams for relevant logic cells of a circuit using input signal predictors and transition times |
| US10598730B1 (en) * | 2018-11-13 | 2020-03-24 | Realtek Semiconductor Corporation | Testing method and testing system |
| US10914785B2 (en) | 2018-11-13 | 2021-02-09 | Realtek Semiconductor Corporation | Testing method and testing system |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4527249A (en) * | 1982-10-22 | 1985-07-02 | Control Data Corporation | Simulator system for logic design validation |
| US4698760A (en) * | 1985-06-06 | 1987-10-06 | International Business Machines | Method of optimizing signal timing delays and power consumption in LSI circuits |
| JPS6215664A (ja) * | 1985-07-13 | 1987-01-24 | Nec Corp | 論理シミユレ−タ |
| JPS6215665A (ja) * | 1985-07-13 | 1987-01-24 | Nec Corp | 論理シミユレ−タ |
| US4763288A (en) * | 1985-12-31 | 1988-08-09 | Schlumberger Systems & Services, Inc. | System for simulating electronic digital circuits |
| US4769817A (en) * | 1986-01-31 | 1988-09-06 | Zycad Corporation | Concurrent fault simulation for logic designs |
| US4821220A (en) * | 1986-07-25 | 1989-04-11 | Tektronix, Inc. | System for animating program operation and displaying time-based relationships |
| US4736351A (en) * | 1986-08-28 | 1988-04-05 | Oliver Douglas E | Precision semiconductor device timer |
| US4924430A (en) * | 1988-01-28 | 1990-05-08 | Teradyne, Inc. | Static timing analysis of semiconductor digital circuits |
| US4970664A (en) * | 1988-06-10 | 1990-11-13 | Kaiser Richard R | Critical path analyzer with path context window |
-
1989
- 1989-03-24 JP JP1072611A patent/JP2522541B2/ja not_active Expired - Lifetime
- 1989-07-06 US US07/375,904 patent/US5105374A/en not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0561931A (ja) * | 1991-08-30 | 1993-03-12 | Mitsubishi Electric Corp | シミユレーシヨン装置 |
| JPH05128199A (ja) * | 1991-08-30 | 1993-05-25 | Mitsubishi Electric Corp | シミユレーシヨン装置 |
| US5404360A (en) * | 1991-08-30 | 1995-04-04 | Mitsubishi Denki Kabushiki Kaisha | Simulator for simulating circuit operation |
| US8069025B2 (en) | 2007-12-26 | 2011-11-29 | Kabushiki Kaisha Toshiba | Logic simulator and logic simulation method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2522541B2 (ja) | 1996-08-07 |
| US5105374A (en) | 1992-04-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2522541B2 (ja) | シミュレ―ション装置及びシミュレ―ション方法 | |
| US4769817A (en) | Concurrent fault simulation for logic designs | |
| JP2788820B2 (ja) | シミュレーション装置 | |
| US4590581A (en) | Method and apparatus for modeling systems of complex circuits | |
| JPS60164848A (ja) | モデリング動作の方法 | |
| US20190018917A1 (en) | Hybrid timing analysis method and associated system and non-transitory computer readable medium | |
| US20040015338A1 (en) | Method and apparatus for automated signal integrity checking | |
| CN119961070A (zh) | 芯片验证方法、装置、计算机设备、计算机可读存储介质和计算机程序产品 | |
| US6298452B1 (en) | Hardware test coverage using inter-chip event filtering in multi-chip simulations | |
| US6012157A (en) | System for verifying the effectiveness of a RAM BIST controller's ability to detect faults in a RAM memory using states indicating by fault severity information | |
| US6131079A (en) | Method and device for automatic simulation verification | |
| US5404360A (en) | Simulator for simulating circuit operation | |
| US20040015737A1 (en) | Method and apparatus for automated signal integrity checking based on storage device functionality | |
| KR0134036B1 (ko) | 논리 시뮬레이션 방법 | |
| Schuler et al. | An efficient method of fault simulation for digital circuits modeled from Boolean gates and memories | |
| KR0154790B1 (ko) | 시뮬레이션 벡터 검증 방법과 테스트 벡터로의 변환 방법 | |
| JP2990813B2 (ja) | 故障シミュレーション方法 | |
| Parker | Software simulator speeds digital board test generation | |
| CN110321574B (zh) | 一种打印波形的方法和装置 | |
| JPH04115363A (ja) | 論理シミュレーション方式 | |
| JP2924222B2 (ja) | 論理シミュレータ | |
| JPS62114040A (ja) | イベントシミユレ−タ | |
| JPH0997194A (ja) | フェイルメモリのデータ取得装置 | |
| JPS6398042A (ja) | シミユレ−シヨン方法 | |
| Gandhi et al. | Reusable and design independent memory controller scoreboard using memory data hazard checks |