JPH0225208B2 - - Google Patents

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JPH0225208B2
JPH0225208B2 JP59207241A JP20724184A JPH0225208B2 JP H0225208 B2 JPH0225208 B2 JP H0225208B2 JP 59207241 A JP59207241 A JP 59207241A JP 20724184 A JP20724184 A JP 20724184A JP H0225208 B2 JPH0225208 B2 JP H0225208B2
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Gasuton Deyufuoresuteru Gi
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Iuon Hoaro Kureman
Pieeru Uiaron Hooru
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はビツト構成をラツチの可変長ストリン
グ中へ書き込み、又はストリングから読み取るた
めの装置、より具体的には、計算機をテストし、
または計算機を初期設定するために、データ処理
装置中に形成されるラツチのストリングへビツト
構成を書き込み又はストリングから読み取るため
の直列化／並列化装置に関する。
〔従来技術〕
1979年３月15日に発行された“Electronics”
の108頁乃至110頁の文献に記載されているよう
に、計算機に使われる大規模集積論理回路は、欠
陥を捜し出す時に、最初は開発中の原型のハード
ウエアの手直しの段階で、そして次の製造の段階
で、更にその後、顧客の場所でテストが出来るよ
うに、回路を設計することが不可欠である。この
文献に記載されているLevel―Sensitive Scan
Desing（LSSD）の方法は論理回路をテストする
ため、又は計算機を初期設定するための容易な手
段を与える。
LSSD技術を用いた計算機に於て、論理回路は
回路基板に差し込まれたカード上に組み立てられ
たチツプに組込まれている。
上記文献に述べられているように、計算機をテ
ストするため、又は計算機を初期設定するため
に、シフトレジスタを形成しているラツチのスト
リングへビツト構成を書き込み、又はそのストリ
ングからビツト構成を読み取らねばならない。い
わゆるシフトレジスタラツチ（SRL）の各々は
上記の文献に記載されているように、実際は、基
本的な１対のラツチＬ１，Ｌ２である。
計算機は、置換可能の素子（RU）をテストし
うるように設計されており、若し欠陥があれば取
り換えられる。その結果、論理回路は、計算機の
テスト、又は計算機の初期設定を許容するため
に、チツプ又はカードでありうる置換可能素子の
各々が直列に接続されたLSSDのラツチの少くと
も１個のストリングを含むように設計される。そ
の結果として、ストリングが配置されている装置
に従つて、ストリングの長さは変化する。
例えばIBM3081プロセツサ又はIBMシステ
ム／38の如きLSSD技術を使う計算機はサービス
プロセツサ及び中央処理装置（CPU）を含む。
計算機をテスト又は初期設定するのに使われるビ
ツト構成はサービスプロセツサのメモリ中に貯蔵
され、そしてサービスプロセツサの制御プログラ
ムの制御の下で、CPUのラツチのストリング中
にロードされる。
1979年IEEEのTest Conferenceに於ける
“Design for Testability of the IBM
System／38”と題するL.A.Stolte及びN.C.
Berglundによる文献のダイジエスト版、1979年
10月23日〜25日の29頁乃至36頁、及び1982年１月
IBM Journal of Research and Development
Vol.26，No.１の両文献は、本発明の装置を使用し
うる環境の例を記載している。
〔発明が解決しようとする問題点〕
サービスプロセツサのメモリは固定長のバイト
を貯蔵するよう設計されているのに反して、スト
リングへロードされるビツト構成の各々は、バイ
ト長の整数倍分のビツト数と、バイトを構成する
ビツト数よりも少ない残余のビツト（以下残余と
いう）数とを加えたビツト数により構成されてい
るので、LSSDラツチのストリング中にビツト構
成をロードする限り問題が生ずる。
残余のビツト数は変化するので、ビツト構成は
単刀直入に、ラツチのストリング中にロードする
ことは出来ない。それ故、直列化／並列化装置は
変化可能なシフト数を遂行しうるものでなければ
ならず、そしてその数はサービスプロセツサ制御
プログラムにより管理されねばならないので、よ
り複雑になる。その結果、並列から直列へそして
直列から並列への変換は単純なシフトレジスタに
よつて遂行することは出来ない。
それ故、本発明の目的は、ラツチ・ストリング
のビツト数に関係なく一定のシフト制御で簡単に
ラツチ・ストリングへビツト構成をロードするた
めの装置を提供することである。
〔問題点を解決するための手段〕
本発明は、長さが変化しうるnk＋ｒ個のビツ
ト構成をラツチのストリング中へ書き込み又はス
トリングから読み取るための直列化／並列化装置
に関する。ここでｎは１バイト中のビツトの数、
ｋはストリング中の全バイト（ｎビツトのデータ
を含むバイト）の数（０以上の整数）であり、そ
してｒはｎよりも小さい数の残余のビツト数であ
る。この装置は、書き込むことが出来且つ読み取
ることが出来るｎ個のラツチを具備する直列化／
並列化（SERDES）シフトレジスタと、最大ｎ
―１個のラツチを有する拡張レジスタと、ストリ
ングの長さに依存した数（ｎ―ｒ）のラツチを有
するシフトレジスタを上記拡張レジスタに形成す
るための選択手段とで構成される。読み取り又は
書き込み動作の間、SERDESのラツチ、対象に
なつているストリング中のラツチ、及び拡張レジ
スタの選択されたラツチはリングネツトワークを
形成する。書き込み動作は、残余ビツトを含む１
バイトのビツトをSERDES中に並列にロードし、
リング中でｎ個のビツトをシフトし、ｋ個のバイ
トを順次にロードし、上記のｋ個のバイトの各々
をロードした後に、ｎ個のビツトをシフトするこ
とによつて遂行されるので、ｎ個のビツトを夫々
ｋ＋１回シフトした後に、ストリング中の所望の
ビツト構成のロードが完成される。
読み取り動作は、最初に、リング中のｎ個のビ
ツトをシフトし、SERDESレジスタラツチの内
容を読み出し、次にｎ個のビツトの各々のシフト
を順次に行い、上記の順次のシフトの各々のシフ
トの後、SERDESレジスタの内容を読み取るこ
とによつて遂行される。
本発明の装置は、計算機をテストし又は計算機
の初期設定をする目的のために、データ処理装置
中に形成されたラツチのストリングへ又はストリ
ングからビツト構成を書き込み又は読み取る（又
はロードする）ために使われる。この応用例に於
て、各ストリング中に書き込まれるビツト構成は
マイクロプロセツサのメモリ中に貯蔵され、貯蔵
領域は各ストリングへ割り当てられる。バイトに
配列されているビツト構成に加えて、各領域は残
余ビツトのバイナリ符号化数（binary―
codednumber）を貯蔵する。
ロード又は読み取り動作の何れかを遂行するた
めに、マイクロプロセツサは、（ｎ―ｒ）個のラ
ツチを構成する上述のシフトレジスタを、拡張レ
ジスタ中に形成するのを許容するため、残余ビツ
トの数を選択手段へ供給し、且つ拡張レジスタの
選択されたラツチ及びSERDESレジスタのラツ
チを含むリング中にストリング含むように、選択
されるべきストリングをアドレスする。
ロード動作を遂行するために、マイクロプロセ
ツサは、順次の書き込み動作によつて、残余ビツ
トを含むバイトとｋ個の全バイトを供給し、そし
てｎ個のビツトの各シフトを制御するため、各書
き込み動作の後に、リングのラツチへ複数個のク
ロツクパルスを印加させる。
読み取り動作を遂行するために、マイクロプロ
セツサは、ｎ個のビツトをシフトするため、複数
個のクロツクパルスをリング中のラツチへ印加さ
せて、SERDESレジスタの内容を読み出させ、
そしてｎ個のビツトのｋ回のシフトを制御して、
上記のｋ回のシフトの各々の後、SERDESレジ
スタの内容を読み出す。
〔実施例〕
本発明の直列化／並列化装置は第１図に示され
ている。本明細書の目的のため、読み取られ又は
書き込まれるストリングは中央処理装置（CPU）
１に置かれているものと仮定する。２つのストリ
ング、ｉストリング３及びｉ＋１ストリング４は
１例として示される。各ストリングの長さは、
nk＋ｒとして定義されており、例えば、ｉスト
リングの長さはnki＋riであり、また、ｉ＋１スト
リングの長さはnki+1＋ri+1である。ここで、ｎは
対象としている計算機のタイプに用いられる１デ
ータバイト中のビツト数で、通常８個であり、ki
及びki+1はゼロに等しいか又はゼロより大きい整
数であり、且つri及びri+1は夫々、ストリングｉ
及びｉ＋１の残余ビツト数であり、夫々ｎより小
さい数である。
これ等のストリングは前に述べた文献に記載さ
れているタイプであつてよいシフトレジスタラツ
チ（SRL）を含んでいる。そのようなラツチは
第２図に示されている。
計算機のテストが望まれているのか、又は計算
機の初期設定が望まれているのかに応じて、各ス
トリング中にロードされるビツトの構成はバス１
０を経てサービスプロセツサ８へ接続されている
メモリ６の中に貯蔵される。
本発明の直列化／並列化装置はサービスプロセ
ツサ８とCPU１の間の論理インターフエース１
２中に配置され、SRLと同じタイプで構成され
る２個のシフトレジスタ１４及び１６を含む。こ
のうち第１のシフトレジスタである直列化／並列
化（SERDES）レジスタ１４は処理されるべき
バイト中のビツト数ｎに等しい段数ｎを持ち、一
方第２のシフトレジスタである拡張レジスタ１６
は（ｎ―１）段を持つ。
更に、インターフエースは、与えられた演算動
作の目的に応じて、ストリングへ書き込むか又は
ストリングから読み取るための残余のビツトを、
入力／出力バス２０を介してサービスプロセツサ
から受け取る。残余の値はデコーダ回路２２によ
りデコードされ、そして選択回路２４により使わ
れて、後に詳しく説明するように、残余のビツト
数に従つてその長さを変化する、ラツチのストリ
ングをレジスタ１６中に形成する。
SERDESレジスタ１４はバス２０―Ｗを経て
サービスプロセツサにより活性化されそして、そ
の内容はバス２０―Ｒを介して読み出すことが出
来る。
ゲートＧ２６は、レジスタ１４及び１６のＡク
ロツク及びＢクロツク入力へＡ及びＢクロツクパ
ルスを印加させるために、線２８を介してサービ
スプロセツサ８により供給されるシフト制御信号
で活性化される。（第２図参照） ビツトが所定のストリングに書き込まれ、又は
ビツトがストリングから読み取られる時は何時で
も、サービスプロセツサ８は、アドレスバス３０
を介して、そのストリングのためのアドレスビツ
ト構成を、そして線２８を介して、シフト制御信
号をデコーダ及び選択回路３２に供給する。
デコーダ及び選択回路３２は２つの出力、３４
−ｉ及び３４−（ｉ＋１）を持つ。
デコーダ及び選択回路３２が付勢された時、出
力３４−ｉ及び３４−（ｉ＋１）はゲートＧ３６
及び３８を開かせる。これ等のゲートはストリン
グ３及び４中の最後のラツチの出力SD0へ夫々接
続されている。
加えて、出力３４−ｉは、ストリング３がスト
リング３中のラツチのＡ及びＢクロツク入力へＡ
及びＢクロツクパルスを供給するよう選択された
時活性化されるゲートＧ４０へ接続される。
同様に、出力３４−（ｉ＋１）は、ストリング
４がストリング４中のラツチのＡ及びＢクロツク
入力へＡ及びＢクロツクパルスを供給するよう選
択された時活性化されるゲートＧ４２へ接続され
る。
クロツクパルスがレジスタ１４及び１６へ印加
され且つ選択されたストリングのラツチへ印加さ
れた時、それ等すべてのラツチはリングレジスタ
を形成する。その結果、レジスタ１４中の最終の
ラツチの出力SD0はストリング３及び４中の最初
のラツチの入力SDIへ線４４を経て接続され、そ
してゲート３６及び３８の出力は拡張レジスタ１
６中の最初のラツチの入力SDIへ線４６を経て接
続される。レジスタ１６の最終のラツチの出力
SD0はレジスタ１４中の最初のラツチの入力SDI
へ線４８を経て接続される。
計算機をテストし又は初期設定するため、各ス
トリング中にロードされるビツト構成は第１図に
示されたようなメモリ６の中に貯蔵される。バイ
ト０は残余のビツト数ｒを含み、その数は３ビツ
ト表記法を使つてバイナリ符号化されている。ｎ
＝８であるこの例に於て、これは“011”である。
バイト１は残余のビツト（Ｍ１〜Ｍ３）を含み、
そしてバイト２はその構成の残りのビツトＭ４〜
Ｍ１１を含む。より長い構成を仮定した場合、総
ての付加的なバイトはバイト２の後に貯蔵され
る。
各レジスタ段は第２図で示されたタイプの
SRLを含む。SRLは１対の基本的なラツチ、Ｌ
１，５２及びＬ２，５４であり、夫々、AND反
転回路（AI）及びインバータＮを含んでいる。
通常は、ラツチＬ１及びＬ２は必ずしも必要で
はない。然し乍ら、LSSDに於ては、これ等のラ
ツチは計算機中にストリングを形成させるために
使われねばならない。
通常の演算動作（即ちLSSDではない）に於
て、SRL５０はクロツクパルスＣ１及びＣ２に
より、リセツトに設定される。クロツクパルスＣ
１はインバータ５５へ印加され、インバータ５５
は他のインバータ５６及びAI回路５８へ接続さ
れている。
インバータ５６からの出力はAI回路６０への
１つの入力として印加され、AI回路６０はまた、
通常の動作モード（このモードでは、テスト又は
初期設定は行われない）に於て、ロードされるデ
ータビツトを線６２を介して、他の入力として受
け取る。レジスタ１４の８個のラツチに於て、こ
れ等の入力はバス２０−Ｗの導体へ接続される。
前段のＬ２ラツチ５４からのSDI（Scan Data
In）信号はAI回路６４へ印加される。Ａクロツ
クパルスはサービスプロセツサによつてインバー
タ６５へ印加され、インバータ６５の出力はイン
バータ６６及びAI回路５８へ接続される。AI回
路６０，６４及び５８の出力はインバータ７０へ
接続され、その出力７２はラツチ５２の出力Ｌ１
である。インバータ７０からの出力はまた、AI
回路５８への入力として印加される。
インバータ７０からの出力はＬ２ラツチ５４中
のAI回路７４の１つの入力として印加される。
回路７４はインバータ７６の出力へ接続される他
の入力を持ち、インバータ７６はOR反転回路
（OI）７８からの出力を受け取る。回路７８は、
通常モードに於て使われるＣ２クロツク信号及び
LSSDモードに於て使われるＢクロツク信号を入
力として受け取る。OI回路７８からの出力はま
た、AI回路８０の１つの入力として印加される。
AI回路７４及び８０からの出力はインバータ８
２へ印加され、インバータ８２からの出力は、
LSSDストリングを形成するため、次のSRLの
SDI入力へ印加される出力SD0を表わす、ラツチ
５４の出力Ｌ２である。
通常のモードに於て、Ｃ１及びＣ２クロツクパ
ルスが印加された時、Ｌ１及びＬ２に貯蔵された
ビツトは同じである。然し乍ら、SRLがシフト
レジスタの１つの段を形成するLSSDモードに於
て、Ｃ１及びＣ２クロツクパルスは最早や印加さ
れないが、然し、Ａ及びＢクロツクパルスが、ス
トリング中の最初のラツチのSDI入力と最後のラ
ツチのSD0出力との間で形成されたストリング中
にビツトをシフトさせるため、Ｌ１及びＬ２ラツ
チ、５２及び５４へ夫々送られる。
第１図及び第３図を参照して、ストリング３の
ようなストリングが第１図に示された11ビツト構
成、Ｍ１〜Ｍ１１でロードされる態様を説明す
る。
ステツプ サービスプロセツサ８は、テストの目的又は初
期設定の目的のため、ストリング３へ割り当てら
れた貯蔵領域に貯蔵された０バイト中に含まれ
た、この例では“011”である残余のビツト数を、
制御プログラムにより開始される最初のプログラ
ムされたＩ／Ｏ動作（PIO）の下でレジスタ１８
へ供給する。デコーダ及び選択回路２２はレジス
タ１６中に、５個のラツチのストリング（８〜
４）を決め、５個のラツチのストリングはレジス
タ１４と選択されたストリングとを含むリング中
に直列に接続される。ストリングのアドレスはバ
ス３０を介して送られる。
このようにして形成されたリング中のラツチの
内容は第３Ａ図に示されている。
ステツプ 第2PIO動作が遂行され、これによりバイト１
のビツトはバス２０−Ｗを経てレジスタ１４中に
並列にロードされ、バスの導体はレジスタのラツ
チのデータ入力へ接続される。リング中のラツチ
の内容は第３Ｂ図に示されている。
ステツプ サービスプロセツサは線２８上に“８ビツトを
シフトせよ”命令を送り、ゲート２６及び４０を
通つて８個のクロツクパルスを通過させ、そして
ゲート３６を閉じさせる。この時点でのリング中
のラツチの内容は第３Ｃ図に示される。図示され
たように、残余の３ビツトは今や、ストリング３
の最後の３個のラツチ、即ち、SRL９，SRL１
０及びSRL１１中にある。
ステツプ 第3PIO動作（PIO3）が遂行され、レジスタ１
４中へ並列にバイト２のビツト（Ｍ４〜Ｍ１１）
をロードする。ゲート３６及び４０は開く。スト
リング中のラツチの内容は第３Ｄ図に示される。
ステツプ サービスプロセツサは線２８上にもう１回“８
ビツトをシフトせよ”名令を送り、ゲート２６，
４０及び３６を閉じ、そして８個のＡ及びＢクロ
ツクパルスをリング中のラツチへ印加させる。ラ
ツチの内容は第３Ｅ図に示される。図示された如
く、11個のビツト、Ｍ１〜Ｍ１１は８ビツトシフ
トだけでストリング３中にロードされている。
若し、より長いストリングをロードするのが望
まれ、且つ付加的のバイト総てを送ることが必要
ならば、そのようなバイトはレジスタ１４へ順次
にロードされねばならず、それから次に、各バイ
トをロードした後、８ビツトがシフトされねばな
らない。
拡張レジスタ１６は常に、バイト１に含まれる
非有効ビツトが最後の８ビツトシフトによつてそ
の選択されたストリングから除去されるような数
の段を持たねばならない。
若し、ストリングがｋ個のｎビツトバイトに加
えてｒ個の残余のビツトを含んでいる場合、その
ストリングは、先ずｎ―ｒ個ビツトの拡張レジス
タ１６を形成し、次に、ｎ段のレジスタ１４中
に、残余のビツトを含むバイト１をロードし、ｎ
個のビツトをシフトし、そしてSERDESレジス
タ１４中に次のｋ個のバイトを順次にロードして
上記のｋ個のバイトの各々がロードされた後、ｎ
個のビツトをシフトさせることによつてロードさ
れる。
第４Ａ―Ｄ図を参照して、11ビツトストリング
３のような選択されたストリングからの読み取り
を行なう動作ステツプが示される。
ステツプ サービスプロセツサは拡張レジスタを形成する
ため、選択されたストリングへ割り当てられた貯
蔵領域中に貯蔵されたバイト０をレジスタ１８へ
転送させる。拡張レジスタ１６の長さは残余の値
に依存しており、この例では５段レジスタであ
る。選択されたストリングのアドレスはバス３０
を経て送られる。これ等の種々の動作の間で、拡
張レジスタ１６のラツチ、レジスタ１４のラツチ
及び選択されたストリングのラツチの間にリング
が形成され、その初期値は第４Ａ図に示されてい
る。
ステツプ 線２８を介して送られるシフト制御信号によつ
て閉にされるゲート２６，３６及び４０で８ビツ
トシフトが遂行される。次に、最初のPIO動作が
遂行されて、レジスタ１４の内容が読み取られ、
バス２０−Ｒを経てマイクロプロセツサへ転送さ
れる。（第４Ｂ図） ステツプ 第２の８ビツトシフトが遂行され、レジスタ１
４の内容が第2PIO動作によつて、マイクロプロ
セツサで読み取られる。（第４Ｃ図） ステツプ 選択されたストリング３中で初期値を再構成す
るため、付加的８ビツトシフトが遂行されるの
で、ビツト構成は失われない。（第４Ｄ図） 第５図を参照すると、必要な段数を含む拡張レ
ジスタ１６を形成するために使われる選択回路２
４が示されており、この数は残余の値に依存す
る。
読み取り又は書き込み動作を遂行するために選
択されたストリングの残余の値はレジスタ１８中
に書き込まれる。この値は、真数／補数値発生器
及びその出力へ接続されたANDゲートを含むデ
コーダ２２によつて月並な方法で変換され、デコ
ーダ２２の各出力線Ｒ０―Ｒ７上にある論理レベ
ルは残余の値を表わす。例えば、出力線Ｒ３上の
高レベルは残余が３ビツトの値を持つことを表わ
し、低論理レベルが他のすべての出力線上にあ
る。
８個の選択回路、SEL０〜SEL７はデコーダの
出力へ接続される。選択回路の論理図は第６図に
示されている。第６図については後に説明する。
出力Ｒ０は回路SEL０へ接続され、出力Ｒ７は
回路SEL１へ、出力Ｒ６は回路SEL２等々へ、そ
して出力Ｒ１は回路SEL７へ接続される。
レジスタ１６は第２図に示されたタイプの７個
のSRLを含む。ラツチ１６―７の入力SDIは回路
SEL７の出力９０へ接続され、そしてそのラツチ
の出力SD0は回路SEL６の入力９２へ接続され
る。各ラツチは同じように、関連した選択回路に
接続される。
各選択回路の他の入力９４は線４６へ接続さ
れ、選択されたストリングが書き込まれ又は読み
取られる時点で、第３図及び第４図に示されたリ
ングを形成する。
回路SEL６の入力９６はデコーダ２２の出力Ｒ
２へ接続され、そしてその出力９８はラツチ１６
―６の入力SDIへ接続される。
第６図に示されたように、各選択回路は２つの
ANDゲート１００及び１０２とORゲート１０４
と、インバータ１０６とを含む。
ANDゲート１０２は入力９５及び９４が接続
される。ANDゲート１００は入力９２と、イン
バータ１０６を介した入力９６とが接続される。
ANDゲート１００及び１０２はORゲート１０
４の入力へ接続される出力を有し、ORゲートの
出力は選択回路の出力９８である。
回路の動作は以下に説明される。レジスタ１８
中の残余値は“010”であると仮定する。このと
き、高い論理値がデコーダの出力線Ｒ２上に現わ
れ、一方すべての他の出力線上の論理レベルは低
にある。
その結果、回路SEL６中のANDゲート１０２
は開であり、そして、入力９４上のデータビツト
は出力９８へ転送される。他の回路、SEL５乃至
REL０に於て、ゲート１０２は閉にされるが、
ゲート１００は開かれるので、線４６からのビツ
トはそこに貯蔵され、そしてクロツクパルスがリ
ング中のラツチへ印加された時、シフトされる。
残余が０の時、拡張レジスタ１６のラツチは選
択されず、且つ線４６上のビツトはレジスタ１４
の最初のラツチへ直接に送られる。
本発明の直列化／並列化装置がLSSD技術を使
つた計算機の関係で図示され説明されて来たが、
それは、多くの読み取り動作及び書き込み動作が
LSSD技術に於て遂行され、そして貯蔵装置中の
ビツトが選択されたLSSDストリング中に書き込
まれるよう直列化されること、及び選択された
LSSDストリングから読み取られたビツトが貯蔵
するために並列化されることが必要であるからで
ある。然し乍ら、本発明は、ビツトが可変長レジ
スタへ書き込まれ又は可変長レジスタから読み取
られるすべての装置に適用しうることは明らかで
ある。
〔効果〕
本発明によれば、例えばLSSDラツチ・ストリ
ングのような、バイト長の整数倍に等しくない半
端な段数のラツチ・ストリングに対するデータの
ロードすなわち書込みをバイト単位のシフト制御
で簡単に行なうことが出きる。
【図面の簡単な説明】
第１図は本発明の直列化／並列化装置を説明す
る図、第２図は第１図の装置のレジスタ及びスト
リングを形成するのに使われるSRLを説明する
図、第３Ａ図乃至第３Ｅ図及び第４Ａ図乃至第４
Ｄ図は夫々書き込み動作及び読み取り動作を示す
図、第５図は第１図の選択回路及び拡張レジスタ
を示す図、第６図は選択回路の詳細図である。 ３，４……ストリング、６……メモリ、８……
サービスプロセツサ、１２……インターフエー
ス、１４……直列化／並列化シフトレジスタ、１
６……拡張レジスタ、１８……レジスタ、２２…
…デコーダ、２４……選択回路、３２……デコー
ダ及び選択回路、５０……シフトレジスタラツチ
（SRL）、５２，５４……ラツチ。

Claims (1)

  1. 【特許請求の範囲】 １ ｎを１バイト中のビツト数、ｋを０以上の整
    数、ｒをｎよりも小さい残余ビツト数として、
    （nk＋ｒ）個のラツチのストリング中へビツト構
    成をロードする装置に於て、 ｎ個のラツチを有する直列化／並列化シフトレ
    ジスタと、 最大ｎ―１個のラツチを有する拡張レジスタ
    と、 ストリングの長さに依存し且つｎ―ｒに等しい
    数のラツチを有するシフトレジスタを上記拡張レ
    ジスタ中に形成するための選択手段と、 リングネツトワークを形成するため、上記直列
    化／並列化シフトレジスタのラツチ、上記ストリ
    ングのラツチ及び上記拡張レジスタの選択された
    ラツチを相互接続するための手段と、 上記残余ビツトを含むバイト及びｋ個のバイト
    を上記直列化／並列化シフトレジスタに順次に書
    き込むための手段と、 上記直列化／並列化シフトレジスタに１バイト
    を書込む毎に上記リングにおいてｎビツトのシフ
    トを生じさせるように上記リングのラツチへクロ
    ツクパルスを印加する手段と、 を有することを特徴とする、ラツチ・ストリング
    ヘビツト構成をロードする装置。
JP59207241A 1983-12-15 1984-10-04 ラツチ・ストリングスヘビツト構成をロ−ドする装置 Granted JPS60129847A (ja)

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EP83430040.2 1983-12-15

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JPH0225208B2 true JPH0225208B2 (ja) 1990-06-01

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